JPS6386562A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6386562A JPS6386562A JP23251186A JP23251186A JPS6386562A JP S6386562 A JPS6386562 A JP S6386562A JP 23251186 A JP23251186 A JP 23251186A JP 23251186 A JP23251186 A JP 23251186A JP S6386562 A JPS6386562 A JP S6386562A
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- sidewall
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は、絶縁層上に半導体層を形成して素子の形成が
行われる半導体装置に関する。
行われる半導体装置に関する。
B1発明の概要
本発明は、絶縁層上に形成された半導体層に素子を形成
してなる半導体装置において、絶縁層からなるサイドウ
オールを上記半導体層の側壁に設けて素子分離領域とす
ることにより、段差等を緩和し、更に確実な素子分離を
行うものである。
してなる半導体装置において、絶縁層からなるサイドウ
オールを上記半導体層の側壁に設けて素子分離領域とす
ることにより、段差等を緩和し、更に確実な素子分離を
行うものである。
C9従来の技術
絶縁層上に半導体層を形成し、その半導体層に素子を形
成するS OT (S 1licon On I
n5ulator>技術において、その半導体層の素
子分離は、各トランジスタ間を電気的に分離する他、エ
ツジでの寄生MO3効果や、S/D (ソース−ドレイ
ン)間リーク電流の低減に効果がある。
成するS OT (S 1licon On I
n5ulator>技術において、その半導体層の素
子分離は、各トランジスタ間を電気的に分離する他、エ
ツジでの寄生MO3効果や、S/D (ソース−ドレイ
ン)間リーク電流の低減に効果がある。
ところで、このような素子の分離を行う技術としては、
■半導体層例えば多結晶シリコン層をエツチングし、不
要な多結晶シリコン層の領域を除去する技術や、■半導
体層上にパッド酸化膜を介してシリコン窒化膜を形成し
、選択酸化技術を用いて、フィールド酸化膜(所謂L
OG OS )を形成する技術等が行われている。
■半導体層例えば多結晶シリコン層をエツチングし、不
要な多結晶シリコン層の領域を除去する技術や、■半導
体層上にパッド酸化膜を介してシリコン窒化膜を形成し
、選択酸化技術を用いて、フィールド酸化膜(所謂L
OG OS )を形成する技術等が行われている。
D8発明が解決しようとする問題点
しかしながら、多結晶シリコン層をエツチングして不要
な多結晶シリコン層の領域を除去する技術においては、
そのエツチングした多結晶シリコン層の端部において、
段差が生じ、さらに寄生M○S効果やリーク電流の低減
という点で1分とは言い得ない。
な多結晶シリコン層の領域を除去する技術においては、
そのエツチングした多結晶シリコン層の端部において、
段差が生じ、さらに寄生M○S効果やリーク電流の低減
という点で1分とは言い得ない。
また、上述の選択酸化技術を用いた場合において、特に
半導体層が薄膜であるときには、例えばフィールド酸化
膜(約1500人)を形成した後で、マスクであるシリ
コン窒化膜(約1000人)及びパッド酸化膜を除去す
るが、このときマスクの除去のために溶剤を用いている
ことから、同時にフィールド酸化膜自体も除去されてし
まうという問題が生じ、このようにフィールド酸化膜が
除去されたときには、本来の素子分離として殆ど機能し
ないことになる。
半導体層が薄膜であるときには、例えばフィールド酸化
膜(約1500人)を形成した後で、マスクであるシリ
コン窒化膜(約1000人)及びパッド酸化膜を除去す
るが、このときマスクの除去のために溶剤を用いている
ことから、同時にフィールド酸化膜自体も除去されてし
まうという問題が生じ、このようにフィールド酸化膜が
除去されたときには、本来の素子分離として殆ど機能し
ないことになる。
そこで、本発明は一ト述の問題点に鑑み、段差等を緩和
して確実な素子分離を行う半導体装置の提供を目的とす
る。
して確実な素子分離を行う半導体装置の提供を目的とす
る。
E0問題点を解決するための手段
本発明は、絶縁層上に形成された半導体層に素子を形成
してなる半導体装置において、上記素子の素子分離領域
が、上記半導体層の側壁に異方性エツチングにより形成
された絶縁層からなるサイドウオールであることを特徴
とする半導体装置により上述の問題点を解決する。
してなる半導体装置において、上記素子の素子分離領域
が、上記半導体層の側壁に異方性エツチングにより形成
された絶縁層からなるサイドウオールであることを特徴
とする半導体装置により上述の問題点を解決する。
F9作用
素子を形成する半導体層の不要な領域を除去して、当該
半導体層の端部に側壁を形成する。そして、全面に絶縁
層を形成して異方性エツチングすることにより、その側
壁にはサイドウオールが形成されることになる。このサ
イドウオールは、絶縁層からなり、確実に側壁の部分に
配置されるため、その素子分離は確実なものとなる。ま
た、同時に、このような手段を用いて形成されたサイド
ウオールは、傾斜を以て構成されるものであり、上記半
導体層の端部での段差の緩和を図ることもできる。
半導体層の端部に側壁を形成する。そして、全面に絶縁
層を形成して異方性エツチングすることにより、その側
壁にはサイドウオールが形成されることになる。このサ
イドウオールは、絶縁層からなり、確実に側壁の部分に
配置されるため、その素子分離は確実なものとなる。ま
た、同時に、このような手段を用いて形成されたサイド
ウオールは、傾斜を以て構成されるものであり、上記半
導体層の端部での段差の緩和を図ることもできる。
G、実施例
本発明の好適な実施例を図面を参照しながら説明する。
本実施例の半導体装置は、絶縁層上に薄膜の半導体層を
形成し、その薄膜半導体層を素子形成領域とするもので
あり、素子分離領域としてサイドウオールが形成される
ことから、確実な素子分離等を行うものである。
形成し、その薄膜半導体層を素子形成領域とするもので
あり、素子分離領域としてサイドウオールが形成される
ことから、確実な素子分離等を行うものである。
まず、第1図に本実施例の半導体装置の断面図を示して
いる。すなわち、絶縁層11上に所定の領域がエツチン
グにより切断された薄膜の半導体層12が設けられてい
る。上記絶縁層11は例えばシリコン酸化層であり、他
の絶縁層であっても良い。また、絶縁基板を含む。上記
半導体層12は、例えば再結晶化された薄膜若しくは超
薄膜のシリコン層であり、他の半導体層でも良い。そし
て、この半導体層12の端部の側壁12a、12aには
、それぞれ後述するような手段を用いて設けられるサイ
ドウオール10.10が形成されている。このサイドウ
オール10は、例えばトランジスタ、ダイオード等の半
導体素子が形成される上記半導体層12の素子間分離を
行うためのものであり、例えばシリコン酸化膜等の絶縁
材料を用いて構成されるため、十分な素子間分離を行う
ことができる。
いる。すなわち、絶縁層11上に所定の領域がエツチン
グにより切断された薄膜の半導体層12が設けられてい
る。上記絶縁層11は例えばシリコン酸化層であり、他
の絶縁層であっても良い。また、絶縁基板を含む。上記
半導体層12は、例えば再結晶化された薄膜若しくは超
薄膜のシリコン層であり、他の半導体層でも良い。そし
て、この半導体層12の端部の側壁12a、12aには
、それぞれ後述するような手段を用いて設けられるサイ
ドウオール10.10が形成されている。このサイドウ
オール10は、例えばトランジスタ、ダイオード等の半
導体素子が形成される上記半導体層12の素子間分離を
行うためのものであり、例えばシリコン酸化膜等の絶縁
材料を用いて構成されるため、十分な素子間分離を行う
ことができる。
なお、上記半導体層12上には、例えばMOSトランジ
スタの場合においては、図示するようにゲート酸化膜1
3が形成され、ゲート電極14及び層間絶縁層15等も
形成される。
スタの場合においては、図示するようにゲート酸化膜1
3が形成され、ゲート電極14及び層間絶縁層15等も
形成される。
このような構造の本実施例の半導体装置は、上記サイド
ウオール10が、素子が形成される半導体層12を分離
しているため、寄生MO3効果やリーク電流の低減等を
図ることができるが、さらにサイドウオール固有の傾斜
を持った形状により、半導体層12の側壁近傍の段差の
緩和を図ることができる。すなわち、後述するように単
に半導体層12を切断するだけでは、その後処理や前処
理にフッ酸等を使用するため、絶縁層11が過剰に除去
されて段差が大きくなるが、サイドウオール10の形成
によっては、その段差は緩和されて段差部分における配
線の断線等の弊害は未然に防止される。さらにフッ酸等
を用いることに起因するオーバーエツチングの深さによ
って→J゛イドウオール10自体を大きくすることもで
き、より確実な素子間分離を実現できる。
ウオール10が、素子が形成される半導体層12を分離
しているため、寄生MO3効果やリーク電流の低減等を
図ることができるが、さらにサイドウオール固有の傾斜
を持った形状により、半導体層12の側壁近傍の段差の
緩和を図ることができる。すなわち、後述するように単
に半導体層12を切断するだけでは、その後処理や前処
理にフッ酸等を使用するため、絶縁層11が過剰に除去
されて段差が大きくなるが、サイドウオール10の形成
によっては、その段差は緩和されて段差部分における配
線の断線等の弊害は未然に防止される。さらにフッ酸等
を用いることに起因するオーバーエツチングの深さによ
って→J゛イドウオール10自体を大きくすることもで
き、より確実な素子間分離を実現できる。
次に、本実施例の半導体装置について、その製造方法に
従って、第2図(a)〜第2図(C1を参照しながら説
明を加える。
従って、第2図(a)〜第2図(C1を参照しながら説
明を加える。
(alまず、絶縁層11上の全面に、薄膜若しくは超薄
膜の半導体層12を形成する。この薄膜の半導体層12
の厚みは厚み1(、であり、例えば、多結晶シリコンを
CVD法により被着形成したものである。次に、第2図
fa)に示すように、この薄膜の半導体層12をその端
部間で切断し、その端部に側壁12a、12aを形成す
る。この切断は、除去する部分が露出するようにフォト
レジストをパターン形成し、これをマスクとして行われ
る。そして、この切断に際して形成されるフォトレジス
トの後処理や前処理等においては、例えばフッ酸が用い
られ、このフッ酸を用いることによっては、上記絶縁層
11が例えば深さtlだけエツチングされることになる
。
膜の半導体層12を形成する。この薄膜の半導体層12
の厚みは厚み1(、であり、例えば、多結晶シリコンを
CVD法により被着形成したものである。次に、第2図
fa)に示すように、この薄膜の半導体層12をその端
部間で切断し、その端部に側壁12a、12aを形成す
る。この切断は、除去する部分が露出するようにフォト
レジストをパターン形成し、これをマスクとして行われ
る。そして、この切断に際して形成されるフォトレジス
トの後処理や前処理等においては、例えばフッ酸が用い
られ、このフッ酸を用いることによっては、上記絶縁層
11が例えば深さtlだけエツチングされることになる
。
(bl次に、第2図(blに示すように、CVD法によ
り一例としてシリコン酸化膜である絶縁層20を全面に
形成する。このとき上記側壁12aの上部では、この絶
縁層20は傾斜を以て膜が形成されており、従って、次
の異方性エツチングによって、その傾斜が反映されたサ
イドウオールを上記側壁12aに残すことができる。
り一例としてシリコン酸化膜である絶縁層20を全面に
形成する。このとき上記側壁12aの上部では、この絶
縁層20は傾斜を以て膜が形成されており、従って、次
の異方性エツチングによって、その傾斜が反映されたサ
イドウオールを上記側壁12aに残すことができる。
(C1上述のCVD法による絶縁層20の形成の後、第
2図fclに示すように、サイドウオール10を上記半
導体層12の側壁12aに形成する。このサイドウオー
ル10の形成は、例えばシリコン酸化膜を選択的にエツ
チングするような異方性エツチングをにより行われ、上
記絶縁層20を削ってサイドウオール10のみを残存さ
せる。このサイドウオール10は、その高さt2が上述
の厚み1.)と深さtlを加えたものとなり、段差を逆
に利用して確実な素子間分離を行うに十分なものとなる
。また、さらに断面上、サイドウオール固有の傾斜を有
しているため、ゲート電極の形成や配線等を施した場合
であっても段差部分での問題を抑制できる。
2図fclに示すように、サイドウオール10を上記半
導体層12の側壁12aに形成する。このサイドウオー
ル10の形成は、例えばシリコン酸化膜を選択的にエツ
チングするような異方性エツチングをにより行われ、上
記絶縁層20を削ってサイドウオール10のみを残存さ
せる。このサイドウオール10は、その高さt2が上述
の厚み1.)と深さtlを加えたものとなり、段差を逆
に利用して確実な素子間分離を行うに十分なものとなる
。また、さらに断面上、サイドウオール固有の傾斜を有
しているため、ゲート電極の形成や配線等を施した場合
であっても段差部分での問題を抑制できる。
続いて、ゲート酸化等を行い、通常のプロセスに従って
、素子を形成し、本実施例の確実な素子分離が行われ且
つ段差等の問題も解決される薄膜の半導体層を用いた半
導体装置が完成する。
、素子を形成し、本実施例の確実な素子分離が行われ且
つ段差等の問題も解決される薄膜の半導体層を用いた半
導体装置が完成する。
このように本実施例の半導体装置は、その製造工程では
」二連のような方法を用いて製造することができ、例え
ば選択酸化技術を用いて素子分離を行う場合に比較して
、その工程は大幅に簡略化されたものになり、製造コス
トの低減を実現する。
」二連のような方法を用いて製造することができ、例え
ば選択酸化技術を用いて素子分離を行う場合に比較して
、その工程は大幅に簡略化されたものになり、製造コス
トの低減を実現する。
そして、さらに上述のようにサイドウオール10を用い
た素子分離により、段差の緩和等や寄生MO8効果やリ
ーク電流の低減を同時に実現し得ることは勿論である。
た素子分離により、段差の緩和等や寄生MO8効果やリ
ーク電流の低減を同時に実現し得ることは勿論である。
また、サイドウオール10の高さt2を半導体層12の
みの厚み1(、より大きめの寸法にすることもでき、特
に半導体層12を薄膜化して、高性能化を図った場合に
有利である。
みの厚み1(、より大きめの寸法にすることもでき、特
に半導体層12を薄膜化して、高性能化を図った場合に
有利である。
H1発明の効果
本発明の半導体装置は、薄膜の半導体層の素子間分離の
ためのサイドウオールを形成しており、そのサイドウオ
ールの形状から構造の平滑化を図ることができ、また、
寄生MO3効果やリーク電流の低減を図ることができる
。また、選択酸化に比べて確実な素子分離を行い得る他
、その製造工程は簡略されたものとなり、特に半導体層
を薄膜化した際に有利である。
ためのサイドウオールを形成しており、そのサイドウオ
ールの形状から構造の平滑化を図ることができ、また、
寄生MO3効果やリーク電流の低減を図ることができる
。また、選択酸化に比べて確実な素子分離を行い得る他
、その製造工程は簡略されたものとなり、特に半導体層
を薄膜化した際に有利である。
第1図は本発明の半導体装置の一例を示す断面図、第2
図(al〜第2図(C)は本発明の半導体装置にかかる
その製造工程を工程にしたがって説明するための断面図
である。 10・・・・サイドウォール ll・・・・絶縁層 12・・・・半導体層 12a・・・側壁 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小池 見回 田村榮− 第1図
図(al〜第2図(C)は本発明の半導体装置にかかる
その製造工程を工程にしたがって説明するための断面図
である。 10・・・・サイドウォール ll・・・・絶縁層 12・・・・半導体層 12a・・・側壁 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小池 見回 田村榮− 第1図
Claims (1)
- 【特許請求の範囲】 絶縁層上に形成された半導体層に素子を形成してなる
半導体装置において、 上記素子の素子分離領域が、上記半導体層の側壁に異方
性エッチングにより形成された絶縁層からなるサイドウ
ォールであることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23251186A JPS6386562A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23251186A JPS6386562A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6386562A true JPS6386562A (ja) | 1988-04-16 |
Family
ID=16940478
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23251186A Pending JPS6386562A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6386562A (ja) |
-
1986
- 1986-09-30 JP JP23251186A patent/JPS6386562A/ja active Pending
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