JP2008516443A - 様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法 - Google Patents

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Abstract

本発明は、マスクの除去前または除去中に、前記マスク（３１）を介して前記マスクの下部表面（３５）のレベルまで半導体材料からなる第１基板（３０）内に絶縁材料（３６）からなる少なくとも１つの第１領域を制御して形成することを含む。前記絶縁材料の形成は、前記マスクの下部表面のレベル（３５）まで前記絶縁材料を制御して成長し、それに続いて前記マスクを除去する段階を含む。前記絶縁体の形成は、（ａ１）前記マスクの下部表面（３５）のレベルの上まで絶縁材料を制御して成長する副段階と、（ａ２）前記マスクの下部表面のレベル（３５）まで前記絶縁材料を戻すために前記絶縁材料を選択的に薄膜化する副段階と、を含む。

Description

本発明は、ＳＯＩで示されるシリコンオンインシュレーター構造物のようなセミコンダクターオンインシュレータータイプの構造物の分野に関する。
これらの技術である、通常半導体材料である基板は、例えば、二酸化シリコンである埋め込み絶縁膜と表面の半導体材料の膜とを支持する。
このようなセミコンダクターオンインシュレーター構造物の製造は、例えば、Ｑ．Ｙ．ＴｏｎｇとＵ．Ｇｏｓｅｌｅが著した書籍“Semiconductor wafer bonding Science and technology”（電気化学会シリーズ、１９９９年）に記述されるような様々な技術を用いて可能であり、半導体材料中への酸素の注入及び高温での熱処理に基づく方法（ＳＩＭＯＸタイプの方法）によって可能であり、分子結合に基づく方法と、例えば、機械的及び／又は化学的な薄膜化（ＢＳＯＩタイプの方法）、犠牲層上でのエッチストップを伴う機械的な薄膜化及び化学エッチング（ＢＥＳＯＩタイプの方法）、後続の分離を視野に入れて分子結合前に多孔質の脆化領域を形成すること、後続の破砕を視野に入れてその中に脆化された領域を形成するために分子結合の前に半導体ウエハにガス種を注入することを伴って可能である。
本発明は、主に、分子結合に基づく方法の分野とこのような方法によって形成される構造物に関する。
以下のような様々な要求がある。
（１）その基板の電気絶縁領域２３２ａ、２３２ｂを垂直に分離する、図２Ｂに示されるような同一の半導体構造物２３０に垂直導電（エピタキシャル成長されたバルクな半導体などに対する挙動に類似する）を有する領域２３３を有する可能性がある。
（２）図１Ｂに示されるような非常に微細な埋め込み酸化物領域３２ａ、３２ｂ、３２ｃを有するＳＯＩ３０と、より厚い埋め込み酸化物領域３４ａ、３４ｂを有するＳＯＩを局所的に有する可能性がある。
（３）垂直導電領域、微細な埋め込み酸化物を有するＳＯＩ領域、及び、より厚い埋め込み酸化物及び可変の厚さを有するＳＯＩ領域を局所的に有する可能性がある。
（４）埋め込み酸化物の２倍より大きな厚さを有するＳＯＩを有する可能性がある。
例えば、厚い酸化物３４ａ、３４ｂ（図１Ａ）を含む領域は、微細な酸化物領域３２ａ、３２ｂ、３２ｃと交互に生じ、その他の酸化物領域２３２ａ、２３２ｂは、あらゆる酸化物がない、すなわち、バージンシリコン（図２Ａ）の領域と交互に生じるように、文献ＦＲ−２８４７０７７には、表面構造を有するシリコンウエハを形成する可能性が開示されている。
文献ＦＲ−２８４７０７７に記述される例示の方法によれば、異なる厚さを有する絶縁領域または絶縁層（シリコン酸化物ＳｉＯ２の例が仮定される）３２ａ、３２ｂ、３２ｃ、３４ａ、３４ｂは、第１半導体基板（シリコンの例が仮定される）３０に形成される。様々な技術がこれらの絶縁領域を形成するために適用され得る。それらは、図３Ａ及びそれ以降の図と共にさらに記述されるであろう。
それから、このような構造のウエハは、分子結合によってバージンシリコンウエハ４０または酸化シリコンウエハに結合される。そのウエハの酸化物層４７は、小さな厚さを有する。
より詳細には、第２の半導体基板４０において、原子注入またはイオン注入が実行され、基板４０の表面４１に実質的に平行に伸びる薄層４２を形成する。実際、それによって、層、脆化面または破砕面が形成され、基板４０の容積内に、薄膜を形成するための下部領域４５と基板４０のバルクを形成する上部領域４３を画定する。通常、この注入は、水素の注入であるが、他の種によっても実行され、例えば、Ｈ／Ｈｅの共注入を用いて実行される。
その結果、用意された基板３０と４０の両方は、その後、“ウエハ結合”タイプの技術または付着性タイプの接触、例えば分子付着や結合によって組み立てられる。これらの技術に関して、Ｑ．Ｙ．ＴｏｎｇやＵ．Ｇｏｓｅｌｅらによって著された書籍“Semiconductor Wafer Bonding”（Science and Technology, Wiley Interscience Publications）が参照されてもよい。
この基板４０の一部は、その後、脆化面４２に沿って破砕が生成される処理によって取り外される。この技術の例は、Ａ．Ｊ．Ａｕｂｅｒｔｏｎ−Ｈｅｒｖｅらの論文“Why can Smart-Cut change the future of microelectronics ?”（International Journal of High Speed Electronics and Systems, Vol.10, No.1 (2000), p.131-146）に記述されている。
それによって、図１Ｂに従う半導体部品または要素、または、半導体構造物が形成される。
図２Ａ、２Ｂに記載の他の実施形態によれば、第１基板は、絶縁領域（例えば、ＳｉＯ２）２３２ａ、２３２ｂがバルクシリコンの領域の傍に形成されたバルクの半導体基板（例えば、シリコン）２３０である。
第２基板２４０において、上述の層４２と同様の脆化層２４２は、例えば水素イオンを用いた原子注入またはイオン注入によって形成される。この脆化層は、基板２４０の容積内で薄層２４５を画定する。
それによって、用意された基板２３０と２４０の両方は、その後、上述の技術（“ウエハ結合”、または、付着タイプの結合または接触、例えば分子付着）の１つを用いて組み立てられる。
次いで、これらの基板を組み立てる面２４１に対向する側に位置する基板２４０の部分は、図１Ｂに関連して既に記述されたように、除去または分離される。
その結果、半導体部品または要素、または、混合平面半導体構造物は、図２Ｂの構造物に従って形成され、絶縁領域２３２ａ、２３２ｂ（ここでは、ＳｉＯ２）を交互（又は、あらゆる形態の並列または配置）に有する。この絶縁領域２３２ａ、２３２ｂは、互いに異なる厚さを有し、半導体またはバルクシリコン領域と異なる厚さを有する。
様々な電気部品は、その後、半導体ないしシリコンの表面層４５、２４５、特に絶縁体またはシリコン酸化物領域の上に位置する層の部分に形成される。
文献ＦＲ２８４７０７７の教示に従って図１Ａの基板３０及び図２Ａの基板２３０のような構造物を形成することは、図３Ａ−３Ｅまたは図４Ａ−４Ｃに記載された以下の段階を特に必要とする。
図３Ａにおいて、シリコン酸化物領域５３２ａ、５３２ｂは、マスク５３１を介したＬＯＣＯＳ（Local Oxidation of Silicon）方法を用いた成長によって基板５３０に形成される。これらの領域は、パッドまたはストリップの形状、または、より複雑な形状を有する。
次いで、マスクは除去され（図３Ｂ）、シリコン酸化物領域５３２ａ、５３２ｂが残される。
次いで、化学機械的研磨（図３Ｃ）による平坦化段階が実行され、実際の基板のシリコンに並置される二酸化シリコン領域５３４ａ、５３４ｂを有する基板がもたらされる。この基板は、例えば、図２Ａで使用されたものである。
ある代替案（図３Ｄ）によれば、この基板の表面酸化層５３３は、図３Ｂの構造物から形成され、次いで、表面酸化層５３５を残すために、その組立体は化学機械的研磨によって平坦化される（図３Ｅ）。
それによって数百ナノメートル（例えば、３００ｎｍ）の層が除去され、異なる厚さを有する二酸化シリコン領域の並列を残す。このタイプの基板は、上記の図１Ａに用いられる。
適用される他の方法は、図４Ａ−４Ｃに示される。
図４Ａでは、例えばドライエッチングによってシリコン基板６３０内にマスク６３４を介してトレンチ６３２ａ、６３２ｂがエッチングされる。
次いで、マスクが除去され（図４Ｂ）、その後、この基板は表面で熱酸化され、または、二酸化シリコン層が堆積され、二酸化シリコン層６３６が形成される。
その後、化学機械的研磨による平坦化段階（図４Ｃ）が実行され、実際の基板のシリコン６３３に並列な二酸化シリコン領域６３４ａ、６３４ｂを有する基板をもたらす。例えば、この基板は、図２Ｂに用いられたものである。
ある代替案（図４Ｄ）によれば、図４Ｂの組立体は、図４Ｃの場合よりも少なく平坦化され、二酸化シリコン層６３８を残す。それによってシリコン基板６３０の表面の異なる厚さの二酸化シリコン領域の並列が達成される。このタイプの基板は、上記の図１Ａで用いられる。
纏めると、これらの技術は以下の段階を使用する。
−ウエハの局所酸化を視野に入れてマスク（例えば、窒化物）を形成する第１リソグラフィ段階、
−マスク（図３Ａ）の開口領域を酸化するための第２段階と、もし必要であれば酸化熱処理によって他の領域を酸化する段階、
−化学機械的研磨技術によって表面トポロジーを減少させる第３段階。
この段階は、シリコンウエハの表面に、交互に微細な酸化物を有する領域と厚い酸化物を有する領域を得ようとするか、交互にバージンシリコンとシリコン酸化物を得ようとするかによる、形成される構造物に依存して停止される。
これらの方法のどちらが適用されるとしても、化学機械的研磨による薄膜化は必要とされ、それは重要な段階であることが分かる。
図５Ａに示されるように、この段階は、ウエハの異なる点で厚さの均一性の欠如をもたらし、この厚さの均一性は、特に除去された厚さに比例する。
この問題は、図３Ｂまたは３Ｄや図４Ｂの基板のような基板が化学機械的研磨にさらされると直ぐに出くわす。
したがって、その厚さがシリコンウエハ全体にわたって、または、単にシリコンウエハの様々な点においてでさえ均一である微細な酸化物を有する領域が得られる、この薄膜化研磨技術を用いた動作条件を見出すことは困難である。
さらに、この化学機械的研磨段階は、２つの異なる材料に同時に実行される場合、例えば、図３Ｃまたは図４Ｃの構造物にそれぞれ至るように、図３Ｂまたは図４Ｂの基板の場合のようなシリコンとシリコン酸化物に同時に実行される場合に重要である。
実際、図５Ｂに示されるように、その表面に半導体を有する領域６３３とその表面に酸化物を有する領域６３４ａ、６３４ｂとの間に差異のある研磨（ディッシング）を避けることは細心の注意を要する。これらの異なる領域のレベルは均一ではない。図５Ｂでは、酸化物領域は、半導体材料領域に相対的に“リセス”される。化学機械的研磨は、ＳｉＯ２よりもＳｉ上でより効果的であるので、半導体がシリコン及びシリコン酸化物ＳｉＯ２である場合に、“リセス”は、逆にシリコン上に得られる。
何れの場合においても、可能な分子結合に関して問題を引き起こすかもしれない表面をもたらす。
シリコン／シリコン酸化物ＳｉＯ２の系の場合において上述した問題は、他の半導体材料や他の絶縁材料でも引き起こされる。
したがって、図１Ａのように可変の厚さの絶縁体か、図２Ａのような交互の絶縁材料と半導体材料かを有し、後続の分子付着による結合に適合する、構造化された表面を有するこのような半導体材料ウエハを形成することには問題がある。
微細な絶縁領域の絶縁膜の厚さの均一性が正確であるべきであるということが明らかに求められる。
特に、その表面に交互のバージン半導体と絶縁体がある場合、トポロジーの最小値は、その表面（及び、それ故に、最小のディッシング、または、絶縁領域と半導体領域との間のレベルの差）に存在すべきである。
この問題は、図５Ａ及び５Ｂに関連して上記で検討された問題を引き起こす化学機械的研磨の長い段階に頼らずにこのような構造物を製造することを提起する。
本発明は、マスクの除去前または除去中に、前記マスクを介して前記マスクの下部表面のレベルまで半導体材料からなる第１基板内に絶縁材料からなる少なくとも１つの第１領域を制御して形成することを含む半導体構造物の製造方法に関する。
この方法は、特に前記マスクの除去後において、化学機械的研磨による如何なる薄膜化段階も使用せず、したがって、それによれば所望の構造物が上述の平面性の問題に遭遇することなく得ることができる。
次いで、炭化水素タイプの汚染物及び粒子を除去するためには、表面洗浄で十分である。
前記絶縁体の形成は、前記マスクの下部表面のレベルまで前記絶縁材料を制御して成長し、それに続いて前記マスクを除去する段階を含んでもよい。
ある代替案によれば、前記絶縁膜の形成は、前記マスクの下部表面のレベルの上まで絶縁材料を制御して成長する段階を含んでもよい。
次いで、前記マスクの下部表面のレベルまで前記絶縁体の表面を戻すことができる。
ある代替案によれば、この表面上の残余の絶縁体層を維持するために、前記絶縁体の上部表面は、前記マスクの下部表面の上の中間レベルまで戻される。
この残余の層は、前記マスクの除去中に少なくとも部分的に除去されることができ、及び／又は、前記マスクを覆う表面層の除去中に少なくとも部分的に除去されることができる。
前記残余の層の除去または前記絶縁体の薄膜化は、化学エッチングによって実行されることができる。
前記基板は、前記表面に絶縁層をさらに含むことができ、前記絶縁層は、必要であれば、交互の導電領域及び／又は半導体領域及び／又は絶縁領域を形成するために、前記絶縁領域の成長または形成後に除去されることができる。
この絶縁体層は、例えば、１ｎｍから５０μｍの厚さであり得る。
前記基板は、場合によっては、前記マスクの除去後に除去されない保護層で覆われる、例えばリサイドまたは金属からなる導電層を前記表面にさらに含んでもよい。
前記第１基板は、それによって前記半導体材料内にエッチングされた領域を形成する前記絶縁体の少なくとも一部が形成される前記領域内で予めエッチングされることができる。
前記半導体材料のエッチングされた領域は、例えば１ｎｍから１０μｍの深さを有してもよい。
前記基板上に堆積された生じ得る層によれば、前記エッチングは、表面絶縁層及び／又は導電層、及び、場合によっては、この導電層に対する保護層をエッチングするものであってもよい。
前記マスクの除去は、好ましくは、前記絶縁材料に対して選択的に行われる。
この除去が選択的でない場合、既に上述したように前記マスクの下部表面のレベルの上の絶縁材料の過成長が起こりえ、次いで、過成長は、既に上述したように前記マスクの除去中に薄膜化段階によって、または、前記マスクを覆う表面を除去する段階によって補償される。
本発明は、前記基板の少なくとも１つの第２領域、または、絶縁層、導電層または前記基板の少なくとも１つの第２領域を覆うこのような導電層を保護する層を覆うマスクの下部表面のレベルより上まで、半導体基板の第１領域に前記マスクを介して絶縁体を形成し又は制御して成長し、前記マスクの下部表面によって画定される前記レベルまで前記絶縁体の上部表面を戻すために、前記マスクに対して相対的で選択的に前記絶縁体をエッチングし、及び、前記絶縁体に対して相対的で選択的に前記マスクをエッチングする、半導体部品の製造方法に関する。
前記絶縁体のエッチングは、前記マスクの下部表面によって画定された前記レベルの上に絶縁体の残余の層を残してもよい。
前記残余の層は、前記マスクを覆う表面層のエッチング中に少なくとも部分的に除去され、及び／又は、前記マスクのエッチング中に少なくとも部分的に除去される。
前記基板は、それによって前記半導体材料内にエッチングされた領域を形成する前記絶縁体の少なくとも一部が形成される前記領域内で予めエッチングされることができる。
前記半導体材料内にエッチングされた領域は、１ｎｍから１０μｍの深さを有してもよい。
前記半導体材料は、シリコン、Ｓｉ１−ｘＧｅｘ（０≦ｘ≦１）または他の半導体材料であり得る。
前記絶縁材料は、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＯＮ、Ｓｉ３Ｎ４、ダイヤモンド、ＨｆＯ２、または、高誘電率を有する誘電材料であり得る。
前記マスクは、窒化物であるＳｉ３Ｎ４、Ａｌ２Ｏ３またはＡｌＮであり得る。
得られた部品は、特に分子付着によって、例えばそれ自体が半導体材料である、その表面に絶縁材料層、例えばＳｉＯ２を含んでいる第２基板と組立てられることができる。
次に、例えば、多孔質材料の層を形成することによって、または、水素イオン及び場合によってはヘリウムイオンを注入することによって、または、粉砕、研磨またはエッチングによって、前記第１基板及び／又は前記第２基板を薄膜化する段階を進める。
両方の基板は、異なる導電性タイプであり得る。
前記第１基板及び／又は前記第２基板は、前記表面に少なくとも１つの第１導電領域と第２導電領域を含んでもよい。
特に、前記第２基板は、少なくとも１つの回路または表面部品部分を含んでもよい。
前記第１基板の材料は、導電領域及び／又は異なるドーピングを有する領域を含んでもよい。
前記マスクを介した前記絶縁体の形成は、少なくとも部分的に前記半導体基板の熱酸化を含み、場合によっては、絶縁体または酸化物の付加的な堆積を含んでもよい。
本発明による方法を繰り返すことによって、同一半導体基板内にいくつかの絶縁領域を形成することができ、これらの異なる領域は、異なる幾何学的特性及び／又は組成である。
第１に、本発明は、半導体構造物を清掃する方法に関し、この方法は、（ａ）半導体基板に第１絶縁領域を形成し、（ｂ）次いで、前記同一基板に少なくとも１つの第２絶縁領域を形成することを含み、前記段階（ａ）及び（ｂ）は、上述のような方法によって行われる。
段階（ａ）及び（ｂ）は、異なるマスクを用いて行ってもよい。
少なくとも２つの前記形成された絶縁領域は、前記基板内に異なる深さ及び／又は幅を有し、及び／又は、異なる絶縁材料を有して形成される。
絶縁膜は、前記２つの基板の少なくとも一方に形成されることができる。
また、本発明は、半導体基板を含む半導体装置であって、前記基板に少なくとも１つの絶縁領域を有し、前記絶縁領域の表面は、±５ｎｍ未満の精度で前記半導体材料の表面と同一平面である半導体装置に関する。
また、本発明は、半導体基板を含む半導体装置であって、前記基板に少なくとも１つの絶縁領域を有し、前記絶縁領域の外側で前記基板上に導電層を有し、前記導電層は、場合によっては保護層で覆われ、前記絶縁領域の表面は、前記導電層の表面と同一平面であり、場合によっては前記保護層の表面と同一平面である半導体装置に関する。
前記導電層は、シリサイドまたは金属であり得る。
前記絶縁領域の表面は、±５ｎｍ未満の精度で、前記導電層の表面と同一平面であり、または、場合によって前記保護層の表面と同一平面であり得る。
絶縁材料を覆う層は、前記絶縁領域、及び、前記基板、前記導電層または前記導電層を覆う保護層を覆ってもよい。
前記半導体材料は、シリコンまたはＳｉ１−ｘＧｅｘ（０≦ｘ≦１）であり得る。
前記絶縁領域の絶縁材料は、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＯＮ、Ｓｉ３Ｎ４、ダイヤモンド、ＨｆＯ２、高誘電率を有する誘電材料、及び／又は、これらの材料の少なくとも１を含む組み合わせであり得る。
図１Ａから５Ｂは、周知の技術とこれらの技術によって引き起こされる問題を示す。図６Ａから６Ｊ及び図７Ａから７Ｄは、本発明による方法の段階を示す。図８Ａから８Ｈ、図９Ａから９Ｅは、本発明による他の方法の段階を示す。図１０Ａ及び１０Ｂは、本発明の範囲内で使用できる、導電層を有する他のタイプの基板を示す。図１１Ａから１１Ｅは、本発明の範囲内で使用できる、導電層と保護層を有する他のタイプの基板を示す。図１２Ａから１２Ｃは、本発明による方法の別の段階を示す。図１３Ａ及び１３Ｂは、本発明による、表面に絶縁層を有する部品を示す。図１４は、本発明による、２つの異なる絶縁領域を有する部品を示す。図１５Ａから１８Ｈは、本発明による例示の方法とこれらの例の代替案を示す。
図６Ｃから６Ｅは、本発明による方法の第１実施形態を示す。
マスク３１を介してトレンチ３４がエッチングされた半導体材料の基板３０（図６Ｃ）から開始して、絶縁材料の表面がマスクと基板３０の界面３５に達するように、制御された方法で絶縁材料３６の成長または形成がキャビティ３４から行われる（図６Ｄ）。
次いで、半導体材料を保護する障壁層がこの絶縁体の成長または形成中に形成されてもよいが、マスク３１が除去され、この材料３０の表面と同一平面になってこの絶縁材料を残す（図６Ｅ）。両方の表面の位置合わせの精度は、後続の適切な分子結合に対応し、例えば、この精度は、±１０ｎｍまたは±５ｎｍ未満である。例えば、特にその表面が親水性にされる化学洗浄を経る場合には、混合Ｓｉ／ＳｉＯ２表面では、それは、１０ｎｍ（±５ｎｍ）より良好とされる。
それから、ウエハまたは基板３０の表面は平坦であり、交互の半導体領域４０、４８と絶縁領域３７が形成されている（図６Ｅ）。
次いで、例えば、それ自体が半導体材料、バージン材料または構造化された材料であるウエハとの分子付着による結合を視野に入れて、それによって構造化された半導体ウエハは、洗浄されてもよい。この基板の付着力は、例えば熱処理によって増強され、次いで、このウエハの少なくとも一方は、薄膜化されてもよい（薄膜化の例は、後に提供されるであろう）。
このような方法は、図１Ａから５Ｂに関連して記述された従来技術の方法と著しく違って、組立前において如何なる研磨による薄膜化段階も必要としない。せいぜい、これは、以降で見られるように、分子結合を視野に入れて、例えば凹凸や表面粗さを抑制ないし減少するために若干の研磨が行われる程度である。
ある代替案によれば、この絶縁体３６は、ここでも非常に良い精度を有してマスク３１と基板３０の界面３５上の高さｈ（例えば、１ｎｍとマスク３１の厚さの間）に位置するレベル３９（図６Ｄ）まで成長する。
次いで、制御された速度で好ましくはマスク３１に対して選択的にエッチングが実施され、この絶縁体の表面は、±１０ｎｍないし±５ｎｍ未満の精度でマスク３１−基板３０の界面のレベル３５、または、その付近まで戻されても良い。
次いで、例えば分子付着による結合を視野に入れて、マスクの除去（図６Ｅ）を行い、基板３０の表面の洗浄を行う。
この半導体レベルより３０ｎｍ高い上部絶縁体レベルを半導体のレベルに戻すために化学機械的研磨段階は必要とされない。
この絶縁体の成長と任意の食刻は、何れも速度を制御して行われる。
この成長または形成の速度は、例えば、０．１ｎｍ／ｍｉｎから５ｎｍ／ｍｉｎないし１０ｎｍ／ｍｉｎである。
このエッチング速度は、例えば、０．０１ｎｍ／ｍｉｎから数十ｎｍ／ｍｉｎ、例えば５０ｎｍ／ｍｉｎである。
この半導体基板３０のトレンチ形成は、例えば窒化膜である膜３２を堆積し、次いでこの膜をエッチングすることによって、バージン基板３０（例えば、図６Ａのシリコン基板）から行われることができる。
例えば、感光性樹脂がこの膜３２の表面上に薄く塗られる。
次に、この樹脂のパターンがフォトリソグラフィによってこの膜３２の表面に転写される。
フォトレジストの現像後、この膜３２をエッチングし、所定のパターンを有するマスク３１を形成するために、例えば反応性イオンエッチング（ＲＩＥ）タイプのイオンエッチング段階が行われる。
続いて、例えばこのマスク３１のパターンに従って再びイオンエッチングすることによって半導体ウエハ３０自体がエッチングされる（図６Ｃ）。
本発明のある代替案によれば、この半導体ウエハ３０はエッチングされない。図７Ａの構造物（半導体基板３０上に層３２を有する。図６Ａの基板と同一の基板である。）から開始し、層３２をエッチングすることによってマスク３１（図７Ｂ）を形成し、半導体基板をエッチングすることなしにマスク３１（図７Ｃ）を通じて半導体ウエハ３０を熱酸化することを進めることが可能である。この酸化は、マスク−半導体３０の界面３５より高いレベル３９まで行ってもよい。次いで、マスク３１の除去が進められる（図７Ｄ）。その結果、図６Ｅと同様の構造物が得られる。
その結果、ウエハないし基板３０の表面は平坦であり、ここでも同様に非常に良好な精度（±１０ｎｍないし±５ｎｍ未満）を有する交互の半導体領域４０、４８と絶縁領域３７（図６Ｅと同様の構造物であり図７Ｄ参照）が形成される。
それによって構造化されたウエハは、分子付着による結合を視野に入れて洗浄されてもよい。
ここで、より広くは本明細書において、洗浄とは、全体的または部分的に親水性または疎水性の表面を得ることを目的とするあらゆる表面処理を意味し、この処理は、熱処理、及び／又は、湿式、乾式またはプラズマ化学処理、または、ＣＭＰ洗浄（“ディッシング”のあらゆるリスクなしに２０ｎｍまたは３０ｎｍ未満の表面のミクロの粗さを軽減することを目的とする化学機械的研磨を意味する。この段階は、２０ｎｍないし３０ｎｍより大きな過剰な厚さを薄膜化することを目的としない。）によるものでさえも含む。
第１タイプの積層構造物を得るために、それによって構造化され洗浄されたウエハは、例えば第２ウエハ５０に結合される。この第２ウエハは、例えば、分子結合を視野に入れて洗浄されたバージン半導体（図６Ｆ）である。これらのウエハの付着性を向上するために、この積層された構造物は、例えば熱処理にさらされる。
次いで、これらのウエハの一方は、所望の表面膜厚５２を得るために薄膜化されることができる（図６Ｇ）。この構造物によれば、交互の垂直導電領域と絶縁体３６を含む領域とを提供することができる（この層５２がＳｉであり、この領域３６がＳｉＯ２であり、この基板３０がＳｉである場合、ＳＯＩ領域となる。）。
ある代替案によれば（図６Ｉ、６Ｊ）、図６Ｆの構造物から開始して、この基板３０は薄膜化され、この構造物の部分３０−２は、絶縁体３６が形成される他の部分３０−１を残して除去される。従って、そのようにされるのであれば、薄膜３０−１の厚さは可変である。
他の代替案によれば、第２の積層構造物を得るために、図６Ｅまたは図７Ｄの構造化され洗浄されたウエハ３０は、例えば表面に絶縁膜（例えば、ＳｉＯ２酸化物層６２）を支持し、分子結合を視野に入れて洗浄された半導体である第２ウエハ６０に結合される（図６Ｈ）。
この最後の手法では、この第２ウエハの絶縁膜、例えば酸化膜６２は、有利には微小な厚さ、例えば数ｎｍから５０ｎｍの厚さを有する。
これらのウエハの付着性を向上させるために、この積層された構造物は、例えば熱処理にさらされる。
次いで、これらのウエハの一方は薄膜化される。
薄膜化されるのがウエハ６０の場合、可変の絶縁体厚さを有する交互の領域（この膜６２の厚さとこの膜の厚さに領域３６の厚さを加えた厚さの交互の領域）が得られる。
薄膜化されるのがこの構造化されたウエハ３０の場合、可変の薄膜厚さ（図６Ｊの場合と同様）を有する交互の領域がさらに得られる。
意図する代替案のどちらの場合も、２つの結合されたウエハの一方の厚さの一部の減少は、例えば、以下の技術の１つによって達成される。
−機械的薄膜化、例えば粉砕タイプの機械的薄膜化、
−化学機械的研磨（繰り返しになるが、この段階はその表面を研磨するが、例えば２０または３０ｎｍより大きな厚さの薄膜化ではない）、
−イオン及び／又は化学エッチングによる薄膜化、
−薄膜化されるウエハ内に埋め込まれた脆化領域の結合前における介入（多孔質領域のような、または、これらの基板の一方に、例えば水素イオンまたは水素−ヘリウム混合物であるガス種を注入することによって）、及び、この脆化領域のレベルでの破砕。
または、これらの技術の少なくとも２つのあらゆる組み合わせによって達成される。
図６Ａから６Ｅまたは図７Ａから７Ｄに関連する上記の方法では、この絶縁体を成長または形成する段階、または、この絶縁体を成長または形成し、続いてこの絶縁体をエッチングする段階は、そのマスク３１を除去する段階より先に行われる。
しかしながら、図１２Ａに示されるように、この絶縁体３６の成長は、そのマスク上に表面層３１１を形成することによってこのマスクの表面に影響するかもしれない。例えば、酸化によって行われる成長の場合には、この酸化は、このマスク３１上に表面層３１１を形成するかもしれない。次いで、マスク３１を除去するためにこの層３１１を除去することが求められる。それは、これらの２つの要素を除去する技術が一般に同一ではないからである。
しかし、このマスク３１１の表面の層３１１の除去によって、絶縁体３６の一部が当然に除去される。
第１に、この絶縁体の成長中に、マスク３１のレベルよりも高いレベル、すなわち図６Ｄまたは７Ｃの場合のような半導体基板界面（レベル３９）に達するように後者の過成長または後者の成長を進める。
この層３１１の除去中に、絶縁体３６の一部も除去され、その絶縁体の過剰な成長（この平面３５上の高さｈ）は、この段階中に、この絶縁体の上部表面が、この基板−マスク界面３５のレベルまで、または、マスク界面の付近まで戻されるように算定される。
この高さｈの適応は、特に、この絶縁体の成長及びエッチング中に制御された速度の可制御性のために可能である。例えば、この層３１１は、その厚さに比例する時間にわたってＨＦを用いたエッチングによって除去される。この同一期間に、ＨＦは、周知の速度でこの絶縁体３６の厚さｈをエッチングする（例えば、１％ＨＦは、６ｎｍ／ｍｉｎの速度で熱酸化物であるＳｉＯ２をエッチングする。）。
このレベル３９までの絶縁体３６の成長後、以下の段階が進められる。
（ｉ）レベル３９から第１の中間レベル３９１（図１２Ａ）までその表面を戻すために、例えばこの絶縁体３６をエッチングすることによって除去する段階、
（ｉｉ）例えばエッチングによってこの層３１１と絶縁体の残っている高さｈを除去する段階、
（ｉｉｉ）このマスクを除去する段階。
段階（ｉ）と（ｉｉ）は、逆順序で起こり得る。すなわち、段階（ｉｉ）に続いて段階（ｉ）が起こり得る。
このマスク３１の除去は、この絶縁体３６の一部の除去も引き起こす。
ここで再び、第一に、この絶縁体３６の成長中に、半導体基板界面であるマスク３１のレベルより高いレベルまで達するように、図６Ｄの場合のように（レベル３９）、この後者の過成長、または、この後者の成長が進む。
このマスク３１の除去中に、絶縁体３６の一部も除去され、その絶縁体の過剰な成長（この平面３５上の高さｈ）は、この段階中に、この絶縁体の上部表面が、この基板のレベルすなわちマスク界面３５まで達するように算定される。
この高さｈの適応は、特に、この絶縁体の成長及びエッチング中の制御された速度の可制御性のために可能である。例えば、１６０℃のＨ３ＰＯ４（燐酸）を用いて８０ｎｍのＳｉ３Ｎ４マスクを除去するために、４ｎｍのＳｉＯ２熱酸化物が消費される。
したがって、このレベル３９までの絶縁体の成長後に、以下の段階が進められる。
（ｉ）レベル３９から中間レベル３９２（図１２Ｂ）までその表面を戻すために、例えばこの絶縁体をエッチングすることによって除去する段階、
（ｉｉ）この絶縁体の表面をレベル３９２からレベル３５まで戻すために、レベル３９２とレベル３５の間に位置するこの絶縁体残留物を例えばエッチングによって除去しながら、このマスク３１を排除または除去する段階。
両方の問題、すなわち、一方ではこの絶縁体の成長中にこのマスクに表面層３１１が形成されることと、他方ではこのマスクの除去でこの絶縁体３６の一部が除去されることは、組み合わされることができる。次いで、この絶縁体３６の過成長ｈは、この層３１１の除去とマスク３１の除去で消費されるだろうこの絶縁体の厚さに従って適合される。
次いで、レベル３９までのこの絶縁体３６の成長後、以下の段階が進められる。
（ｉ）レベル３９から第１中間レベル３９３までその表面を戻すために、例えばこの絶縁体をエッチングすることによって除去し、それによって、残留厚さ（この絶縁体の初期の過厚さと比較して小さい）を残す段階、
（ｉｉ）それによって絶縁体の残留層を減少させる、レベル３９３から第２中間レベル３９４までその絶縁体の表面を戻す、例えばエッチングによるこの層３１１を除去する段階、
（ｉｉｉ）この第２中間レベル３９４とレベル３５の間に位置するこの絶縁体残留物を例えばエッチングすることによって除去しながら、このマスク３１の除去または排除する段階。
段階（ｉ）と（ｉｉ）は、逆順序で起こり得る。すなわち、段階（ｉｉ）に続いて段階（ｉ）が起こり得る。
図１２Ａから１２Ｃに関連して上述された３つの場合において、この絶縁体は、層３１１の除去及び／又はこのマスクの除去中にこの絶縁体３６がエッチングされることだけを考慮して、このレベル３５上に初期的にレベル３９１、３９２、３９３までのみ成長される。次いで、段階（ｉ）は抑制される。
使用されたこの成長方法及び除去方法によれば、この過成長の厚さは可変である。典型的には、Ｓｉ３Ｎ４窒化物マスク及びＳｉＯ２絶縁体において、このレベル３９１、３９３は、例えば、約２０ｎｍであると算定され、このレベル３９２は、この界面３５上で約５ｎｍであると算定される。
できるだけこの方法を単純化し、この絶縁体の過成長を除去する一連の段階を制限するために、このマスク３１は、この絶縁体３６に対してエッチング選択性を有する材料で選択される。
好ましくは、この絶縁体のエッチング速度に対するこのマスクのエッチング速度の比は、２、５、１０ないし１００より大きい。１６０℃のＨ３ＰＯ４によるエッチングの場合、Ｓｉ３Ｎ４と絶縁体としての熱酸化物であるＳｉＯ２において、その比は２０である。
ここで、この基板３０の半導体材料としてシリコンを、絶縁材料３６として熱酸化物である二酸化シリコンを、このマスク３１の材料として窒化シリコンを例に考えてみる。この方法は、図６Ｅから６Ｊの１つである。
この例において窒化シリコンは都合が良い。なぜなら、それは、このマスクの下層の領域に対してシリコンの酸化に対する良好な障壁を形成するからである。例えば、この障壁効果を得るためには１０ｎｍで十分であろう。
従って、熱酸化物であるＳｉＯ２３６は、このシリコンのエッチングパターン中に形成される（図６Ｄ）。
熱酸化中に、酸素原子はシリコンの格子を貫通し、後者の膨張を引き起こす。この膨張によって、この酸化物の表面は、このマスク３１の窒化物表面に近づくように形成される。
形成されたこの酸化物の高さは、酸化にさらされたシリコンの高さの約２倍である。
この酸化物の形成速度は制御されるので、形成されたこの酸化物の高さが、このシリコン３０とこの窒化物マスク３１の間の界面３５のレベルに達すると、酸化物形成は停止されることができる。
ある代替案では（図６Ｄ）、この酸化物は、基板３０−マスク３１の界面上に形成される。それで、この酸化物の表面３９は、このシリコン−窒化物の界面３５上に位置する。これは、エッチングされた領域を単に満たすことによる場合の例であり、十分な高さの酸化物がエッチング深さで得られることができない。
次に、選択的な薄膜化方法は、次いで、この酸化物３７の表面がこのシリコン−窒化物の界面３５のレベルまたはその付近で停止されることができる制御された速度で使用される。
例えば、この薄膜化方法は、１％に希釈された弗酸による化学エッチングでありえ、ＳｉＯ２熱酸化物をエッチングする弗酸の速度は、このマスク３１の窒化物をエッチングしない一方で、６ナノメートル／分のオーダーである。
より一般的には、０．０１ｎｍ／ｍｉｎから数十ｎｍ／ｍｉｎ、例えば、３０ｎｍ／ｍｉｎないし５０ｎｍ／ｍｉｎの速度を可能にする化学エッチングが使用されることができる。
この酸化物の表面がこのシリコン−窒化物の界面３５まで戻される場合、例えば１６０℃でオルトリン酸を用いたエッチングを使用することによって、このマスク３１は除去されることができる。このエッチングは、熱酸化物に対してほとんど活性ではないと考えられる（２０より大きな選択性が測定された）。
この窒化物マスク３１の表面がオルトリン酸によってエッチングされない代替案（特にこの表面がシリコンの酸化中に酸化される場合、図１２Ａの場合）では、弗酸ベースの溶液を用いた第１エッチングは、オルトリン酸を用いたエッチングの前に考慮されても良い。次いで、この酸化物の過厚さｈは、シリコン／窒化物の界面３５上に提供され、それに対応する過成長は、弗酸に基づくエッチングによって除去されるであろう。この酸化物の形成は、制御された速度で行われ、この過厚さは、それ自体も制御されている。
ある代替案では、オルトリン酸はシリコン酸化物３６をエッチングする（例えば、異なる溶液温度または希釈）が、このシリコン−窒化物の界面３５の上のこの酸化物の過厚さは、ここで再びこの酸化物３６の形成速度を制御することによって得られ、それに対応する過厚さは、オルトリン酸を用いたエッチングによって除去されるであろう。
従って、より一般的には、このマスクの除去がこの絶縁体のエッチングまたは除去をもたらす場合において、この絶縁体の過厚さは達成されることができる。
この酸化物パッド３６によって達成されたレベルが容易に制御されることができるように、酸化は、この熱酸化物が低速で形成されるような条件下で行われる。
例えば、酸化は、例えば、蒸気または水蒸気のような湿潤な雰囲気下で、例えば６５０℃から１１５０℃の温度、または、９００℃から１０００℃の温度で行われる。これらの条件下で、この酸化物は、このプロセスを完全に制御可能とする酸化温度に依存して約数十ｎｍ／ｍｉｎから数ｎｍ／ｍｉｎの速度で形成される。この速度は、９５０℃において約５ｎｍ／ｍｉｎである。それは、この酸化時間にさらに依存する。これらの速度におけるより明確な詳細については、半導体技術ハンドブック（編集者：Ｗ．Ｃ．Ｏ’Ｍａｒａ、ノイズ出版（１９９０））のような標準マイクロエレクトロニクス技術ハンドブックを参照することができる。
他の例によれば、酸化は、乾式酸化雰囲気で、低温、例えば７００℃から８００℃ないし７００℃から１２００℃で行われる。これらの条件下で、この酸化物は、約数十ｎｍ／ｍｉｎから数ｎｍ／ｍｉｎの速度で形成される。この処理は、例えば９００℃で０．５ｎｍ／ｍｉｎのオーダーの速度で完全に制御可能である。
最後に、このウエハの表面は平らであり、交互のシリコン領域４０、４８及び熱酸化物領域３７（図６Ｅ）で形成され、これらの表面間の位置合わせ精度は、±１０ｎｍまたは±５ｎｍ未満であり得る。それによって構造化されたシリコンウエハは、分子付着による結合を視野に入れて洗浄されてもよい。
“洗浄による”との意味は、既に上述されている。
第１タイプの積層構造物を得るために、それによって構造化され洗浄されたシリコンウエハは、いわゆる“部分シリコンオンインシュレーター”（ＰＳＯＩ）構造物を形成するために、例えば、分子結合を視野に入れて洗浄された第２ウエハ５０のバージンシリコンに結合されることができる（図６Ｆ）。
第１結合方法では、これらのウエハは、露出されたシリコン領域を親水性にするために洗浄される。次いで、第２結合方法では、これらのウエハは、この表面に非常に微細な酸化物、典型的には２ｎｍ未満の酸化物を有する露出されたシリコン領域を親水性にするために洗浄される。これらのウエハの付着性を増加させるために、この積層された構造物は、例えば熱処理にさらされる。特に親水性表面結合の場合には、有利には、熱処理は、洗浄によって生成された非常に微細な酸化物膜を除去するために使用されることができる。
次に、これらのウエハの一方は、所定の厚さのシリコン表面膜５２を得るために薄膜化されることができる（図６Ｇ）。この構造物によれば、垂直導電領域及びＳＯＩ領域を交互に位置することが可能である。
ある代替案（図６Ｉ、６Ｊ）によれば、薄膜化されるのは基板３０であり、絶縁体３６が形成された他の部分３０−１を残してこの基板の部分３０−２が除去される。したがって、可変厚さを有する薄膜３０−１の繰り返しが得られる。
ある代替案によれば、第２タイプの積層構造物を得るために、この構造化され洗浄されたシリコンウエハは、いわゆる“マルチシリコンオンインシュレーター”（ＭＳＯＩ）構造物（図６Ｈ）を形成するために、例えば、酸化されたシリコン６０（酸化物層６２）の第２ウエハに結合され、分子結合を視野に入れて洗浄される。
この最後の手法では、この第２ウエハの酸化物膜６２は、有利には、例えば数ｎｍ、例えば５ｎｍから５０ｎｍである微細な厚さを有するであろう。
これらのウエハの付着性を増加するために、この積層された構造物は、例えば、熱処理にさらされる。
次いで、これらのウエハの一方は、薄膜化される。
薄膜化されるのがこの酸化されたシリコンウエハ６０である場合、可変の酸化物厚さを有するＳＯＩ領域の繰り返し（この膜６２の厚さと、この膜の厚さにこの領域３６の厚さを加えた厚さとを繰り返す）が得られる。
さらに、薄膜化されるのがこの構造化されたシリコンウエハ３０の場合、可変な薄膜厚さを有するＳＯＩ領域の繰り返し（図６Ｊの場合と同様に）が得られる。
これらの２つの結合されたウエハの一方の厚さの一部を減少させることは、例えば、上述の技術の１つによって達成される（機械的研磨、例えば、粉砕タイプの機械的研磨、及び／又は、非常に小さな厚さ（２０ｎｍまたは３０ｎｍ未満）の化学機械的研磨、及び／又は、イオン及び／又は化学エッチングによる薄膜化、及び／又は、薄膜化されるウエハ内の組み込まれる脆化領域の介入とそれに続く破砕）。
上記の例では、ＳｉＯ２熱酸化物のみが使用される。熱酸化物をあるレベルまで形成することができ、及び／又は、例えばトレンチ３４内にＰＥＣＶＤによって堆積される他の絶縁膜の堆積を行うことができる。
しかしながら、この場合、この他の絶縁体の薄膜は、このマスク上に堆積されることもでき、この場合、このマスク３１の表面の予備的なＣＭＰタイプの研磨を進めることができる。
本発明による第２実施形態が図８Ａから８Ｅに関連して記述される。
絶縁層３３で覆われ、トレンチ３４がマスク３１を介してエッチングされる半導体材料からなる基板３０（図８Ｃ）から開始して、絶縁材料３６の成長は、この材料の表面３７がこのマスクとこの絶縁体３３の間の界面４１に達するように、例えば０．１ｎｍ／ｍｉｎから数ｎｍ／ｍｉｎ、例えば５ｎｍ／ｍｉｎまたは１０ｎｍ／ｍｉｎの速度範囲で制御された方法で達成される（図８Ｄ）。
次いで、このマスク３１が除去され、分子結合に適合する誤差、例えば約５ｎｍ未満のディッシングを有して、この絶縁層３３（図８Ｅ）の表面に同一平面であるこのトレンチの絶縁材料３６を残す。
このウエハまたは基板３０のこの表面は平面であり、交互の微細な絶縁領域７０、７８及び厚い絶縁領域３７で形成される（図８Ｅ）。
次いで、それによって構造化された半導体ウエハは、例えば分子付着による結合を視野に入れて洗浄される。
それは、半導体材料、バージン材料または構造化された材料のウエハと組み合わされる。これらのウエハの付着は、例えば熱処理によって強化されることができ、次いで、これらの２つのウエハの少なくとも１つが薄膜化されることができる（薄膜化技術の例は上述されている）。
したがって、このような方法は、従来技術と違って化学機械的研磨による如何なる薄膜化段階も組立前に必要としない。せいぜい、これらのウエハの準備中に、分子結合による組立体に対して、若干の研磨が多くて２０ｎｍから３０ｎｍのオーダーの凹凸を除去するために行われることができる。しかし、この段階は、図５Ａ及び５Ｂで議論された従来技術で遭遇する問題を引き起こす危険性はない。
ある代替案によれば、この絶縁体３６は、このマスク３１−絶縁体３３の界面の高さｈに位置するレベル３９（図８Ｄ）まで成長する。
次に、このマスク３１に対するエッチング、好ましくは選択的なエッチングは、制御された速度で行われ、この絶縁体の表面は、分子結合に適合する誤差、例えば約５ｎｍ未満のディッシングを有して、このマスク３１−絶縁体３３の界面のレベル４１、またはその付近まで戻されることができる。
次いで、場合によって、例えば分子付着による結合を視野に入れてこの絶縁体３３の表面を洗浄しながら、このマスクの除去が進められる（図８Ｅ）。繰り返して言うが、化学機械的研磨による薄膜段階は必要とされない。この得られた表面の均一性は、５％、４％ないし３％未満である。
絶縁体の成長及び場合によってはそのエッチングの何れも、例えば、既に上述されたように０．１ｎｍ／ｍｉｎから数ｎｍ／ｍｉｎ、例えば５ｎｍ／ｍｉｎまたは１０ｎｍ／ｍｉｎの間の制御された速度で行われる。
図８Ｃの構造物の製造は、以下の方法で行われる。
この膜または層３２の堆積または形成前に、初期の絶縁膜３３１は、例えば、シリコンウエハの高温での熱酸化によってＳｉＯ２の場合に得られる特定の厚さを有して形成される（図８Ａ）。
このリソグラフィ段階中にこの画定されたパターンを転写するために、以下の段階はこの絶縁膜の存在を考慮して行われ、この絶縁膜はこの膜３２のエッチング後でこの基板３０のエッチング前（図８Ｃ）にエッチングされる（図８Ｂ）。
本発明のある代替案によれば、この半導体ウエハ３０はエッチングされない。図９Ａの構造物（半導体基板３０上に層３３、３２を有する構造物である。図８Ａのそれと同じ構造物である。）から開始して、この層３３をエッチングすることなしに、この層３２をエッチングすることによってこのマスク３１（図９Ｃ）の形成が進められることができ、次いで、このマスク３１（図９Ｃ）を介したこの半導体ウエハ３０の熱酸化が進められることができる。この酸化は、このマスク−層３３の界面４１のレベルよりも高いレベル３９まで起こる。次に、このレベル４１またはその付近まで後者の表面を戻すためにこの絶縁体の過厚さをエッチングすることが進められ（図９Ｄ）、次いで、このマスク３１の除去が進められる（図９Ｅ）。それで、図８Ｅのものと同様の構造体が同様の均一特性を有して得られる。
このウエハまたは基板３０の表面は、平坦であり、交互の微細な絶縁領域７０、７８と厚い絶縁領域が形成されている（図８Ｅと同様の構造物である図９Ｅ参照）。
それによって構造化されたウエハは、分子付着による結合を視野に入れて洗浄されることができる。
洗浄という用語は、以上に既に説明されており、ここで同じ意味で繰り返される。特に、任意の化学機械的研磨は、従来技術（図５Ａ、５Ｂ参照）によって提起された問題が生じるあらゆる危険なしに、２０ｎｍまたは３０ｎｍより大きい過厚さを薄膜化するためではなく、この表面のミクロ粗さを２０ｎｍまたは３０ｎｍ未満に軽減するために行われることができる。
第１タイプの積層された構造物を得るために、それによって構造化され洗浄された基板は、例えばバージン半導体である第２ウエハ５０に結合されることができ（図８Ｆ）、分子結合を視野に入れて洗浄されることもできる。これらのウエハの付着性を増加するために、この積層された構造物は、例えば熱処理にさらされる。
次いで、これらのウエハの一方は、薄膜化されることができ、例えば、このウエハ５０は、所望の表面膜厚５２を得るために平面５１まで薄膜化される（図８Ｆ）。この構造物に関して、垂直導電領域及び絶縁体３６を含む領域を交互に位置することができる（この層５２がＳｉで、この絶縁体領域がＳｉＯ２で、この基板３０がＳｉの場合、ＳＯＩ領域である）。
ある代替案（図８Ｈ）によれば、図８Ｆの構造物から薄膜化されるのは基板３０であり、この基板の部分３０−２が除去され、この絶縁体３６が形成された他の部分３０−１を残す。したがって、可変の厚さを有する薄膜３０−１が得られる。
ある代替案によれば、第２タイプの積層された構造物を得るために、図８Ｅまたは９Ｅの構造化されたウエハ３０は洗浄され、例えば、表面が酸化された半導体である第２ウエハ６０（酸化物層６２）に結合され（図８Ｇ）、また分子結合を視野に入れて洗浄される。
この最後の手法で、この第２ウエハの酸化物膜６２は、有利には微細な厚さ、例えば数ｎｍから５０ｎｍの厚さを有する。
これらのウエハの付着性を増加させるために、この積層された構造物は、例えば熱処理にさらされる。
次いで、これらのウエハの一方が薄膜化される。
薄膜化されるのがこのウエハ６０である場合、可変の絶縁体厚さを有する領域の繰り返し（この膜６２の厚さにこの層３３の厚さを加えた厚さと、これの膜の両方の厚さに領域３６の厚さを加えた厚さとを繰り返す）が得られる。
さらに、薄膜化されるのがこの構造化されたウエハ３０の場合（参照符号３０ａは薄膜化平面を示す）、可変な薄膜厚さを有する領域の繰り返し（図６Ｊの場合と同様の方法で）が得られる。
これらの２つの結合されたウエハの一方の厚さの一部を減少させることは、例えば、上述の技術の１つ又は幾つかによって達成される（機械的研磨、及び／又は、化学機械的研磨（再び、この段階は、この表面のみを研磨し、例えば２０または３０ｎｍより大きくは薄膜化しない）、イオン及び／又は化学エッチングによる薄膜化、結合前における薄膜化されるウエハ内の組み込まれる脆化領域の介入とこの脆化領域のこのレベルでの破砕）。
図１２Ａから１２Ｃに関連して上述されたように、この絶縁体のさらなる成長は、この絶縁体の成長がこのマスクの表面に影響する場合、及び／又は、このマスクの除去がこの絶縁体３６の部分の表面にもたらされる場合に適している。
ここで、再び、可能な限りこの方法を単純化し、この絶縁体の過成長を除去するための一連の段階を制限するために、このマスク３１は、この絶縁体３６に対して相対的にエッチング選択比を有する材料で選択される。
好ましくは、この絶縁体のエッチング速度に対するこのマスクのエッチング速度の比は、２、５、１０ないし１００より大きい。
ここで、この基板の半導体材料としてシリコン、この絶縁材料として二酸化シリコン、このマスク３１の材料として窒化シリコンの例を考えてみる。
熱酸化物３６は、この食刻パターン３４で制御された速度で形成され（図８Ｄ）、酸素原子はこのシリコン格子に貫通し、後者の膨張を引き起こす。
この形成された酸化物の高さは、好ましくは、この酸化物の表面３７が、この窒化物３２と予め形成されたシリコン酸化物３３１との間の界面４１に少なくとも相当するようなものである。
ある代替案では、この酸化物の高さはより大きいものであり得る。例えば、これは、このマスクのみがエッチングされた場合である。次いで、この酸化物の表面３９は、初期の酸化物−窒化物の界面４１上にあることが分かる（図８Ｄ）。次いで、選択的な薄膜化方法が用いられ、この酸化物の表面が初期の酸化物／窒化物の界面に十分に正確に位置される。例えば、この薄膜化方法は、１％に希釈された弗酸を用いた化学エッチングであり、窒化物をエッチングしない一方で、熱酸化物をエッチングするためのこの弗酸の速度は、６ナノメートル／分のオーダーである。
より一般的には、エッチングが使用されることができ、例えば、０．０１ｎｍ／ｍｉｎから９９ｎｍ／ｍｉｎの速度を可能にする化学エッチングが使用されることができる。
図６Ａから６Ｅに関連して記述されたこの段階は、この別の方法で置換可能であり、この“窒化物／シリコン”界面は、“窒化物／初期の酸化物”界面に置き換えられることができる。
この酸化物の起こり得る過厚さの使用に加えて、上記で議論され、オルトリン酸及び任意の弗酸によるエッチングに関連する検討は、この熱酸化物条件と同様に有効である。
この窒化物除去段階の後、このウエハの表面は、初期的に形成された熱酸化物７０、７８であるそれほど厚くない領域とこの食刻されたパターンで形成された厚い熱酸化物の領域３６とを交互に有して形成される。それによって構造化されたシリコンウエハは、分子付着による結合を視野に入れて洗浄される。
次いで、それは、例えばバージンシリコンウエハ５０（図８Ｆ）または分子結合を視野に入れて洗浄された酸化されたシリコンウエハ６０（図８Ｇ）に結合される。参照符号６２は、このウエハ６０の表面酸化物層を示す。このような方法で、構造物は、“マルチシリコンオンインシュレーター”（ＭＳＯＩ）領域と呼ばれる可変厚さの酸化物とＳＯＩ領域とを交互に有して得られる。
それは、図８Ｅで得られるように第２ウエハに結合されることもできる。ここで再び、ＭＳＯＩ構造物が得られる。
これらの２つのウエハの一方は、例えば、シリコン膜５２、６３（図８Ｆ、８Ｇ）を得るために薄膜化されることができる。
一般に、ＳｉＯ２及びシリコンに関連する上記の例を超えて、この方法の代替案によってＰＳＯＩを製造することができる。
実際、上記の第２方法（図８Ｅ）の最終段階で、このウエハは、薄い絶縁体領域７０、７８と平らな表面を有する厚い絶縁体領域３６とを有して形成される。したがって、この薄い絶縁体領域７０、７８の厚さに相当する絶縁体厚さを除去した後に、この半導体材料３０に達するためにこの表面を全体的にエッチングすることが可能である。この酸化物エッチングは、化学溶液、プラズマ、イオン照射のような様々な方法で行われることができる。エッチングのタイプは、この半導体のエッチング速度とこの絶縁膜のエッチング速度の差ができるだけ小さくなる（通常、エッチング速度の比は、２未満である）ように選択される。
ＳｉＯ２／シリコン対の場合、希釈されたＨＦに基づく溶液が可能であるが、このエッチングの停止を制御するには注意を要する。一方、ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏに基づく溶液は、２未満のエッチング速度比を有し、より好まれる。同様の方法で、イオン照射によるエッチングは、小さなエッチング速度差を有する。
組立中にこれらのウエハの付着性を向上するために、この積層された構造物は、例えば熱処理にさらされる。これらのウエハの一方は、シリコン表面膜の所望の厚さを得るために薄膜化される。
これらの２つの結合されたウエハの一方の厚さの一部を減少させることは、このシリコン表面膜の正確な厚さを得るために、及び、所望のＭＳＯＩまたはＰＳＯＩ構造物を得るために、例えば上述の技術の１つ又はこれらの技術の少なくとも２つのあらゆる組み合わせよって達成される。
この得られた構造物は、この方法の様々な代替案の組み合わせに起因する。
この方法は、同じウエハ内に様々なドーピングを有する半導体ウエハを使用することができ、例えば、シリコンウエハは、他の領域がドーピングされない、又は、異なるドーピングを有する一方で、垂直導電領域（絶縁領域がない）においてｐ＋ドーピングされることができる。図８Ｅの場合、微細な層７０、７８及び厚い領域３６の下で、例えば異なるドーピングを有することができる。これは、例えば、このマスクの下の領域においてエッチングの前に得られることができ、この絶縁体３６の下の領域においてエッチングの後に得られることができる。例えばｎタイプのＳｉウエハ３０及びｐタイプのＳｉウエハ５０、６０である異なるドーピングを有する第１及び第２ウエハの組立体であり得る。
あるいは（図１０Ａ）、高い導電性を有する膜３１０がこのマスク３１によって保護される領域内に形成されることができ、例えば、それは窒化物マスクによって保護された領域内のシリサイドまたは金属膜である。
例えば、シリサイドまたは金属膜３１０は、この窒化物膜３１を堆積するために堆積されることができる。有利には、例えばシリサイドまたは金属からなり、これらのブリッジのベース（いわゆる、この基板の非エッチング領域）に局在化する高い伝導性を有するこの膜は、例えばこの酸化物である絶縁体をエッチングされたパターン内に形成するためのこの熱処理の温度に適合する。例えば、この薄膜３１０は、タングステンシリサイド膜（ＷＳｉ２）またはタングステン膜（それは、その後に、熱処理中に下層のシリコンと反応するであろう）である。
最後に、この構造物への図６Ａから６Ｅの方法の適用は、この表面の構造化をもたらし（図１０Ｂ）、交互の絶縁領域３６と高い導電性の領域３１０−１、３１０−２を含む。これらの様々な領域は、±１０ｎｍまたは±５ｎｍ未満に非常に良好な制度で位置合わせされることができる。他の基板との組み合わせ段階は、図６Ｆから６Ｊに示されるように、このような構造物を用いて行われることができる。
ある特定の場合には、この高い導電性の膜３１０は、このマスク３１を除去するために使用されるエッチング液（例えば、Ｈ３ＰＯ４）から保護されるであろう。この保護は、非常に微細な停止層４１０（例えば、ＳｉＯ２からなる）であり得る（その中で同一の又は類似の要素を示すために図１０Ａの他の参照符号を繰り返す図１１Ａを参照）。
後続の段階は、エッチングを行い（図１１Ｂ）、絶縁体３６を形成（成長または堆積）し（図１１Ｃ）、このマスクを除去する（図１１Ｄ）ために行われる。
例えば、ＳＯＩの埋め込み酸化物、及び、ほかの場所であるマイクロ波周波数用途における非常に抵抗性のある（例えば、１ｋΩ・ｃｍより大きい抵抗率を有する）基板（例えばシリコン）の下のような埋め込み絶縁体の下に高い導電性を有する領域を有することによる利益がある得ることを注記する。このような場合、この高い導電性を有する領域３１０は、接地面に相当してもよい。
したがって、この段階を停止することができ、図１１Ｄの部品は、この保護層４１０を除去することなしに使用されることができる。
この保護層４１０（図１１Ｅ）がさらに除去される場合、図８Ｅ及び９Ｅの一方のような構造物が得られる（この絶縁領域３６間の導電部分を有するが）。
次いで、図８Ｆから８Ｈのこの段階は、この構造物に適用されることができる。
上述の様々な例ではシリコンの例が与えられたが、本発明による方法は、この第１ウエハ３０及び／又はこの第２ウエハ５０、８０、８２においてシリコン以外の半導体に適用することができる。例えば、Ｓｉ（１−ｘ）Ｇｅ（ｘ）（０≦ｘ≦１）が挙げられるであろう。
この初期酸化物膜３３の厚さは、１ｎｍから数十マイクロメートル、例えば０．１または０．５μｍであり得る。
この基板のエッチングされたパターン３４の深さ（図６Ｃ及び８Ｃの“Ｐ”）は、数ナノメートルから数マイクロメートル、例えば５ｎｍから２μｍであり得る。図７Ａから７Ｄ及び図９Ａから９Ｅの場合は、この基板の如何なるエッチングもない実施形態を示すので、０である。
一般に、この絶縁体の制御された成長を形成するために、ある精度を有する深さｐを知ることが求められる。
この深さが比較的小さい場合、ある手段を用いてそれは正確に測定されることができる（例えば、光学または機械的な表面形状測定装置または光学干渉計またはエリプソメーター）。
この深さが大きい場合、参照用にこのマスク３１の上部平面を使用することができ、このマスクの厚さが正確に知られる（例えばエリプソメーターによって）。次いで、この絶縁体は、マスク−基板（図６Ｄまたは７Ｃ）またはマスク−絶縁体層（図８Ｄ及び９Ｃ）界面に相対的に引き上げられるレベル３９まで形成される。それで、このマスクの表面とこの絶縁体の表面の間の高さの差は、上述された手段で測定可能な大きさのオーダーになる。
このパターン３４の側方寸法（図６Ｃ及び８Ｃの“Ｌ”）は、通常、０．１μｍから数ミリメートル例えば５ｍｍの範囲である。
このエッチングされたパターン３４の絶縁体３６の厚さの適合は、このマスク３１をエッチングせず（または、ほとんどせず）に、このエッチングされたパターンの絶縁体の選択的なエッチングを提供する様々な技術によって達成されることができる。例えば、ＳｉＯ２は１％ＨＦでエッチングされ、それ故に、この酸でＳｉ３Ｎ４マスクをエッチングすることがない一方で、６ｎｍ／ｍｉｎのエッチング速度を有する。例えば反応性イオンエッチングが挙げられる。
この積層された構造物（５２または３０）のウエハの一方を薄膜化することによって得られる表面の半導体膜の厚さは、例えば、数ナノメートルから数十ミクロンであり、例えば、１ｎｍ、５ｎｍから１０μｍ、５０μｍまたは１００μｍの間である。
この構造化された表面を用意する段階の後に、このＭＯＳＩタイプの構造物の製造において、この微細な絶縁体は、結合される２つのウエハの少なくとも一方の上に形成（堆積、成長など）される。
この方法は、この窒化物の前に堆積された初期の絶縁体の微細な膜、及び／又は、この第２ウエハ上に形成された絶縁体の微細な薄膜、及び／又は、追加の段階で形成された絶縁体の微細な膜としての、図６Ｅに示されるような構造化されたウエハ上のシリコン酸化物であるＳｉＯ２以外の絶縁体に容易に適合されることができる。例えば、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＯＮ、Ｓｉ３Ｎ４、ダイヤモンド、ＨｆＯ２、高誘電率ｋ（マイクロエレクトニクスにおいて伝統的に高ｋと呼ばれる）を有するあらゆる誘電体、または、これらの材料の少なくとも１つを含むあらゆる組み合わせが挙げられる。
この方法は、この窒化物Ｓｉ３Ｎ４膜３２以外の障壁膜を用いて使用されることができる。例えば、Ａｌ２Ｏ３またはＡｌＮ膜が使用されることができる。この絶縁体３１１に関する選択的な除去は、例えば、Ａｌ２Ｏ３に対してはＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ溶液で化学エッチングすることによって、ＡｌＮに対してはＴＭＡＨ（水酸化テトラメチルアンモニウム）溶液で化学エッチングすることによって行われるであろう。
この方法は、同一の第１基板に数回繰り返されることができる。それによって、ＳＯＩ領域が埋め込まれた酸化物の様々な厚さを有して形成されることができる。
この方法及び様々な例示の実施形態において、分子結合を強化するための段階を適用することができる（この表面の特定の洗浄、または、プラズマ、特定の雰囲気での結合、または、熱処理などによる表面の活性化によって）。
この酸化物表面のミクロ粗さを改善するために化学機械的タイプの微細研磨（接触研磨）を実施することもできる。この処理は、酸化物表面のトポグラフィが大規模に復旧されることができる研磨による薄膜化方法に対抗されるような表面処理（１ｎｍから３０ｎｍのオーダーのほんの少しの材料の除去）とみなされる。
上述の方法では、この絶縁体３６の表面は、除去が行われることが必要とされる場合、この成長速度またはエッチング速度を制限することによって特に制御されることができる（マスク−半導体界面（図６Ｄ）、初期の絶縁体−マスク界面４１（図７Ｄ）、または、導電膜−マスク界面（図１０Ｂ）上のこの絶縁体レベル３９の場合）。
例えば、特に偏光解析法のようなこの膜の厚さを測定するための光学技術を用いることによって、このパターン内に形成された絶縁体３６の表面とこの界面の表面を正確に位置合わせすることがさらにできる。
何れの場合においても、本発明による方法は、化学機械的研磨による如何なる薄膜化も必要とせず、したがって、図５Ａと５Ｂに関連して導入部で言及したリスクを抑制する。
化学機械的研磨は、接触されるこの表面の表面処理中に行われる。しかし、繰り返しになるが、この段階は、それから多くて数ｎｍ、２０ｎｍまたは３０ｎｍの起伏を有する特定の表面粗さを除去するために表面を研磨のみ行い、例えば２０または３０ｎｍより大きな厚さで薄膜化しない。
本発明による方法によれば、例えば、表面に少なくとも１つの第１絶縁領域を有し、又は、この基板がこの層４５のような層と組み合わされる場合には埋め込まれる絶縁領域、及び、表面に少なくとも１つの第２絶縁領域を有し、又は、この基板がこの層４５のような層と組み合わされる場合には埋め込まれる絶縁領域を含む、図１Ｂのような半導体構造物を得ることが可能であり、この第１絶縁領域は、ゼロではない第１の好ましい均一な厚さを有し、この第２絶縁領域は、この第１の厚さとは異なるゼロではない第２の好ましい均一な厚さを有する。
本発明による方法によれば、同一基板内に３つ（またはそれ以上）の異なる絶縁体厚さを得ることができる。これについて、連続して堆積されるいくつかのマスクレベルを用いてこの方法を繰り返すことができる。この酸化物または絶縁体を形成し、次いで、局所的なエッチングによって局所的な酸化物の過厚さを取り扱うために、異なる深さを有するキャビティを形成することもできる。
本発明による方法によれば、例えば、表面に少なくとも１つの第１絶縁領域を有し、又は、この基板がゼロではない第１の好ましい均一な厚さを有するこの層２４５のような層と組み合わされる場合には埋め込まれる絶縁領域、及び、表面に少なくとも１つの第２半導体領域を有し、又は、この基板がこの層２４５のような層と組み合わされる場合には埋め込まれる絶縁領域を含む、図２Ｂのような半導体構造物を得ることが可能である。
この方法によれば、それが繰り返された場合、半導体領域に交互に同一基板内に２つの異なる厚さｐ及び／又は２つの異なる絶縁体幅Ｌを形成することができる。
他のタイプの絶縁体の領域が続く第１タイプの絶縁体の領域３６が形成されることもできる。
図１４は、絶縁領域３６、３６−１を有する半導体基板３０を示し、それらの絶縁領域３６、３６−１は、幾何学的寸法（深さ及び／又は幅）及び／又はそれらを構成する材料の特性が異なる。
これらの異なる絶縁領域は、様々な絶縁領域を形成するために様々な段階で様々なマスクを用いて本発明による方法を繰り返すことによって得られる。
本発明による方法によれば、例えば、表面に少なくとも１つの第１絶縁領域を有し、又は、ゼロではない第１の好ましい均一な厚さを有して埋め込まれた絶縁領域、及び、表面に少なくとも１つの第２伝導領域を有し、又は、この第１の厚さとは異なる第２の好ましい均一な厚さを有して埋め込まれる絶縁領域を含む、図８Ｂのような半導体構造物を形成することが可能である。
検討された実施形態の何れも、上記の方法の何れかに従う部品の上に絶縁材料膜を形成することが可能である。例えば、図１３Ａ及び１３Ｂでは、図６Ｅ及び８Ｅの構造物は、例えばＡｌＮである、このような絶縁膜１００を有して示される。他の基板を有する組立体の場合、このような膜は、この他の基板の表面に存在し得る。
本発明による部品が第２基板と組み立てられた場合（例えば、図６Ｆから６Ｊまたは図８Ｆから８Ｈ参照）、この第２基板５０、６０は、第１導電性を有する少なくとも１つの領域と、その表面に第２導電性を有する領域とを含むことができる。この基板３０と組み合わせるための面となる少なくとも１つの回路または表面部品部分を含むこともできる。したがって、この第２基板も構造化されることができる。次いで、この第１基板との組み合わせは、両方の基板の位置合わせに適用することができる。
第２基板との組立中に、これらのウエハまたは基板の付着性を増加させるために、この積層された構造物は、熱処理にさらされることができる。さらに、この熱処理が高温で行われた場合（例えば、１１００℃またはそれ以上）、極端に微細な残余酸化物がその結合表面で消失することを引き起こすかもしれない。この起こり得る界面酸化物の消失を容易にすることを視野に入れて、２つの組み立てられた基板ウエハ（例えばシリコン）間の結晶的な不整合をできるだけ最小化することが試みられる。
他の例示の実施形態は、以下に提供される。
（第１実験例）
この第１実験例において、この窒化物膜３２は、プラズマ化学気相堆積（ＰＥＣＶＤ）技術または低圧化学気相堆積（ＬＰＣＶＤ）技術によって堆積される。この薄膜は、８０ナノメートルの厚さを有する（図６Ａ）。このパターン３４は、反応性イオンエッチング（ＲＩＥ）タイプの方法を用いてこの窒化物及びシリコンにエッチングされ、このシリコン内に５０ナノメートルの深さを有する（図６Ｃ）。
この熱酸化物３６は、これらのパターン内に蒸気雰囲気下で９００℃の熱処理によって得られる。その厚さは、１００ナノメートルである。このエッチングされたパターン内に形成された酸化物の表面３７は、この窒化物−シリコンの界面３５のレベルにある。
それによって構造化されたウエハは、１４０℃のオルトリン酸による化学エッチングにさらされる。窒化物で覆われたこの領域は露出される。構造化されたウエハは、平坦であり、滑らかであり、後続の分子結合に適合している。
次いで、このウエハは、起こり得る炭化水素を抑制し、この粒子を除去し、表面親水性を生じさせるために洗浄される。
次いで、この第１の構造化されたウエハは、酸化シリコンの第２ウエハ６０に結合され、この酸化物膜の厚さは２０ナノメートルであり（図６Ｈ）、この第２ウエハは、同一の方法によって洗浄される。この積層された構造物は、１１００℃のアルゴン雰囲気下で２時間熱処理にさらされる。次いで、例えばシリコン６４を２５マイクロメートルだけ残すために、この積層された構造物の第２シリコンウエハは、例えば粉砕技術によって薄膜化される。ＭＳＯＩタイプの積層された構造物は、この方法で得られる。
この実験例の代替案は、このシリコンウエハに厚い絶縁体の領域を得るために行われることができる。この窒化物膜は、例えばＬＰＣＶＤによって堆積される。窒化物膜の厚さは、後続の熱処理中に経験する厚さの減少に従って適合される（図１２Ａに関連して上述されたように）。例えば、それは、１８０ｎｍの初期厚さを有するだろう。この代替案において、エッチングされたこのパターンは、１．５μｍのシリコンエッチング深さを有する（図１５Ａ、１５Ｂ）。
熱酸化は、１１００℃で行われ、例えば、蒸気雰囲気で約３μｍの酸化物を形成する（マイクロエレクトロニクスにおける標準的な蒸気タイプの方法）。この場合、この窒化物膜の厚さは、約１１０ｎｍまで酸化によって減少される。形成した酸化物を除去する段階の後に、この酸化中に、ほんの約７０ｎｍの窒化物がその窒化物膜の表面から除去される。
このような場合、このパターンの端部で酸化物の重畳（オーバーラッピング）領域７００が現れ、このマスク３１（例えば窒化物マスク）の上部レベル７０１に対して相対的に局所的な酸化物の過厚さを構成する（図１５Ｃ）。これらの重畳領域は、構造化された面の非常に低い表面密度を表す。他の場所で周知の技術による平坦化方法を用いることによって（例えば、「マイクロエレクトロニクス材料の化学機械的平坦化」（Ｊ．Ｓｔｅｉｇｅｒｗａｌｄら、Ｊｏｈｎ Ｗｉｌｅｙ＆Ｓｏｎｓ、Ｎｅｗ Ｙｏｒｋ）の酸化物の平坦化の章を参照）、これらの重畳領域は除去されることができる（図１５Ｄ）。
この絶縁体の高さ（ここでは、ＳｉＯ２）、すなわち、その窒化物の下部のレベルまでそれを戻すためのこの酸化物のパターンの上部レベルは、この同じレベルに対して相対的にこの窒化物マスク３１の除去中に除去されるだろう酸化物の若干の過厚さを残して（図１５Ｅ）、化学エッチングによって低くされることができる（図１５Ｆ）。次いで、この酸化物３６の上部表面は、後者の除去中又は除去後に、このマスク３１の下部表面のレベルまで達する。
以下の段階は、この窒化物マスクの除去から開始する前述の例の段階と同じである。
さらなる代替案（図１６Ａ）によれば、微細な酸化物層７０２は、マスクとして使用される窒化物膜３１の下に導入される。この酸化物膜は、このシリコンウエハ３０の初期の熱酸化によって形成されることができ、例えば、２０ｎｍの厚さを有することができる。続いてこのシリコン３０のパターンが例えば１．５μｍの深さを有してエッチングされるように、この酸化物膜は、例えばこの窒化物膜３１のエッチングの直ぐ後にエッチングされる。このような代替案の方法によれば、図１５Ｂから１５Ｅに関連して上述された段階と同じ段階の後に、交互の微細な酸化物膜７０２（この代替案では２０ｎｍ以下）で覆われた領域と厚い酸化物（この例では３μｍ以下）で覆われた領域３６とを有する構造化されたウエハ（図１６Ｂ）を最終的に得ることができる。繰り返しになるが、次いで、この後者の除去中または除去後にこの酸化物３６の上部表面は、このマスク３１の下部表面のレベルまで達する。
（第２実験例）
この第２実験例は、第１実験例の代替案である。
この構造化されたウエハは、酸化されていない第２のシリコンウエハ５０に結合される（図６Ｆ）。この洗浄処理のために、自然酸化物膜が、この構造化されたウエハの露出されたシリコン領域４０、４８と第２のシリコンウエハ上に存在する。
例えば１１００℃より高温で２時間の熱処理によれば、この酸化物は局所的に消失されることができる。この方法で、ＰＳＯＩタイプの積層構造物が得られる。起こり得る界面酸化物の消失を容易にすることを視野に入れて、結合された両方のシリコンウエハ間の結晶的な不整合を最小化することをできるだけ行おうとする。
（第３実験例）
この第３実験例において、第１シリコンウエハ３０は、２０ｎｍの厚さを有する酸化物膜３３を形成するために、乾燥した酸素雰囲気下で９００℃で熱酸化される（図８Ａ）。窒化物膜３２は、８０ｎｍの厚さを有してＰＥＣＶＤによって後者の上に堆積される。このパターン３４は、ＲＩＥ（反応性イオンエッチング）タイプの方法を用いてシリコン内にエッチングされ、シリコン内に５０ｎｍの深さを有する（図８Ｃ）。
この熱酸化物３６は、蒸気雰囲気下で９００℃の熱処理によってこれらのパターンに形成される。その厚さは、１４０ｎｍである。このエッチングされたパターン内に形成された酸化物３６の表面３７は、窒化物が初期堆積されたシリコン酸化物界面４１のレベルにある（図８Ｄ）。
それによって構造化されたウエハは、１４０℃のオルトリン酸による化学エッチングにさらされる。窒化物で覆われたこの領域はエッチングされる。
この構造化されたウエハの表面は、熱酸化物からなる（図８Ｃ）。それは、平坦で、滑らかで、後続の分子結合に適合している。次いで、このウエハは、生じうる炭化水素を抑制し、この粒子を除去し、表面親水性を得るために洗浄される。
次いで、この第１の構造化されたウエハ５０は、同じ手段によって洗浄された酸化されていない第２のシリコンウエハに結合される（図８Ｆ）。この積層された構造物は、例えば１１００℃のアルゴン雰囲気中で２時間熱処理にさらされる。次いで、この積層構造物の第２のシリコンウエハは、例えば、ほんの２０マイクロメートルのシリコン５２を残すように粉砕技術によって薄膜化される。この方法で、ＭＳＯＩタイプの積層構造物が得られる。
図１６Ａ及び１６Ｂに関連して上述された第１実験例の代替案は、この第３実験例の代替案でもある。
（第４実験例）
この第４実験例は、第３実験例の代替案である。
初期酸化物膜３３の厚さは、１０ナノメートルである（図８Ａ）。窒化物膜の厚さとこのシリコン内にエッチングされたパターンの深さは、前述の実験例と同じである。
このパターン３４内に形成された酸化物３６は、１２０ナノメートルの厚さを有する。構造化されたこの第１のウエハの用意の終了は、実験例３と同じである。次いで、この第１ウエハは、第２の酸化シリコンウエハに結合され、この第２ウエハの酸化物の厚さは１０ナノメートルであり、乾燥した酸素雰囲気下で９００℃で熱酸化によって得られ、この第２ウエハは、同じ手順に従って洗浄される。
この積層された構造物は、例えば１１００℃のアルゴン雰囲気下で２時間熱処理にさらされる。
次いで、この積層された構造物の第２シリコンウエハは、例えばほんの５マイクロメートルのシリコン５２を残して粉砕技術によって薄膜化されることができる。この方法で、ＭＳＯＩタイプの積層構造物が得られる（図８Ｆ）。
（第５実験例）
第４実験例の代替案である第５実験例において、この第２ウエハは、洗浄され、構造化された第１ウエハに結合される前に、例えば７０ｋｅＶのエネルギーで５×１０１６ａｔ／ｃｍ３の投与量で水素イオンが注入される。
この積層された構造物が５００℃の熱処理に３０分間さらされると、破砕がこの第２ウエハにもたらされる。
０．５マイクロメーターに近い厚さを有するシリコン膜５２が得られ、構造化された第１のウエハに分子結合によって一体にされる。
次いで、この積層された構造物は、分子結合を強固にするために、例えば１０００℃より高い温度で熱処理にさらされる。このようにして、表面の微細なシリコン膜を有するＭＳＯＩタイプの積層構造物が得られる。
（第６実験例）
この第６実験例は、第３、第４または第５実験例の代替案である。２０ナノメートルの酸化物膜３３が第１ウエハ上に初期的に形成される（図８Ａ）。８０ナノメートルの厚さの窒化物膜３２がこの酸化物上にＰＥＣＶＤで形成される。
パターン３４は、このシリコン内に５０ナノメートルの深さを有してこの第１ウエハ上でエッチングされる。
蒸気雰囲気での熱酸化処理によって、１６０ナノメートルの厚い酸化物３６がエッチングされたパターン内に形成されることができる。
このパターン内に形成された酸化物の表面３７は、初期の酸化物−窒化物の界面４１よりも高い（約２０ナノメートル高い）。
選択的なエッチングによれば、この窒化物の厚さを減少させることなく、このパターン内の酸化物厚さを減少させることができる。このエッチングは、１％に希釈された塩酸を用いたエッチングからなる。この酸化物のエッチング速度は、６ナノメートル／分のオーダーである。特に、この段階で、例えば偏光解析法のようなこの膜の厚さを測定する光学的測定技術によって、このパターン内に形成される酸化物３６の表面とこの窒化物／初期酸化物の界面４１は、正確に位置合わせされることができる。それで、平坦で滑らかな表面が得られ、後続の分子結合に適合する。
（第７実験例）
第１または第２実験例の代替案である第７実験例において、８０ナノメートルの厚さの窒化物膜が第１シリコンウエハ上にＰＥＣＶＤによって形成される（図６Ａ）。パターン３４は、シリコン内に５０ナノメートルの深さを有してこの第１ウエハにエッチングされる。蒸気雰囲気下の熱酸化処理によれば、このエッチングされたパターンに１２０ナノメートルの厚い酸化物３６を形成することができる（図６Ｄ）。
このパターンに形成された酸化物の表面３９は、このシリコン／窒化物の界面３５よりも高い（約２０ナノメートル高い）。選択的なエッチングによれば、この窒化物厚さを減少させることなく、パターンの酸化物厚さを減少させることができる。このエッチングは、１％に希釈された塩酸を用いたエッチングからなる。この酸化物エッチング速度は、６ナノメートル／分のオーダーである。特に、例えば偏光解析法のような膜の厚さを測定する光学的技術を使用して、この段階によれば、このパターン内に形成された酸化物の表面３７とこの窒化物／初期酸化物の界面３５を正確に位置合わせすることが可能になる。それで、平坦で滑らかな表面が得られ、後続の分子結合に適合する。
（第８実験例）
５０ナノメートルの厚さの窒化物膜３１が堆積されるシリコンウエハ３０から開始する（図１７Ａ）。
例えばポジティブ膜である樹脂薄膜がその上に設けられ、次いで第１マスクを介して分離され、現像が行われ、それによってマスクは非分離樹脂で形成される。
エッチング（例えば、ＲＩＥ）によれば、この樹脂マスクは、この窒化物膜に転写される。この残余の樹脂は除去される。
この窒化物マスク３１を用いて、このシリコン３０は、パターン３４を形成するためにドライエッチング（例えばＲＩＥ）またはウェットエッチング（例えばＴＭＡＨ）によって、例えば１．５μｍの深さまでエッチングされる。
次いで、例えばシリカである分離膜７０３（図１７Ｂ）は、例えばＰＥＣＶＤ堆積技術またはＬＰＣＶＤ堆積技術によって１．６μｍの厚さに堆積される。
次に、他の場所で知られた技術（上述の書籍の“シャロートレンチ分離”（２７４頁）を参照）によってカウンタマスク原理に基づくリソグラフィ技術を用いてこの窒化物領域３１のベースにあるこのシリカ膜を除去する。従来、酸化物堆積の後、樹脂、例えばポジティブ樹脂は、この酸化物の上に設けられ、マスクを通して分離が形成される。このマスクは最初に使用された第１マスクに相補的であるので、このマスクはカウンタマスクと言われ、それにより、非分離重畳領域７００が初期に形成されたパターン３４の付近を画定することが可能になる。
この樹脂の現像の後、このパターンのベースに樹脂マスクが残っている。例えばドライエッチング（ＲＩＥ）によれば、この樹脂マスクを用いて、重畳領域７００を除いて窒化物で覆われた領域のベースの酸化物を抑制することができる（図１７Ｃ）。
この酸化物重畳領域は、このマスク３１（この実験例では窒化物マスク）の上部レベルまで相対的に堆積された局所的な過厚さの酸化物内にある。
この重畳領域は、構造化された表面の非常に低い表面密度を表す。これらの重畳領域は、他の場所で知られた技術による平坦化方法を用いて除去されることができる（例えば、上記の書籍の“酸化物平坦化”の章を参照）。次いで、これらのパターンのシリカ膜３６の上部レベルは、この窒化物膜３１の上部レベルの付近にある（図１７Ｄ）。
化学エッチングによって、これらのパターンの酸化物の上部レベルは、この窒化物の除去中に除去されるだろう若干の酸化物の過厚さを残しながら、この窒化物３１の下部レベルまで移動するために低減される（図１７Ｅ）。例えば、この窒化物膜が５０ｎｍの厚さを有する場合、これは５ｎｍの酸化物過厚さを残すだろう。例えば、窒化物３１は、１６０℃のＨ３ＰＯ４で化学エッチングによって除去される。
この窒化物の除去後に、これらのパターン３４の酸化物３６の上部レベルは、この窒化物マスクの下にあるこのシリコン領域の上部レベルにある（図１７Ｆ）。次いで、後者の除去中または除去後に、この酸化物３６の上部表面は、このマスク３１の下部表面のレベルに達する。
表面処理（ＣＭＰやプラズマなどによる化学エッチング及び表面活性化）は、後続の結合に適した表面を形成するために使用されることができる。次いで、このような構造化されたウエハは、例えばシリコンまたは酸化シリコンである、もう１つの基板に結合されることができる。
この例示の実施形態の代替案によれば、微細な酸化物層７０２（図１７Ａ）は、マスクとして使用されるこの窒化物膜３１の下に導入される。
この酸化物膜は、このシリコンウエハの初期の熱酸化によって形成されることができ、例えば２０ｎｍの厚さを有してもよい。
これらのパターンがこのシリコン内で続いてエッチングされることができるように、例えば、酸化物膜はこの窒化物膜のエッチングの直後にエッチングされる。
このような代替案の方法によれば、図１７Ｂから１７Ｅに関連して上述された段階と同様の段階の後に、交互の微細な酸化物膜７０２（この実験例では２０ｎｍ以下）で覆われた領域と厚い酸化物３６（この実験例では１．５μｍ以下）で覆われた領域とを有する構造化されたウエハ（図１７Ｇ）を最後に得ることができる。
（第９実験例）
約１２０ｎｍの厚さを有する窒化物膜は、例えばＬＰＣＶＤによってシリコンウエハの上に堆積される。
例えばポジティブ樹脂である樹脂の膜は、その上に設けられ、次いでマスクを介して絶縁され、現像が行われ、それによって非絶縁樹脂（図１８Ａ）を有するマスク３１はシリコン基板３０上に形成される。
この樹脂マスクは、ドライエッチング（例えば、ＲＩＥ）によって窒化物膜に転写される。残っている樹脂が除去される。
この窒化物マスクを用いて、このシリコンは、例えばパターン３４（図１８Ａ）を形成するためにドライエッチング（例えば、ＲＩＥ）またはウェットエッチング（例えば、ＴＭＡＨ）の何れかによって、例えば１．５μｍの深さまでエッチングされる。
次いで、２．５μｍの厚さの第１のシリカ膜７０４は、ＰＥＣＶＤまたはＬＰＣＶＤによって堆積される（図１８Ｂ）。
このシリカ膜は、平坦化を停止するパッドとしてこれらの窒化物領域を用いてこの窒化物領域３１のベースで除去され、他の場所で知られた技術（既に上述された書籍の“酸化物平坦化”の章を参照）による平坦化方法によって良好な除去均一性を保持することが可能である。
次いで、この第１の平坦化段階の後、これらのパターン３４の酸化物の上部レベル３６０が、８０ｎｍのオーダーの高さｈのこの窒化物マスク３１の上部レベルまで相対的に低下させられることが見られる（図１８Ｃ）。
次いで、約０．２５μｍの厚さを有する第２シリカ膜７０５（図１８Ｄ）は、例えばＰＥＣＶＤまたはＬＰＣＶＤによって堆積される。
必要であれば、平坦化を停止するためのパッドとしてのこれらの窒化物領域を用いることによって各々の堆積／平坦化サイクルにおいて、厚い酸化物膜より厚い堆積量または薄い堆積量でこのような段階は１回または数回実行されることができる。
このシリカ膜は、平坦化を停止するパッドとしてのこれらの窒化物領域を用いることによってこの窒化物領域３１のベースで除去される。例えば、前述と同じタイプの平坦化方法が使用される。
次いで、これらのパターンのこのシリカ膜の上部レベルは、この窒化物膜の上部レベルの付近にある（図１８Ｅ）。
化学エッチングによれば、これらのパターンの酸化物の上部レベルは、この窒化物マスクの除去中に除去されるだろう若干の酸化物の過厚さを残すことによって（図１８Ｆ）、この窒化物の下部レベルまでそれを移動するために低減される。例えば、窒化物膜が５０ｎｍの厚さを有する場合、これは、８ｎｍの酸化物過厚さｅを残すだろう。また例えば、この窒化物は、Ｈ３ＰＯ４の化学エッチングによって除去されることができる。
この窒化物の除去の後、これらのパターン３４の酸化物３６の上部レベルは、このシリコン領域の上部レベルにあり、それはこの窒化物膜３１を明確に示す（図１８Ｇ）。したがって、この酸化物３６の上部表面は、この後者の除去中または除去後にこのマスク３１の下部表面のレベルに達する。
表面処理（化学洗浄、ＣＭＰやプラズマなどによる表面活性化）は、後続の結合に適した表面を形成するために使用されることができる。次いで、このような構造化されたウエハは、例えばシリコンウエハである、表面が酸化された又は酸化されていない他のウエハに結合されることができ、それは、用途がＰＳＯＩまたはＭＳＯＩ構造物のどちらに関連するかに依存する。
この例示の実施形態の代替案によれば、微細な酸化物膜７０２は、マスクとして使用されるこの窒化物膜３１の下に導入される（図１８Ａ）。
この酸化物膜７０２は、このシリコンウエハの初期の熱酸化によって形成されることができ、例えば２０ｎｍの厚さを有してもよい。
この酸化物は、これらのパターンがこのシリコン内で続いてエッチングされることができるように、例えばこの窒化物膜をエッチングした直後にエッチングされる。
このような代替の方法によれば、図１８Ａから１８Ｆに関連して上述された段階と同様の段階の後に、交互の微細な酸化物膜７０２（この実験例では２０ｎｍ以下）で覆われた領域と厚い酸化物（この実験例では１．５μｍ以下）で覆われた領域とを有する構造化されたウエハ（図１８Ｈ）を最後に得ることができる。
周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 本発明による方法の段階を示す図である。 本発明による方法の段階を示す図である。 本発明による方法の段階を示す図である。 本発明による方法の段階を示す図である。 本発明による方法の段階を示す図である。 本発明による方法の段階を示す図である。 本発明による方法の段階を示す図である。 本発明による方法の段階を示す図である。 本発明による方法の段階を示す図である。 本発明による方法の段階を示す図である。 本発明による方法の他の段階を示す図である。 本発明による方法の他の段階を示す図である。 本発明による方法の他の段階を示す図である。 本発明による方法の他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明の範囲内で使用できる、導電層を有する他のタイプの基板を示す図である。 本発明の範囲内で使用できる、導電層を有する他のタイプの基板を示す図である。 本発明の範囲内で使用できる、導電層と保護層を有する他のタイプの基板を示す図である。 本発明の範囲内で使用できる、導電層と保護層を有する他のタイプの基板を示す図である。 本発明の範囲内で使用できる、導電層と保護層を有する他のタイプの基板を示す図である。 本発明の範囲内で使用できる、導電層と保護層を有する他のタイプの基板を示す図である。 本発明の範囲内で使用できる、導電層と保護層を有する他のタイプの基板を示す図である。 本発明による方法の別の段階を示す図である。 本発明による方法の別の段階を示す図である。 本発明による方法の別の段階を示す図である。 本発明による、表面に絶縁層を有する部品を示す図である。 本発明による、表面に絶縁層を有する部品を示す図である。 本発明による、２つの異なる絶縁領域を有する部品を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。 本発明による例示の方法とこれらの例の代替案を示す図である。
符号の説明
３０ 基板
３１ マスク
３２ 窒化膜
３４ トレンチ
３５ 下部表面
３６ 絶縁材料
５０ 基板
６０ 基板
６２ 酸化膜

Claims (57)

  1. マスクの除去前または除去中に、前記マスク（３１）を介して前記マスクの下部表面（３５、４１）のレベルまで半導体材料からなる第１基板（３０）内に絶縁材料（３６）からなる少なくとも１つの第１領域を制御して形成することを含む、半導体構造物の製造方法。
  2. 前記絶縁材料の形成は、前記マスクの下部表面のレベル（３５）まで前記絶縁材料を制御して成長し、それに続いて前記マスクを除去する段階を含む、請求項１に記載の方法。
  3. 前記絶縁体の形成は、
    （ａ１）前記マスクの下部表面（３５）のレベルの上まで絶縁材料を制御して成長する副段階と、
    （ａ２）前記マスクの下部表面のレベル（３５）まで前記絶縁材料を戻すために前記絶縁材料を選択的に薄膜化する副段階と、
    を含む、請求項１に記載の方法。
  4. 前記絶縁体の形成は、
    （ａ１）前記マスクの下部表面（３５）のレベルの上まで絶縁材料を制御して成長する副段階と、
    （ａ２）前記マスクの下部表面（３５）よりも高いレベル（３９１、３９４、３９４）まで前記絶縁材料を戻すために前記絶縁材料を選択的に薄膜化する副段階であって、それによってこの表面上に残余の絶縁体層を保持する副段階と、
    を含む、請求項１に記載の方法。
  5. 前記残余の層は、前記マスクの除去中に少なくとも部分的に除去される、請求項４に記載の方法。
  6. 前記残余の層は、前記副段階（ａ１）において、前記マスク（３１）上に形成される表面層（３１１）の除去中に少なくとも部分的に除去される、請求項４または５に記載の方法。
  7. 前記段階（ａ２）は、化学エッチングによって実行される、請求項３から６の何れか一項に記載の方法。
  8. 前記副段階（ａ１）は、前記マスク（３１）の上部表面（７０１）上に絶縁材料（７００、７０３、７０４、７０５）を制御して成長する段階である、請求項３から７の何れか一項に記載の方法。
  9. 前記マスク（３１）のベースにある前記絶縁材料の少なくとも一部の除去は、少なくとも１つの重畳領域（７００）を残す、請求項８に記載の方法。
  10. 前記マスク（３１）のベースにある前記絶縁材料の少なくとも一部の除去は、均一であり、前記マスクの少なくとも一部は、この除去中（図１８Ｅ）に停止領域として使用される、請求項８に記載の方法。
  11. 前記副段階（ａ１）は、前記マスク（３１）の上部表面（７０１）上に重畳領域（７００）を成長するための副段階を含む、請求項８に記載の方法。
  12. 前記重畳領域（７００）の除去をさらに含む、請求項９または１１に記載の方法。
  13. 前記基板は、前記表面に絶縁層（３３、７０２）をさらに含む、請求項１から１２の何れか一項に記載の方法。
  14. 半導体領域と絶縁領域との交互の領域を形成するために前記絶縁体層を抑制する段階をさらに含む、請求項１３に記載の方法。
  15. 前記絶縁体層（３３）は、１ｎｍから０．５μｍの厚さを有する、請求項１３または１４に記載の方法。
  16. 前記基板は、前記表面に導電層（３１０）をさらに含む、請求項１から１５の何れか一項に記載の方法。
  17. 前記導電層は、シリサイド、金属またはドーピングされたシリコンである、請求項１６に記載の方法。
  18. 前記導電層は、保護層（４１０）で覆われる、請求項１６または１７に記載の方法。
  19. 前記保護層（４１０）は、前記マスク（３１）の除去後に除去されない、請求項１９に記載の方法。
  20. 前記マスク（３１）を介して半導体材料からなる前記第１基板（３０）をエッチングし、前記半導体材料、及び、場合によっては前記絶縁体表面層（３３）、または、場合によっては前記導電層（３１０）及びその保護層（４１０）に、少なくとも１つのエッチングされた領域（３４）を形成することを含み、
    前記絶縁材料は、少なくとも前記エッチングされた領域に形成される、請求項１から１９の何れか一項に記載の方法。
  21. 前記エッチングされた領域（３４）は、前記第１半導体材料に１ｎｍから１０μｍの深さを有する、請求項２０に記載の方法。
  22. 前記マスクの除去は、前記絶縁材料に対して相対的で選択的に実行される、請求項１から２１に記載の方法。
  23. 前記基板（３０）の少なくとも１つの第２領域、または、絶縁層（３３）、導電層（３１０）または前記基板の少なくとも１つの第２領域を覆う導電層（３１０）の保護層（４１０）を覆うマスク（３１）の下部表面のレベル（３５）より上まで、半導体基板（３０）の第１領域に前記マスクを介して絶縁体（３６）を形成し又は制御して成長し、
    前記マスクの下部表面によって画定される前記レベル（３５）まで前記絶縁体の他の表面（３９）を戻すために、前記マスクに対して相対的で選択的に前記絶縁体をエッチングし、及び、前記絶縁体に対して相対的で選択的に前記マスクをエッチングする、半導体部品の製造方法。
  24. 前記絶縁体をエッチングする段階は、前記マスク（３１）の下部表面によって画定された前記レベル（３５）の上に残余の絶縁体を残す、請求項２３に記載の方法。
  25. 前記残余の層は、前記マスクを覆う表面層（３１１）のエッチング中に少なくとも部分的に除去され、及び／又は、前記マスクのエッチング中に少なくとも部分的に除去される、請求項２４に記載の方法。
  26. 前記基板の第１領域のエッチング（３４）を含む、請求項２３から２５の何れか一項に記載の方法。
  27. 前記エッチングされた領域（３４）は、前記基板に１ｎｍから１０μｍの深さを有する、請求項２６に記載の方法。
  28. 前記半導体材料は、シリコンまたはＳｉ１−ｘＧｅｘ（０≦ｘ≦１）である、請求項１から２７の何れか一項に記載の方法。
  29. 前記絶縁材料は、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＯＮ、Ｓｉ３Ｎ４、ダイヤモンド、ＨｆＯ２、または、高誘電率を有する誘電材料である、請求項１から２８の何れか一項に記載の方法。
  30. 前記マスクは、Ｓｉ３Ｎ４、Ａｌ２Ｏ３またはＡｌＮである、請求項１から２９の何れか一項に記載の方法。
  31. 第２基板（５０、６０）を用いた組立段階をさらに含む、請求項１から３０の何れか一項に記載の方法。
  32. 前記組立は、分子付着によって行われる、請求項３１に記載の方法。
  33. 前記第２基板は、第２半導体材料である、請求項３１または３２に記載の方法。
  34. 前記第２基板は、前記第２半導体材料上に絶縁体層（６２）をさらに含む、請求項３３に記載の方法。
  35. 前記第１基板は、第１導電型の少なくとも１つの領域を有し、前記第２基板は、それと反対の導電型の少なくとも１つの領域を有する、請求項３３または３４に記載の方法。
  36. 前記第１基板及び／又は第２基板を薄膜化する段階をさらに含む、請求項３１から３５の何れか一項に記載の方法。
  37. 前記基板の一方または両方を薄膜化する段階は、脆化層または脆化領域を形成することによって実行される、請求項３６に記載の方法。
  38. 前記脆化層または前記脆化領域は、多孔質のシリコン層によって形成される、請求項３７に記載の方法。
  39. 前記脆化層または前記脆化領域の形成は、前記第１基板または前記第２基板にイオンを注入することによって行われる、請求項３８に記載の方法。
  40. 前記注入されるイオンは、水素イオン、または、水素イオンとヘリウムイオンの混合物である、請求項３９に記載の方法。
  41. 前記薄膜化段階は、研磨またはエッチングによって行われる、請求項４０に記載の方法。
  42. 前記第１基板及び／又は第２基板は、前記表面に少なくとも１つの第１導電領域と第２導電領域を含む、請求項３１から４１の何れか一項に記載の方法。
  43. 前記第２基板は、少なくとも１つの表面回路または部品部分を含む、請求項３３から４２の何れか一項に記載の方法。
  44. 前記第１基板の材料は、異なるドーピングを有する領域を含む、請求項１から４３の何れか一項に記載の方法。
  45. 前記マスクを介した前記絶縁体の形成は、少なくとも部分的に前記半導体基板の熱酸化を含む、請求項１から４４の何れか一項に記載の方法。
  46. 絶縁体または酸化物の堆積をさらに含む、請求項４５に記載の方法。
  47. （ａ）半導体基板に第１絶縁領域を形成し、
    （ｂ）次いで、前記同一基板に少なくとも１つの第２絶縁領域を形成することを含み、
    前記段階（ａ）及び（ｂ）は、請求項１から４５の何れか一項に記載の方法によって行われる、半導体構造物の製造方法。
  48. 前記段階（ａ）及び（ｂ）は、異なるマスクを用いて行われる、請求項４７に記載の方法。
  49. 少なくとも２つの前記形成された絶縁領域は、前記基板内に異なる深さ及び／又は幅を有し、及び／又は、異なる絶縁材料を有して形成される、請求項４７または４８に記載の方法。
  50. 絶縁膜（１００）は、前記２つの基板の少なくとも一方に形成される、請求項１から４９の何れか一項に記載の方法。
  51. 半導体基板（３０）を含む半導体装置であって、前記基板に少なくとも１つの絶縁領域（３６）を有し、前記絶縁領域の表面は、±５ｎｍ未満の精度で前記半導体材料の表面と同一平面である半導体装置。
  52. 半導体基板（３０）を含む半導体装置であって、前記基板に少なくとも１つの絶縁領域（３６）を有し、前記絶縁領域の外側で前記基板上に導電層（３１０−１、３１０−２）を有し、前記導電層は、場合によっては保護層（４１０）で覆われ、前記絶縁領域の表面は、前記導電層（３１０）の表面と同一平面であり、場合によっては前記保護層（４１０）の表面と同一平面である半導体装置。
  53. 前記導電層は、シリサイド、金属またはドーピングされたシリコンである、請求項５２に記載の半導体装置。
  54. 前記絶縁領域の表面は、±５ｎｍ未満の精度で、前記導電層（３１０）の表面と同一平面であり、または、場合によって前記保護層（４１０）の表面と同一平面である、請求項５２または５３に記載の半導体装置。
  55. 前記絶縁領域、及び、前記基板、前記導電層（３１０−１、３１０−２）または前記導電層を覆う保護層（４１０）を覆う絶縁材料の層をさらに含む、請求項５２から５４の何れか一項に記載の半導体装置。
  56. 前記半導体材料は、シリコンまたはＳｉ１−ｘＧｅｘ（０≦ｘ≦１）である、請求項５１から５５の何れか一項に記載の半導体装置。
  57. 前記絶縁領域の絶縁材料は、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＯＮ、Ｓｉ３Ｎ４、ダイヤモンド、ＨｆＯ２、または、高誘電率を有する誘電材料である、請求項５１から５６の何れか一項に記載の半導体装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049113A (ja) * 2007-08-17 2009-03-05 Oki Electric Ind Co Ltd Ｓｏｉ基板、ｓｏｉ基板の製造方法及び、半導体加速度センサ
JP2010062563A (ja) * 2008-09-03 2010-03-18 Soi Tec Silicon On Insulator Technologies 局所的に不動態化されたゲルマニウムオンインシュレータ基板の製造方法
JP2010511300A (ja) * 2006-11-29 2010-04-08 コミツサリア タ レネルジー アトミーク ハイブリッド基板の製造方法
JP2010515248A (ja) * 2006-12-26 2010-05-06 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 混合基材の製造方法
JP2011515825A (ja) * 2007-03-28 2011-05-19 エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ 複合基板を製造するための工程
WO2012108121A1 (ja) * 2011-02-09 2012-08-16 信越半導体株式会社 貼り合わせ基板及びその製造方法
WO2012153461A1 (ja) * 2011-05-11 2012-11-15 信越半導体株式会社 基板の一部に絶縁層を有する貼り合わせ基板の製造方法
KR20140065285A (ko) * 2012-11-21 2014-05-29 삼성전자주식회사 광전 집적회로 기판의 제조방법
JP2015005772A (ja) * 2006-09-19 2015-01-08 コミサリヤ・ア・レネルジ・アトミク・エ・オ・エネルジ・アルテルナテイブ 混合マイクロテクノロジー構造を製造する方法、およびそれによって得られる構造

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2823596B1 (fr) * 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
FR2850487B1 (fr) * 2002-12-24 2005-12-09 Commissariat Energie Atomique Procede de realisation de substrats mixtes et structure ainsi obtenue
FR2856844B1 (fr) 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
FR2875947B1 (fr) * 2004-09-30 2007-09-07 Tracit Technologies Nouvelle structure pour microelectronique et microsysteme et procede de realisation
FR2876220B1 (fr) 2004-10-06 2007-09-28 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
FR2897982B1 (fr) 2006-02-27 2008-07-11 Tracit Technologies Sa Procede de fabrication des structures de type partiellement soi, comportant des zones reliant une couche superficielle et un substrat
US8264466B2 (en) * 2006-03-31 2012-09-11 3M Innovative Properties Company Touch screen having reduced visibility transparent conductor pattern
DE102006020823B4 (de) * 2006-05-04 2008-04-03 Siltronic Ag Verfahren zur Herstellung einer polierten Halbleiterscheibe
FR2910177B1 (fr) * 2006-12-18 2009-04-03 Soitec Silicon On Insulator Couche tres fine enterree
FR2925221B1 (fr) 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
FR2932788A1 (fr) 2008-06-23 2009-12-25 Commissariat Energie Atomique Procede de fabrication d'un composant electromecanique mems / nems.
FR2932923B1 (fr) 2008-06-23 2011-03-25 Commissariat Energie Atomique Substrat heterogene comportant une couche sacrificielle et son procede de realisation.
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
US8936996B2 (en) * 2010-12-02 2015-01-20 International Business Machines Corporation Structure and method for topography free SOI integration
US9329336B2 (en) 2012-07-06 2016-05-03 Micron Technology, Inc. Method of forming a hermetically sealed fiber to chip connection
FR3008190B1 (fr) 2013-07-08 2015-08-07 Commissariat Energie Atomique Procede et dispositif de mesure d'un champ magnetique au moyen d'excitations synchronisees
CN104752311B (zh) * 2013-12-27 2018-02-06 中芯国际集成电路制造(上海)有限公司 一种绝缘体上硅衬底及其制造方法
FR3039699B1 (fr) * 2015-07-31 2017-07-28 Commissariat Energie Atomique Procede de realisation d'un dispositif electronique
FR3040108B1 (fr) 2015-08-12 2017-08-11 Commissariat Energie Atomique Procede de fabrication d'une structure semi-conductrice avec collage direct temporaire exploitant une couche poreuse

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61188944A (ja) * 1985-02-18 1986-08-22 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPS62120051A (ja) * 1985-11-20 1987-06-01 Fuji Electric Co Ltd 半導体装置の製造方法
JPH06275710A (ja) * 1993-03-23 1994-09-30 Kawasaki Steel Corp 半導体装置の製造方法
JPH11233609A (ja) * 1998-02-13 1999-08-27 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003140319A (ja) * 2001-08-21 2003-05-14 Oki Electric Ind Co Ltd 半導体素子製造用マスク基板，及び，半導体素子の製造方法
JP2003224098A (ja) * 2002-01-30 2003-08-08 Semiconductor Leading Edge Technologies Inc 配線の設計方法、プログラムおよびそのプログラムを記録した記録媒体
WO2004044975A1 (en) * 2002-11-12 2004-05-27 S.O.I. Tec Silicon On Insulator Technologies Semiconductor structure, and methods for fabricating same
JP2004535664A (ja) * 2001-04-13 2004-11-25 コミサリヤ・ア・レネルジ・アトミク 剥離可能な基板または剥離可能な構造、およびそれらの製造方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61184843A (ja) * 1985-02-13 1986-08-18 Toshiba Corp 複合半導体装置とその製造方法
FR2579809B1 (fr) * 1985-04-02 1987-05-15 Thomson Csf Procede de realisation de matrices decommande a diodes pour ecran plat de visualisation electro-optique et ecran plat realise par ce procede
US4956314A (en) * 1989-05-30 1990-09-11 Motorola, Inc. Differential etching of silicon nitride
US5238865A (en) * 1990-09-21 1993-08-24 Nippon Steel Corporation Process for producing laminated semiconductor substrate
US5466630A (en) * 1994-03-21 1995-11-14 United Microelectronics Corp. Silicon-on-insulator technique with buried gap
US5786263A (en) * 1995-04-04 1998-07-28 Motorola, Inc. Method for forming a trench isolation structure in an integrated circuit
US5733813A (en) * 1996-05-09 1998-03-31 National Semiconductor Corporation Method for forming planarized field isolation regions
US6191007B1 (en) * 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
JP4144047B2 (ja) * 1997-08-20 2008-09-03 株式会社デンソー 半導体基板の製造方法
US5976945A (en) * 1997-11-20 1999-11-02 Vanguard International Semiconductor Corporation Method for fabricating a DRAM cell structure on an SOI wafer incorporating a two dimensional trench capacitor
US5972758A (en) * 1997-12-04 1999-10-26 Intel Corporation Pedestal isolated junction structure and method of manufacture
US6004863A (en) * 1998-05-06 1999-12-21 Taiwan Semiconductor Manufacturing Company Non-polishing sacrificial layer etchback planarizing method for forming a planarized aperture fill layer
US6335292B1 (en) * 1999-04-15 2002-01-01 Micron Technology, Inc. Method of controlling striations and CD loss in contact oxide etch
FR2795554B1 (fr) * 1999-06-28 2003-08-22 France Telecom Procede de gravure laterale par trous pour fabriquer des dis positifs semi-conducteurs
WO2001006564A1 (en) * 1999-07-15 2001-01-25 Shin-Etsu Handotai Co., Ltd. Method for producing bonded wafer and bonded wafer
US6245636B1 (en) * 1999-10-20 2001-06-12 Advanced Micro Devices, Inc. Method of formation of pseudo-SOI structures with direct contact of transistor body to the substrate
US6235607B1 (en) * 1999-12-07 2001-05-22 Advanced Micro Devices, Inc. Method for establishing component isolation regions in SOI semiconductor device
US6417078B1 (en) * 2000-05-03 2002-07-09 Ibis Technology Corporation Implantation process using sub-stoichiometric, oxygen doses at different energies
FR2809867B1 (fr) 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
US6372657B1 (en) * 2000-08-31 2002-04-16 Micron Technology, Inc. Method for selective etching of oxides
DE10064494A1 (de) * 2000-12-22 2002-07-04 Bosch Gmbh Robert Verfahren zur Herstellung eines Halbleiterbauelements sowie ein nach dem Verfahren hergestelltes Halbleiterbauelement, wobei das Halbleiterbauelement insbesondere eine bewegliche Masse aufweist
JP2002198525A (ja) * 2000-12-27 2002-07-12 Toshiba Corp 半導体装置及びその製造方法
US6531375B1 (en) * 2001-09-18 2003-03-11 International Business Machines Corporation Method of forming a body contact using BOX modification
JP4045274B2 (ja) 2002-08-26 2008-02-13 インターナショナル・ビジネス・マシーンズ・コーポレーション ダイアフラム作動微小電気機械スイッチ
JP2004103855A (ja) 2002-09-10 2004-04-02 Canon Inc 基板及びその製造方法
DE60324960D1 (de) 2002-12-20 2009-01-08 Soitec Silicon On Insulator Herstellung von hohlräumen in einer siliziumscheibe
FR2849269B1 (fr) * 2002-12-20 2005-07-29 Soitec Silicon On Insulator Procede de realisation de cavites dans une plaque de silicium
FR2850487B1 (fr) 2002-12-24 2005-12-09 Commissariat Energie Atomique Procede de realisation de substrats mixtes et structure ainsi obtenue
KR100546855B1 (ko) * 2002-12-28 2006-01-25 동부아남반도체 주식회사 반도체 소자의 제조 방법
JP2004319538A (ja) * 2003-04-10 2004-11-11 Seiko Epson Corp 半導体装置の製造方法、集積回路、電子光学装置及び電子機器
US7049660B2 (en) * 2003-05-30 2006-05-23 International Business Machines Corporation High-quality SGOI by oxidation near the alloy melting temperature
FR2875947B1 (fr) * 2004-09-30 2007-09-07 Tracit Technologies Nouvelle structure pour microelectronique et microsysteme et procede de realisation
FR2876220B1 (fr) 2004-10-06 2007-09-28 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.
FR2897982B1 (fr) * 2006-02-27 2008-07-11 Tracit Technologies Sa Procede de fabrication des structures de type partiellement soi, comportant des zones reliant une couche superficielle et un substrat

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61188944A (ja) * 1985-02-18 1986-08-22 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPS62120051A (ja) * 1985-11-20 1987-06-01 Fuji Electric Co Ltd 半導体装置の製造方法
JPH06275710A (ja) * 1993-03-23 1994-09-30 Kawasaki Steel Corp 半導体装置の製造方法
JPH11233609A (ja) * 1998-02-13 1999-08-27 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2004535664A (ja) * 2001-04-13 2004-11-25 コミサリヤ・ア・レネルジ・アトミク 剥離可能な基板または剥離可能な構造、およびそれらの製造方法
JP2003140319A (ja) * 2001-08-21 2003-05-14 Oki Electric Ind Co Ltd 半導体素子製造用マスク基板，及び，半導体素子の製造方法
JP2003224098A (ja) * 2002-01-30 2003-08-08 Semiconductor Leading Edge Technologies Inc 配線の設計方法、プログラムおよびそのプログラムを記録した記録媒体
WO2004044975A1 (en) * 2002-11-12 2004-05-27 S.O.I. Tec Silicon On Insulator Technologies Semiconductor structure, and methods for fabricating same

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015005772A (ja) * 2006-09-19 2015-01-08 コミサリヤ・ア・レネルジ・アトミク・エ・オ・エネルジ・アルテルナテイブ 混合マイクロテクノロジー構造を製造する方法、およびそれによって得られる構造
JP2010511300A (ja) * 2006-11-29 2010-04-08 コミツサリア タ レネルジー アトミーク ハイブリッド基板の製造方法
JP2010515248A (ja) * 2006-12-26 2010-05-06 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 混合基材の製造方法
JP2011515825A (ja) * 2007-03-28 2011-05-19 エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ 複合基板を製造するための工程
JP2009049113A (ja) * 2007-08-17 2009-03-05 Oki Electric Ind Co Ltd Ｓｏｉ基板、ｓｏｉ基板の製造方法及び、半導体加速度センサ
US8372733B2 (en) 2008-09-03 2013-02-12 Soitec Method for fabricating a locally passivated germanium-on-insulator substrate
US9076713B2 (en) 2008-09-03 2015-07-07 Soitec Locally passivated germanium-on-insulator substrate
JP2010062563A (ja) * 2008-09-03 2010-03-18 Soi Tec Silicon On Insulator Technologies 局所的に不動態化されたゲルマニウムオンインシュレータ基板の製造方法
JP2012164904A (ja) * 2011-02-09 2012-08-30 Shin Etsu Handotai Co Ltd 貼り合わせ基板及びその製造方法
KR101699249B1 (ko) * 2011-02-09 2017-01-24 신에쯔 한도타이 가부시키가이샤 접합 기판 및 그 제조 방법
WO2012108121A1 (ja) * 2011-02-09 2012-08-16 信越半導体株式会社 貼り合わせ基板及びその製造方法
US8900971B2 (en) 2011-02-09 2014-12-02 Shin-Etsu Handotai Co., Ltd. Bonded substrate and manufacturing method thereof
KR20140014115A (ko) * 2011-02-09 2014-02-05 신에쯔 한도타이 가부시키가이샤 접합 기판 및 그 제조 방법
JP2012238712A (ja) * 2011-05-11 2012-12-06 Shin Etsu Handotai Co Ltd 基板の一部に絶縁層を有する貼り合わせ基板の製造方法
US8877609B2 (en) 2011-05-11 2014-11-04 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded substrate having an insulator layer in part of bonded substrate
WO2012153461A1 (ja) * 2011-05-11 2012-11-15 信越半導体株式会社 基板の一部に絶縁層を有する貼り合わせ基板の製造方法
KR20140065285A (ko) * 2012-11-21 2014-05-29 삼성전자주식회사 광전 집적회로 기판의 제조방법
KR102007258B1 (ko) * 2012-11-21 2019-08-05 삼성전자주식회사 광전 집적회로 기판의 제조방법

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