JP2011515825A - 複合基板を製造するための工程 - Google Patents

複合基板を製造するための工程 Download PDF

Info

Publication number
JP2011515825A
JP2011515825A JP2010500258A JP2010500258A JP2011515825A JP 2011515825 A JP2011515825 A JP 2011515825A JP 2010500258 A JP2010500258 A JP 2010500258A JP 2010500258 A JP2010500258 A JP 2010500258A JP 2011515825 A JP2011515825 A JP 2011515825A
Authority
JP
Japan
Prior art keywords
substrate
process according
bonding
island
islands
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010500258A
Other languages
English (en)
Other versions
JP5497626B2 (ja
Inventor
アリベルト フレデリック
ケルディレス セバスティアン
Original Assignee
エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ filed Critical エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ
Publication of JP2011515825A publication Critical patent/JP2011515825A/ja
Application granted granted Critical
Publication of JP5497626B2 publication Critical patent/JP5497626B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Micromachines (AREA)

Abstract

本発明は、第２の半導電性基板（３０）上に第１の基板（１０）を接着するステップを含み、接着の前に第１の基板と第２の基板との間に接着層（２０）を形成するステップを含み、該接着層（２０）は第１の基板（１０）の表面上を所定のパターンで分布し、相補的パターン内に分布した異なるタイプの領域（２２）により相互に分離した複数の島（２１）を含むことを特徴とし、該島（２１）は第１の基板（１０）の材料のプラズマ処理により形成されることを特徴とする複合基板を製造する工程に関する。

Description

本発明は、２つの基板の接着により複合基板を製造する工程に関し、接着の前に、構造が伸縮可能であり、該複合基板内で獲得される所望の接着エネルギーに基づく接着層が形成されることを特徴とする複合基板を製造する工程に関する。
多くの微小電子工学、光電子工学、および電子工学的応用分野では、２つの接着された基板からでき上がる複合基板内の接着エネルギーを制御することが有利である。
接着エネルギーの制御は、特に、複合基板を剥離しようとする時に起こる。複合基板の剥離とは、この本文内では、接着された基板を、損傷を与えることなく分離することであると理解されたい。
例えば、基板から半導電性層を剥離することができるということは、該層が電子部品のすべてまたは１部を含んでいるかいないかに拘わらず、究極的には該層を他の支持基板上へ移転する目的のために、興味がある技術である。
この目的のために、接着エネルギーは、基板の片方または両方を損傷することなく複合基板の剥離を可能とするためには十分に小さくなければならない。
他方で、剥離をしようとする瞬間の前に、接着された基板が分離してしまうのを避けるためには、接着エネルギーは十分に大きくなければならないことが多い。
１つの、特に有利な応用分野は、絶縁体から取り除くことができる、絶縁体上の半導体（ＳｅＯＩ）型の基板を使用することにある。このようなＳｅＯＩ基板は、いわゆる仲介基板、絶縁性層および半導電性層を続けて含む。絶縁体からの除去は、半導電性層が自由になり、また仲介基板が再利用可能になる。
半導電性層を究極の支持基板上へ移転させ、また、仲介基板を究極的に復元させるために色々な方法が開発されてきた。
特許文献１は、界面の機械的な強度の程度を制御するために２つの表面のうちの少なくとも１つを前処理するステップを含む、１つのウェーハの表面と他のウェーハの表面とを接着することにより界面を作成することを記述している。
この処理は、少なくとも１つの表面の凹凸化および／または親水性を制御するステップからなり、その効果は剥離可能な界面の接着エネルギーを低減し、それにより、除去を容易にすることができる。
実際問題として、微視的スケールでは、従来技術で行われる凹凸化は、表面の空洞を作成する。その結果、実際の接触表面の面積は、接着界面の面積よりも小さく、これは接着エネルギーを低減させることが可能である。しかしながら、凹凸化技術は、処理された表面上での空洞の分布が無秩序で不均一であるという不利な点を有している。更に、空洞の形状と寸法（深さと面積）は一定ではない。
この結果は、この工程が、所定の、再現性ある接着エネルギーを獲得することを可能とはしないということになる。
更に、この処理は、基板の全表面に適用されるものであり、界面の特定区域に異なる処理をすることを可能とするものではない。
特許文献２において詳述されている他の技術は、異なる機械的な強度の区域を有する界面を作成することを提案している。この文献は、層剥離の危険性を回避するために、より強い機械的な強度を有する、少なくとも１つの第２の周辺区域により取り囲まれた、信頼できる程度の機械的な強度を有する、少なくとも１つの第１の区域を実現する。特に、このような界面は、より強い機械的な強度の区域により囲まれた信頼できる機械的な強度の包みの形状になっていて、各包みは、１つの成分に対応している。
それ故に、この工程は、包みにより差別化された接着エネルギーを有する界面を作成することを可能にすると理解されるが、このように区画化された包みは、（１マイクロメートルから数ミリメートルの範囲の）かなりの寸法であり、その結果、除去操作中に割れる恐れがある、ということになる。
それ故に、接着界面の表面条件、したがってその接着エネルギーが十分に小さなスケールで制御可能ではないので、上記の処理は精密ではない。
更に、最適な接着のために完全に一様な、平坦な界面を必要とする。
接着エネルギーが制御されることを特徴とする剥離可能な基板を提供するための他の方法は、特許文献３に開示されている。この方法は、片方の基板の表面上に空洞を形成するステップにあり、基板は空洞の間の領域においてだけ接着されるようする。空洞の全表面の制御により接着エネルギーは制御される。しかしながら、接触している材料は、比較的低い接着エネルギーを有するシリコンのような材料であるので、この方法は、空洞の間の領域において高い接着エネルギーを獲得することができない。この方法は、このように、場合により、低すぎるような、限定された接着エネルギーを有する複合基板を提供するものである。
ＷＯ０２/０８４７２２号公報 ＷＯ０２/０８４７２１号広報 ＦＲ２７８３２３５号広報
プロスル（Ｐｌｏｅｓｓｌ）ら、；材料科学と工学（Ｍａｔｅｒｉａｌ Ｓｃｉｅｎｃｅ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇ），Ｒ２５巻、（１９９９年）、ページ１-８８、モデルはページ８に。 ヴィタール（Ｖｉｔａｌｅ）ら、「高密度プラズマによるポリシリコン・ゲート・エッチングにおけるプラズマ酸化によって引き起こされるシリコンの堀の深さの低減（Ｒｅｄｕｃｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ ｒｅｃｅｓｓ ｃａｕｓｅｄ ｂｙ ｐｌａｓｍａ ｏｘｉｄａｔｉｏｎ ｄｕｒｉｎｇ ｈｉｇｈ- ｄｅｎｓｉｔｙ ｐｌａｓｍａ ｐｏｌｙｓｉｌｉｃｏｎ ｇａｔｅ ｅｔｃｈｉｎｇ）」、ジャーナル・オブ・ヴァキュアム・サイエンス・アンド・テクノロジー（Ｊ. Ｖａｃ. Ｓｃｉ. Ｔｅｃｈｎｏｌ.）、Ｂ２１巻、５号、９／１０月２００３年。
本発明の目的は、このような不利な点を救済し接着エネルギーが増減可能であり再現性がある複合基板を提案することであり、それによって、例えば、一方では、強度の高い接着エネルギーを持つ接着を、および他方では、破断の危険性なく実行できる剥離操作を保証することである。
本発明の目的は、値そのものと界面上での分布という意味で、複合基板の引き続く使用目的に基づいて、接着界面での接着エネルギーが選択的に調節可能である値を持つ複合基板を実現することができる工程を提供することである。
このような工程は、ある範囲の剥離容易性をもつ、すなわち、比較的小さな、又は大きなエネルギーを加えることによって剥離することができる基板を実現することを可能とする。
この文書に於いては、複合基板の接着エネルギーとは、２つの基板を分離するために必要なエネルギーであると定義される。２つの基板間の接着層が異なる材料でできている場合は、接着エネルギーは、界面上で一様ではない。複合基板の接着エネルギーは、大きな接着強度を持つ材料が接触している界面の領域では高く、接触している材料が小さな接着強度をもつ界面の領域では低い。したがって高い接着エネルギーを持つ領域と低い接着エネルギーをもつ領域の相対的面積に基づいて複合基板の平均接着エネルギーを決定することができる。
本発明によれば、第２の半導電性基板上に第１の基板を接着することによって複合基板を製造するための工程が提案される。その工程は、該基板間に接着層を形成するステップを備え、該接着層は、所定のパターンで第１の基板の表面上に分布して、相補的パターンで分布した異なるタイプの領域によってお互いが分離された島を含む。島は、第１の基板の材料のプラズマ処理によって形成される。
更に、本発明の他の有利な、しかしこれに限定するものではないところの特徴によれば、
―異なるタイプの該領域は、島の材料とは異なる材料からできている。
―異なるタイプの該領域は、空である。
―該工程は、
ｉ）該相補的パターンで第１の基板の表面上にマスクを形成するステップであって、該マスクは、該パターンに対応する該区域は被覆しないことを特徴とするマスクを形成するステップと、
ｉｉ）該マスクによって被覆されない第１の基板の該区域に該島を形成するステップと
を含む。
―該プラズマは、Ｏ２タイプまたはＮ２タイプのもの、又はその混合タイプのものである。
―マスク除去のステップｉｉｉ）がステップｉｉ）の中または後に行われる。
―接着の前に、薄層の範囲を定めるために脆弱化区域が第２の基板内に作成される。
―接着後に、第２の基板の残部は、脆弱化区域に沿って切り離される。
―接着操作は、分子付着接着操作である。
―接着の後、接着エネルギーを増強することを意図して熱処理が行われる。
―接着のステップに引き続き第１の基板から第２の基板を除去するステップが行われる。
―除去の操作は、化学エッチングによって行われる。
―剥離操作の前に、薄層は、最終的支持体に接着される。
本発明の他の特徴と利点は、以下の付属の図面を参照しながら次の記述を読むことによってより鮮明になるであろう。
本発明による複合基板を示す図である。 島の第１の代替の分布を示す図である。 島の第２の代替の分布を示す図である。 チャネルが閉じてしまう島の厚さの限界をシミュレートするグラフである。 接着層を形成するためのステップを示す図である。 接着層を形成するためのステップを示す図である。 接着層を形成するためのステップを示す図である。 自己支持層を除去するためのステップを示す図である。 自己支持層を除去するためのステップを示す図である。 接着後、最終基板上へ移転される層を剥離するステップを示す図である。 接着後、最終基板上へ移転される層を剥離するステップを示す図である。 接着後、最終基板上へ移転される層を剥離するステップを示す図である。 接着後、最終基板上へ移転される層を剥離するステップを示す図である。
次の記述は、絶縁体上のシリコン（ＳＯＩ）型の複合基板にとりわけ当てはまるが、ＧｅＯＩ（絶縁体上のゲルマニウム）、ＧａＮＯＩ（絶縁体上のＧａＮ）、ＧａＮＯＳ（サファイヤ上のＧａＮ）、ＳｏｐＳｉＣ（ポリＳｉＣ上のシリコン）、ＳａｐＯＳ（サファイヤ上のサファイヤ）基板、または絶縁体層上の強誘電体または圧電体を含むその他の基板のような他の材料だけでなく、部品がその上にすでに部分的にまたは全体として作成されている基板（３Ｄ集積、処理済みの層を裏返しにする技術）にも適用できる。
図１を参照すると、本発明による複合基板は、少なくとも１つの第１の基板１０と、接着層２０と、および第２の基板３０とを順に含んでいる。
第１の基板１０は、機械的な支持基板として働く。
これに関して、複合支持基板を剥離しようとする場合には、第１の基板１０は、仲介基板と看做すこともできる。その理由は、この基板は、基板３０から最終の半導電性層を製造することを可能にし、半導電性層は、次に最終基板上へ移転され、この基板１０は、剥離後は、任意選択肢として、再利用することもできるからである。この第１の基板１０は、半導電性または非導電性材料、たとえばシリコンでできている。それは、単一の層または異なる材料の多層からなっていてもよい。
第２の基板３０は、ソース基板と看做すことができる。その理由は、スマート・カット（商標）型の工程では、薄層３１を第１の基板１０または仲介基板へ移転するのを可能にする脆弱化ゾーンを含むからである。この第２の基板３０またはソース基板は、例えば、シリコンのような半導電性材料でできている。それは、単一の層から成り立っていてもよいし、引き続く所望の利用形態に基づいてＳｉＯ２またはＳｉ３Ｎ４層でカバーされたシリコンの層のように、異なる材料のいくつかの層からできていてもよい。
接着層２０は、異なるタイプの領域２２によって互いが分離された複数の島２１から形成されている。
特に有利な様式としては、島２１は、ＳｉＯ２またはＳｉ３Ｎ４のような絶縁性材料でできている。
第１の実施形態によれば、異なるタイプの該領域は、島の材料とは異なる材料でできている。
島が、基板１０の表面に比べて非常に薄い厚さを持つ場合には、接着層は、例えば、基板１０がシリコンである場合を考慮して、シリコン領域２２で分離された酸化物の島２１を含む。
この場合、島２１の厚さは十分に薄いので、接着は、基板１０および３０の間で、島２１の間の領域２２内で起こり、シリコンに関する限り小さな接着エネルギーを持つことになる。
比較として、酸化物の島と基板３０の間の接着エネルギーはより大きい。
このように、島２１の全表面と島の間の領域２２の全表面との制御によって複合基板の接着エネルギーを変化させることができると理解できよう。
他の実施形態によれば、異なるタイプの該領域２２は空であり、そのために島２１の上表面は、第１の基板１０の表面に比べて高くなっている。この明細書の残りの部分では、島を取り囲むこの空の領域２２は、「チャネル」という用語によって指定されることもある。見てとれるであろうが、このようなチャネルの存在は、第２の基板３０と第１の基板１０との剥離を可能にする。
島２１が空隙により取り囲まれていると考えられる厚さは、使用する材料および引き続く熱処理に依存する。実際問題として、これらの島の高さが小さすぎると、島の間のチャネルを閉ざそうとする機械的な力が存在する。特に、熱処理が島を含む構造に施されると、島の材料の形状が変わり、島の間に存在する空隙を充満する傾向を有する。
この点に関して、非特許文献１に提供されたモデルを参照することができる。このモデルを採用した図４は、チャネルが閉ざされる限界高さを示す。１ｎｍより厚い厚さを持つ島では、チャネルは閉ざされることなく得られることが見て取れる。
従って、１００ナノメートル迄に亘る島２１間の距離に対しては、島がＳｉＯ２でできていて、軽い熱処理が施される場合には、１ナノメートルの程度の島２１の厚さで十分であると考えられる。他方では、重い熱処理の場合には、島２１の間に空隙領域２２を実現して、それによって島の間にチャネルを形成するためには、厚さが数ナノメートルの、より精密には厚さが５０から１００Åのオーダーの島２１を形成する必要がある。より狭いチャネルに限定していくことも可能であり、すなわち、チャネルの幅を１ｎｍの１０分のいくつかの程度にすることもできる。
１つの好適な実施形態によれば、島２１の厚さは、一定であり、５から１０００Åの間、好適には、１０から１００Åの間である。
島２１は、第１の基板の表面上を特定のパターンで分布していて、異なるタイプの領域２２は、相補的パターンで分布している。該パターンは、複合基板および／または選択された剥離技術にとって所望の接着エネルギーにより最適化することができる。
例えば、化学的手段（液体または気体）による剥離に対しては、チャネルが、例えば、図２に示すようにエッチング液体が層２０への伝搬を可能にする放射状の配置や、同心円形の他の配置が選択される。そこで、数百ナノメートルから数μｍまでの幅となりうる島２１を分離している、数十ｎｍから数百ｎｍまでのオーダーの幅を有するチャネル２２を作成することができる。エッチング液体が接着層２０の中心へ伝搬することを可能にするのはチャネルであるので、この状況では、チャネル２２のサイズを制御することが島２１のサイズを制御することよりも重要である。
機械的な剥離が選択される時は、破断波の伝搬においてうねりを起こさないようにし、破断が起こるのを防ぐために、ほぼ同一の形状と小さな寸法の島を持つ、例えば、図３に示すようにできるだけ均一な島の分布が好適である。島２１は、数ｎｍから数１０ナノメートル、またはさらに数１００ナノメートルまでになる寸法をもち、ほぼ同じ寸法を持つチャネル２２によって分離されるように次いで形成される。接着エネルギーは、島２１の表面とチャネル２２の表面の比によって制御される。
特にウェーハ端部について剥離を容易にするために、化学的に補助された機械的な剥離を行うことも可能である。
このように、島２１の長さと幅は、約１ナノメートルから数マイクロメートルの範囲で、好適には、１ｎｍから１マイクロメートルに範囲で、さらに好適には１ｎｍから数１０ナノメートルの範囲で変化してもよい。このように、除去操作中に破断を起こす危険性がないように、島２１は十分に小さい。
表面の配置はこのように決められた。すなわち、一連の島が、第１の基板の上表面と島の上表面との間に一定の段差を持つ所望のパターンを持って分布している。配置は、それ故に、島の厚さだけでなく、その表面、および第１の基板の表面上のその分布も考慮している。
このように接着層は、第２の基板３０との組み立て時に良質の接着を実現することができるという利点を有する。実際問題として、島は全て同一水準にあるので、接着層は、不連続的であっても均一の厚さを有する。そのことにより、適当な接着エネルギーを確保することができる。
接着層は、島と同じ材料でできているが連続的である層と比較して剥離が容易であるという更なる利点を持つ。
実際問題として、接着表面は、島の全表面に対応し、それ故に、２つの基板間の界面の全表面よりも小さい。
第２の基板３０を第１の基板１０から分離するために印加すべき剥離力の程度は、それ故に、より小さい。
化学エッチングは、剥離操作のために特によく適していることがわかる。
実際問題として、空隙領域２２により形成されるチャネルは、２つの基板１０および３０の組み立てにより形成される界面の中心への距離までエッチング液体（または気体）の拡散を可能にし、これにより全表面にわたっての均一な剥離を促進する。
樹脂のマスクを通したエッチングが望ましい場合には、フッ化水素酸（ＨＦ）又はフッ酸アンモニウムを使うのが好適であろう。液体形状では、フッ化水素酸は、５から５０％の範囲にわたる濃度で使用するのが好適である。気体の形状では、ＨＦは、それが気体になるのに十分な温度で（即ち、４９％になるまで水で希釈したＨＦでは１０６℃より高い温度で）使用される。
エッチングされる材料がＳｉＯ２以外である場合は、当業者によく知られた適当なエッチング液体が使用されよう。
チャネルが間に存在するには島２１の厚さが薄すぎる場合でも、および接着層２０が微視的スケールで平坦に見える場合でも、島２１の少しは盛り上がった表面は、島と島の間の領域２２において、第１の基板１０の分子と第２の基板３０の分子との間の距離はより大きく、それによってより弱い化学的結合とより弱い接着エネルギーを作成することを意味する。反対に、島２１と第２の基板３０間には適当な程度の接着エネルギーが存在する。
それ故に、接着層に関して適当な配置を選択することによって、複合基板を剥離するために必要な力を変化させることができるものと理解されよう。現実の実施形態では、島の合計の表面が小さいほど基板を剥離するのが容易になる。
更に、パターンのサイズを変化させることにより、島の同じ全表面積にたいして接着面積の色々な分布を実現することができる。このように、大きな空隙面積により分離された大きな接着面積を有することが可能であり（これは膨らみまたは引き裂きを作成することがより容易である）、または、接着エネルギーを一様に分布させるためには、より小さな、しかしより多数の空間を有することが好適である。
ここで、上記した様な本発明による複合基板の製造ための工程を記述する。
以下の記述は、ソース基板から接着層で被覆された仲介基板へ半導電性層を移転するためのスマート・カット（商標）型の工程を提案するが、ＢＳＯＩ（接着されたＳＯＩ）または他にはＢＥＳＯＩ（接着されエッチバックされるＳＯＩ）を含む、当業者にはよく知られた他の技術が接着層のタイプと機械的な焼き込み抵抗に依存して期待される。これらの技術は、分子付着接着に基づくほかに、結果として該ソース基板の破壊につながる、研磨タイプの技術および／または化学エッチング技術によるソース基板の物理的な除去に基づいている。
図５Ａを参照すると、第１のステップは、第１の基板１０の表面上に所望のパターンを区画する、マスク４０を形成するステップからなる。
マスク４０は、第１の基板１０の表面の、島を形成したいと思う区域を被覆しないように形成される。マスク４０の第１の実施形態は、当業者にはよく知られたフォトリソグラフィー技術を使用する。感光性樹脂が第１の基板１０の全表面に亘って成膜され、次に、基板上に置かれた、または、光源上に置かれたマスクを通して光輻射に晒される。最後に、光に晒されなかった区域の樹脂が溶解される。
他の実施形態によれば、マスクが基板の全表面上に成膜され、次に、ある面積がリソグラフィー技術により選択的にエッチングされる。
パターンを有するマスク４０を作成する他の方法は、加圧システムを使用してパターンがプリントされる樹脂を使用するステップからなる。これはナノ蝕刻技術を含む。
パターンは、必要とされる接着エネルギーとおよび／または、複合基板が剥離されることを意図する場合には選択される剥離技術とに従って最適化されてもよい。
例えば、図２を参照して上記したように、（液体または気体を使用する）化学的手段による除去に対しては、放射状の配置を持つチャネルが選択されてもよいが、エッチング液体が接着層２０内へ伝搬するのを可能にする同心円形の他の配置でもよい。図３を参照して上記したように、機械的な除去が好適な場合は、島のできるだけ一様な分布が好適である。
島のサイズの下限は、リソグラフィーまたはナノ蝕刻技術を使用して決められる。上限は、剥離操作中に膨らみまたは引き裂きのような欠陥の形成を防ぐことに関して決められる。島の長さと幅は、１ナノメートルから１マイクロメートルの間にあることが好適である。
図５Ｂを参照すると、第２のステップは、マスクのない、または空洞のない区域を変形または充填するステップからなる。
好適な実施形態によれば、プラズマ処理が適用される。
空洞の表面を軽くエッチングしながら、プラズマは、空洞の内部に非常に薄い層を成長することを可能にする。
例えば、シリコン基板１０に適用される酸素プラズマ処理の間に、ＳｉＯ２の薄層が形成される。該酸化物はもともとのＳｉよりも体積が大きい。この膨張の大きさの程度は数Åにも及ぶ。
プラズマのタイプは、空洞内に形成したいとする接着層のタイプに依存する。
このように、基板１０がシリコンでできている場合は、ＳｉＯ２の島を形成するためには、酸素プラズマ処理を使用するのが好適であり、Ｓｉ３Ｎ４の島を獲得するためには窒素プラズマが好適である。
当業者は、基板１０の材料と島２１の所望の材料とに適したプラズマを選択するであろう。
色々なタイプのプラズマを組み合わせることも可能である。
このように、基板３０上にはＮ２プラズマ、また基板１０上にはＯ２プラズマという２重活性化を実現することもできる。基板３０上に形成されるＳｉ３Ｎ４層はまた、引き続く技術ステップにおいて有用であるエッチング障壁としても働く。
島の厚さは、プラズマ条件によって決定される。
これに関しては、非特許文献２を参照することができる。
このように、約２５Åから約１００Åの範囲の厚さを持つ酸化膜を得ることができる。
ヴィタール（Ｖｉｔａｌｅ）らの論文に示されているように、ＳｉウェーハのＯ２プラズマ処理の間で酸化物が最初に作成された後は、プラズマによる酸化物のエッチングと下地のＳｉの酸化過程との競合関係が存在する。
この結果、島２１は基板１０内に押し下げられることになる。
島の上面と島の間に位置する基板１０の領域の表面とのレベル差に対応するステップの高さは、減少する。
それは、プラズマ処理時間により正確に制御可能である。
このようにして、５Åのオーダーのステップを実現することができる。
１０から１００Åの間の高さの段差を形成しようとするのは好適である。
プラズマ処理は、それ故に、数Åのオーダーの厚さの島の形成を非常に正確に制御できるという利点を提供する。
本発明によれば、基板１０の表面で島２１を形成するためにプラズマを使用する「標準的な」条件の範囲は、
ＲＦパワーは０から４０００ワット、
圧力は１０から２００ｍＴｏｒｒ、
流速は５０−２０００ｓｃｃｍ、
ガスは、Ｏ２、Ｎ２、Ａｒ、
温度は５−６０℃、
時間間隔は５秒から数分。
典型例としては、７５Åの厚さの島（これは約４０Åの段差を形成するが)を作成するためには、Ｏ２プラズマは、ＲＦパワーが１３００Ｗ、室温で流速２００ｓｃｃｍ、圧力５０ｍＴｏｒｒで２０秒間の条件を使用することができる。
代替としては、より効率的な島形成エッチングを可能にし、最後は親水性の表面で覆い、および／または樹脂を除去するために純粋Ｏ２プラズマで終わるようなフッ素含有のガス・ベースのプラズマ（ＣＦ４、Ａｒ、Ｏ２）を使用することも同様に可能である。
プラズマ処理の他の利点は、基板を活性化し、分子付着で接着された基板の接着エネルギーを増強する効果である。
このように、プラズマ処理は、絶縁性の島の形成とその活性化を単一のステップで結合するという利点を有する。
空洞内を充填する他の方法は、当業者にはよく知られた技術を使用して成膜または熱酸化法によりＳｉＯ２の島を形成するステップからなる。熱酸化法が使用される場合は、酸化膜の厚さは、約２０Åと数１０００Åの範囲で制御できる。
１つの代替の実施形態によれば、より厚い厚さを有する島を獲得するために、プラズマ処理による島の形成に加えて熱酸化を行うことができる。このような場合、第１の基板１０のその全表面に亘っての酸化をまず実行し、次に、前記のマスク工程がおこなわれ、マスク内の空いた空洞内部の酸化物が、プラズマ処理によりエッチングされる。
図５Ｃを参照すると、第３のステップは、所望のパターンに分布した絶縁性の島２１からなる接着層２０を獲得するためのマスク４０を除去するステップからなる。上記したプラズマ処理により獲得されたこれらの島は、また、活性化される。
マスク４０の特性に基づいて、選択的にマスクを除去するために、プラズマ処理または化学エッチングを使用することもできる。
代替の実施形態によれば、プラズマ処理は、島２１が形成されると同時にマスク４０を除去する目的で使用することができる。実際問題として、感光性樹脂は、酸素プラズマを使用した比較的従来の方法で除去される。
樹脂を除去するためにプラズマ処理が望ましくない場合は、樹脂の厚さは、プラズマ活性化ステップの間に完全に消費されることのないように十分な厚さに選択される。
一方、１回の同時の処理で島が作成され樹脂が除去されるのが望ましい場合は、適当な樹脂のタイプと、処理の過程ですべてが確実に消費されるような厚さとを選択するだけで十分である。
異なるタイプの領域２２により、好適には、空隙または第１の基板１０の材料によりお互いに分離された島２１からなる接着層２０が、このようにして獲得される。その結果、島２１は、第１の基板１０の表面に対して盛り上がっている。
マスクを使用することは、正確にパターンを区画することを可能にするので、接着表面は、完全に制御される。
更に、島２１の厚さも非常に正確に制御される。これにより、接着層２０は、不連続ではあるが、一様な厚さを持ち、そのため、第２の基板３０との間で適当な接着エネルギーを確保することができる。
更に、島２１のサイズと分布は、膨らみのような欠陥の形成を最小化するように選択される。
第４のステップは、島２１からなる絶縁性層２０で覆われた第１の基板１０上に第２の基板３０を分子付着接着するステップからなる。
予備的な、従来技術の研磨及び清浄化のステップが実行される。
第２の基板３０は、選択肢として、その表面で絶縁性層（例えば、ＳｉＯ２またはＳｉ３Ｎ４）を含んでもよい。
図６Ａまたは図７Ａを参照すると、該第２の基板は、薄層３１を第１の基板１０へ移転することを目的として（破線で示した）脆弱化区域を作成することを意図したイオン注入ステップを受けていてもよい。
ＳＯＩ構造のようなＳｅＯＩタイプの構造では、絶縁性層の島と第２の基板との間の接着エネルギーを増強するために、例えば、通常の熱処理を使用した熱処理ステップが適用されるのが好適である。
図６Ｂまたは図７Ｂを参照すると、第２の基板３０が前記のイオン注入ステップを受けたような特別の場合には、次に、第２の基板３０の残部３２は、熱または化学的処理によって、または機械的な力を加えることにより、脆弱化区域に沿って切り離される。
さて、複合基板を剥離するための色々な技術を記述しよう。
剥離は、機械的な除去、または、例えば、ＨＦ処理のような選択的エッチングのどちらかで行われる。ＨＦ処理は、島の間の非接着の区域の存在によって可能となる。剥離後、研磨するために、層３１の表面処理を行わねばならない。
剥離したい層の厚さとその後の使い道によっていくつかの場合が提示される。
図６Ｂを参照すると、層３１が自分で支えるために十分な厚さがある場合は、接着層２０から除去される。その厚さが数マイクロメートルより厚い場合は、層は自分で支えられるのが通常である。
図７Ｂを参照すると、層３１が薄い場合には、層は、その支持基板として働く最終基板６０上へ移転しなければならない。これを達成するためには、図７Ｃを参照すると、該最終基板６０は、層３１の上に接着され、次に、図７Ｄを参照して、接着層２０に関する剥離が行われる。
他の代替の実施形態によれば、層３１は、エピタキシャル成長のための種層として働くこともできる。
例えば、スマート・カード型の応用に対して、層３１は、（プラスチック薄膜、金属層など）他の機械的な支持基板上に接着されてもよい。

Claims (13)

  1. 第２の半導電性基板（３０）上に第１の基板（１０）を接着するステップを含み、接着の前に前記第１の基板と前記第２の基板との間に接着層（２０）を形成するステップを含み、前記接着層（２０）は第１の基板（１０）の表面上に所定のパターン状に分布し、相補的パターン状に分布した異なるタイプの領域（２２）により相互に分離した複数の島（２１）を含むことを特徴とし、前記島（２１）は第１の基板（１０）の材料のプラズマ処理により形成されることを特徴とする複合基板を製造する工程。
  2. 異なるタイプ前記領域（２２）は、島（２１）の材料とは異なる材料からできていることを特徴とする請求項１に記載の工程。
  3. 異なるタイプの前記領域（２２）は、空きであることを特徴とする請求項１に記載の工程。
  4. 前記プラズマは、Ｏ２タイプまたはＮ２タイプのもの、又はその混合タイプのものであることを特徴とする請求項１乃至３のいずれか１項に記載の工程。
  5. ｉ）第１の基板（１０）の表面上に、前記相補的パターン状にマスク（４０）を形成するステップであって、前記マスク（４０）は前記パターンに対応する区域を被覆しないことを特徴とするマスク（４０）を形成するステップと、
    ｉｉ）マスク（４０）により被覆されない第１の基板（１０）の前記区域内に前記島（２１）を形成するステップと
    を含むことを特徴とする請求項１乃至４のいずれか１項に記載の工程。
  6. マスク（４０）除去のステップｉｉｉ）がステップｉｉ）の中または後に行われることを特徴とする請求項５に記載の工程。
  7. 接着の前に、薄層（３１）の範囲を定めるために脆弱化区域が第２の基板（３０）内に作成されることを特徴とする請求項１乃至６のいずれか１項に記載の工程。
  8. 接着後に、薄層（３１）が第１の基板（１０）上に移転されるように、第２の基板（３０）の残部（３２）は、脆弱化区域に沿って切り離されることを特徴とする請求項７に記載の工程。
  9. 接着操作は、分子付着接着操作であることを特徴とする請求項１乃至８のいずれか１項に記載の工程。
  10. 接着の後、接着エネルギーを増強することを意図して熱処理が行われることを特徴とする請求項１乃至９のいずれか１項に記載の工程。
  11. 接着のステップに引き続き、第２の基板（３０）と第１の基板（１０）を剥離するステップが行われることを特徴とする請求項１乃至１０のいずれか１項に記載の工程。
  12. 前記剥離の操作は、化学エッチングにより行われることを特徴とする請求項１１に記載の工程。
  13. 前記剥離ステップの前に、薄層（３１）は最終的支持体（６０）に接着されることを特徴とする請求項１１または１２に記載の工程。
JP2010500258A 2007-03-28 2008-03-26 複合基板を製造するための工程 Active JP5497626B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0754077A FR2914493B1 (fr) 2007-03-28 2007-03-28 Substrat demontable.
PCT/EP2008/053563 WO2008116879A1 (en) 2007-03-28 2008-03-26 Process for manufacturing a composite substrate

Publications (2)

Publication Number Publication Date
JP2011515825A true JP2011515825A (ja) 2011-05-19
JP5497626B2 JP5497626B2 (ja) 2014-05-21

Family

ID=38786924

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010500258A Active JP5497626B2 (ja) 2007-03-28 2008-03-26 複合基板を製造するための工程

Country Status (7)

Country Link
US (1) US8153504B2 (ja)
EP (1) EP2143137A1 (ja)
JP (1) JP5497626B2 (ja)
KR (1) KR101476334B1 (ja)
CN (1) CN101641774B (ja)
FR (1) FR2914493B1 (ja)
WO (1) WO2008116879A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5429200B2 (ja) 2010-05-17 2014-02-26 株式会社村田製作所 複合圧電基板の製造方法および圧電デバイス
FR3005895B1 (fr) * 2013-05-27 2015-06-26 Commissariat Energie Atomique Procede d'assemblage de deux substrats de nature differente via une couche intermediaire ductile
CN105575869A (zh) * 2014-10-13 2016-05-11 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN106653676B (zh) * 2015-11-03 2019-12-24 中芯国际集成电路制造(上海)有限公司 衬底结构、半导体器件以及制造方法
US10600635B2 (en) 2017-04-20 2020-03-24 Elyakim Kassel Method and apparatus for a semiconductor-on-higher thermal conductive multi-layer composite wafer
US10910272B1 (en) * 2019-10-22 2021-02-02 Sandisk Technologies Llc Reusable support substrate for formation and transfer of semiconductor devices and methods of using the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000040812A (ja) * 1998-07-22 2000-02-08 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
JP2006511075A (ja) * 2002-12-19 2006-03-30 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 無応力複合基板及びその製造方法
WO2006072871A2 (fr) * 2004-10-06 2006-07-13 Commissariat A L'energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees
JP2007173694A (ja) * 2005-12-26 2007-07-05 Canon Inc 半導体基板の作製方法
JP2008516439A (ja) * 2004-10-06 2008-05-15 コミツサリア タ レネルジー アトミーク 様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612249A (en) * 1996-05-14 1997-03-18 Advanced Micro Devices, Inc. Post-gate LOCOS
JPH10239226A (ja) * 1997-02-27 1998-09-11 Sumitomo Sitix Corp 試料作製方法及び薄膜ｓｏｉ基板の欠陥観察方法
CA2233115C (en) * 1997-03-27 2002-03-12 Canon Kabushiki Kaisha Semiconductor substrate and method of manufacturing the same
FR2823596B1 (fr) 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
FR2823599B1 (fr) 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2849017B1 (fr) 2002-12-20 2005-11-18 Michel Bruel Procede de traitement d'une structure pour l'obtention d'un espace interne et structure presentant un espace interne.
CN1315155C (zh) * 2004-03-19 2007-05-09 中国科学院上海微系统与信息技术研究所 一种绝缘层上硅结构的制备方法
EP1605502A1 (en) * 2004-06-08 2005-12-14 Interuniversitair Microelektronica Centrum Vzw Transfer method for the manufacturing of electronic devices
FR2873235A1 (fr) * 2004-12-31 2006-01-20 Soitec Silicon On Insulator Procede d'obtention d'un substrat demontable a energie de collage controlee
US7605054B2 (en) * 2007-04-18 2009-10-20 S.O.I.Tec Silicon On Insulator Technologies Method of forming a device wafer with recyclable support

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000040812A (ja) * 1998-07-22 2000-02-08 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
JP2006511075A (ja) * 2002-12-19 2006-03-30 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 無応力複合基板及びその製造方法
WO2006072871A2 (fr) * 2004-10-06 2006-07-13 Commissariat A L'energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees
JP2008516439A (ja) * 2004-10-06 2008-05-15 コミツサリア タ レネルジー アトミーク 様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法
JP2008516443A (ja) * 2004-10-06 2008-05-15 コミツサリア タ レネルジー アトミーク 様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法
JP2007173694A (ja) * 2005-12-26 2007-07-05 Canon Inc 半導体基板の作製方法

Also Published As

Publication number Publication date
US8153504B2 (en) 2012-04-10
CN101641774B (zh) 2012-10-24
CN101641774A (zh) 2010-02-03
KR20100014600A (ko) 2010-02-10
FR2914493A1 (fr) 2008-10-03
EP2143137A1 (en) 2010-01-13
WO2008116879A1 (en) 2008-10-02
JP5497626B2 (ja) 2014-05-21
US20100323496A1 (en) 2010-12-23
KR101476334B1 (ko) 2014-12-24
FR2914493B1 (fr) 2009-08-07

Similar Documents

Publication Publication Date Title
KR100933897B1 (ko) 분리가능 기판 또는 분리가능 구조체 및 그 생산방법
JP5497626B2 (ja) 複合基板を製造するための工程
US8314007B2 (en) Process for fabricating a heterostructure with minimized stress
US8202785B2 (en) Surface treatment for molecular bonding
US8754505B2 (en) Method of producing a heterostructure with local adaptation of the thermal expansion coefficient
JP4425631B2 (ja) 超小型構成部品を含む薄膜層を製造するための方法
JP2011109125A (ja) ボンディング層が消滅する間接ボンディング
JP2001274368A (ja) 貼り合わせウエーハの製造方法およびこの方法で製造された貼り合わせウエーハ
JP2011155242A (ja) 面取り基板のルーティング方法
JP4987470B2 (ja) 自立を誘発することによって薄肉化された極薄層の製造方法
TWI255525B (en) Method of bonding and transferring a material to form a semiconductor device
JP5888842B2 (ja) 埋め込み型脆化層が分割によって暴露された表面から基板を超音波平坦化する方法
JP2005347302A (ja) 基板の製造方法
JPH10308355A (ja) 半導体基板の製造方法
JP2010517258A (ja) 粗界面を形成し制御するための方法
JP4531694B2 (ja) 支持体に転移する材料から成る有用な層の面積を拡大する方法
JP3013932B2 (ja) 半導体部材の製造方法および半導体部材
JP2010278342A (ja) Ｓｏｉ基板の製造方法
JP5368001B2 (ja) Ｓｏｉ基板の製造方法
CN110739214A (zh) 一种减少注入损伤制备soi的方法
JP5368000B2 (ja) Ｓｏｉ基板の製造方法
JPH10189712A (ja) 半導体装置の素子分離方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110303

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130308

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130607

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130719

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131004

RD13 Notification of appointment of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7433

Effective date: 20131029

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20131029

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140306

R150 Certificate of patent or registration of utility model

Ref document number: 5497626

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250