KR20100014600A - 복합 기판의 제조 방법 - Google Patents

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Abstract

본 발명은 제1 기판(10)을 제2 반도전성 기판(30) 상에 접합하는 단계를 포함하는 복합(composite) 기판의 제조 방법에 관한 것으로, 상기 접합하는 단계 전에 상기 제1 기판과 상기 제2 기판 사이에 접합 층(20)을 형성하는 단계를 포함하고, 상기 접합 층(20)은, 상기 제1 기판(10)의 표면에 걸쳐 결정된 패턴으로 분포되고, 보완적인 패턴으로 분포되는 다른 타입의 영역들(22)에 의해 서로 분리되는 복수의 아일랜드들(islands)(21)을 포함하고, 상기 아일랜드들(21)은 상기 제1 기판(10)의 물질의 플라즈마 처리를 통해 형성된다.
기판 접합

Description

복합 기판의 제조 방법{Process For Manufacturing a Composite Substrate}
본 발명은 두 기판들의 접합(bonding)에 의해 복합 기판(composite substrate)을 제조하는 방법에 관한 것으로, 접합에 앞서, 상기 복합 기판 내에서 획득되어야 하는 소정의 접합 에너지를 기초로 하여, 그 구조가 스케일 가능한(scalable) 접합 층이 형성되는 방법에 관한 것이다.
수많은 마이크로 전자공학, 광전자공학 및 전자공학의 응용 분야들에서, 두 개의 접합된 기판들로 이루어진 복합 기판의 접합 에너지를 조절하는 것이 유익하다.
특히, 접합 에너지의 조절 문제는 복합 기판이 탈접합될(debonded) 것으로 의도되는 경우에 발생한다. 본 명세서에서 복합 기판의 탈접합(debonding)은 접합된 기판들에 대한 손상이 없는 분리(separation)로 이해된다.
예를 들어, 전자 부품의 전부 또는 일부를 포함하거나 포함하지 않는 반도전성 층(semi-conducting layer)을 최종적으로 다른 지지부(support) 상으로 전달하기 위하여, 기판에서 상기 반도전성 층을 떼어낼 수 있다는 점은 흥미로운 것이다.
이를 위하여, 접합 에너지는 한쪽 기판 또는 양쪽 기판들의 손상 없이 복합 기판을 탈접합하는 것을 허용하기에 충분하도록 낮아야 한다.
한편, 바람직한 탈접합 시기 전에 접합된 기판들의 분리를 예방하기 위하여 충분히 높은 접합 에너지를 가지는 것이 종종 요구된다.
구체적으로 유익한 하나의 응용은 절연체로부터 제거될 수 있는 반도체-온-절연체(semiconductor-on-insulator, SeOI) 타입의 기판을 이용하는데 있다. 이와 같은 SeOI 기판은 소위 말하는 중간 기판, 절연 층 및 반도전성 층을 연속적으로 포함한다. 상기 절연체로부터의 제거는 상기 반도전성 층이 해방되게 하고(released), 상기 중간 층이 재사용되는 것을 가능하게 한다.
상기 반도전성 층을 최종 지지부 상으로 전달하기 위하여, 그리고, 최종적으로 상기 중간 기판을 회수(recovering)하기 위하여 다양한 방법들이 개발되어 왔다.
그 결과, 특허협력조약 국제공개번호 제02/0847722호는 하나의 웨이퍼의 표면(face)과 또 다른 웨이퍼의 표면의 상호 접합에 의한 계면(interface)의 형성은, 상기 계면의 기계적 강도를 제어하기 위하여 상기 두 표면들 중 적어도 하나를 전처리하는(pre-treating) 단계를 포함한다고 서술하고 있다.
이러한 처리는 상기 표면들 중 적어도 하나의 거칠기 및/또는 친수성을 조절하는데 있고, 이러한 조절의 효과는 탈접합 가능한 계면의 접합 에너지를 감소시키는 것이고, 그럼으로써 이러한 제거를 용이하게 하는 것을 가능하게 한다.
실제로, 미시적인(microscopic) 스케일에서, 종래기술에서 실행된 바와 같은 러프닝(roughening)은 표면 캐비티들(cavities)을 생성한다. 결과적으로, 실제 접촉 표면적은 접합 계면의 면적보다 작고, 이것은 접합 에너지를 감소시키는 것을 가능하게 만든다. 그러나, 러프닝 기술은 처리된 표면 상의 캐비티들의 분포가 랜덤하고 고르지 않다는 불리한 점을 가진다. 더욱이, 이러한 캐비티들의 형태들 및 치수들은 일정하지 않다.
이것의 결과는, 이러한 공정은 미리 결정되고(predefined) 재현 가능한(reproducible) 접합 에너지를 획득하는 것을 가능하게 하지 않는다는 점이다.
더욱이, 이러한 처리는 기판의 전체 표면에 적용되고, 계면의 특정 영역들이 서로 다르게 처리되는 것을 가능하게 하지 않는다.
특허협력조약 국제공개번호 제02/084721호에 설명된 또 다른 기술은 서로 다른 기계적 강도의 영역들을 가지는 계면의 형성을 제안한다. 상기 문헌은 층간 분리(delamination)의 위험들을 예방하기 위하여, 신뢰할 수 있는 기계적 강도를 가지는 적어도 하나의 제1 영역이, 더 높은 기계적 강도를 가지는 적어도 하나의 제2 주변 영역에 의해 둘러싸이게 하는데, 구체적으로, 이러한 계면은 더 높은 기계적 강도의 영역들에 의해 둘러싸인 신뢰할 수 있는 기계적 강도의 파셀들(parcels)의 형태일 수 있고, 각각의 파셀은 부품에 해당한다.
그 결과, 이러한 공정은 파셀들에 따라 구별되는 접합 에너지들을 가지는 계면들의 형성을 가능하게 하지만, 그리하여 한정된 파셀들은 계속해서 상당한 치수들(1 마이크로미터에서 수 밀리미터까지)을 가지고, 그 결과 제거 공정 중에 테어링(tearing)의 위험이 있다는 것을 이해할 수 있다.
그러므로 상술된 처리들은 부정확한데, 이는 상술된 처리들은 접합 계면의 표면 조건, 그리고 결과적으로 접합 계면의 접합 에너지가 충분히 작은 스케일에서 조절되게 하지 못하기 때문이다.
더욱이, 상술된 처리들은 최적의 접합을 위하여 완벽하게 균일하고 평면인 계면들을 필요로 한다.
접합 에너지가 조절되는, 탈접합 가능한 기판을 제공하는 또 다른 방법은 프랑스 특허번호 제2,783,235호에 개시되어 있다. 이러한 방법은 상기 기판들 중 하나의 표면 상에 캐비티들을 형성하는 단계를 포함하여, 상기 기판들은 오직 캐비티들 사이의 영역들에서 접합된다. 접합 에너지는 캐비티들의 전체 표면의 제어를 통해 조절된다. 그러나, 이러한 방법은 캐비티들 사이의 영역들에서 높은 접합 에너지를 획득하는 것을 허용하지 않는데, 이것은 접촉한 물질들은 실리콘과 같이, 상대적으로 낮은 접합 에너지를 가지는 물질들이기 때문이다. 그 결과, 이러한 방법은 일부 경우들에서는 너무 낮을 수 있는 제한된 접합 에너지를 가지는 복합 기판을 제공한다.
본 발명의 목적은 이러한 불리한 점들을 제거하고, 복합 기판의 접합 에너지가 스케일 가능하고 재현 가능한 복합 기판을 제공하고, 그럼으로써 예를 들어, 한편으로는, 높은 정도의 접합 에너지를 가진 접합을 보장하고, 다른 한편으로는 테어링의 위험 없이 수행될 수 있는 탈접합 공정을 보장하는데 있다.
본 발명은 접합 계면에서 복합 기판의 접합 에너지가, 기판의 후속 이용을 기초로 하여, 계면 상의 값과 분포의 관점에서, 선택적으로 조절될 수 있는 값을 가지는 복합 기판을 획득하는 것을 가능하게 만드는 공정을 제공하는 것을 목적으로 한다.
이러한 공정은 쉽게 탈접합 가능한 기판들의 다소간의 범위를 획득하는 것을 가능하게 하는데, 다시 말해, 상대적으로 낮은 또는 높은 정도의 에너지의 추가를 통해 탈접합될 수 있게 한다.
본 명세서에서 상기 복합 기판의 접합 에너지는 두 기판들을 분리하는데 필요한 에너지로서 정의된다. 상기 두 기판들 사이의 접합 층이 서로 다른 물질들로 이루어진 경우, 상기 접합 에너지는 계면에서 균일하지 않다. 상기 복합 기판의 접합 에너지는, 높은 접합 강도를 가진 물질들이 접촉하는 계면의 영역들에서 높고, 접촉한 물질들이 낮은 접합 강도를 가지는 계면의 영역들에서는 낮다. 그 결과, 높은 접합 에너지를 가진 영역들에 대응되는 표면과 낮은 접합 에너지를 가진 영역들의 대응되는 표면을 기초로 하여 상기 복합 기판의 평균 접합 에너지를 결정하는 것이 가능하다.
본 발명에 따르면, 제1 기판을 제2 반도전성 기판 상에 접합함으로써 복합(composite) 기판을 제조하기 위한 방법이 제안되는데, 상기 방법은 상기 기판들 사이에 접합 층을 형성하는 단계를 포함하고, 상기 접합 층은 상기 제1 기판의 표면에 걸쳐 결정된 패턴으로 분포되고, 보완적인 패턴으로 분포되는 다른 타입의 영역들에 의해 서로 분리되는 복수의 아일랜드들(islands)을 포함한다. 상기 아일랜드들은 상기 제1 기판의 물질의 플라즈마 처리를 통해 형성된다.
더욱이, 본 발명의 유익하지만 본 발명을 한정하지 않는 다른 특징에 따르면:
- 상기 다른 타입의 영역들은 상기 아일랜드들의 물질과 다른 물질로 이루어지고;
- 상기 다른 타입의 영역들은 비어있고;
- 상기 방법은:
i) 마스크가 상기 패턴에 대응하는 영역들을 커버하지(cover) 않도록, 상기 제1 기판의 상기 표면 상에 상기 보완적인 패턴으로 상기 마스크를 형성하는 단계,
ii) 상기 마스크에 의해 커버되지 않는 상기 제1 기판의 상기 영역들에 상기 아일랜드들을 형성하는 단계를 포함하고;
- 상기 플라즈마는 O2 또는 N2 타입, 또는 O2와 N2의 혼합물로 이루어지고;
- 상기 마스크를 제거하는 단계 iii)은 상기 단계 ii)의 수행 중에 또는 수행 후에 수행되고;
- 상기 접합하는 단계 전에, 박막을 한정하기 위하여 상기 제2 기판에 취약화(embrittlement) 영역이 생성되고;
- 상기 접합하는 단계 후에, 상기 제2 기판의 잔여물은 상기 취약화 영역을 따라 분리되어, 상기 박막은 상기 제1 기판 상으로 전달되고;
- 상기 접합 공정은 분자 응착(molecular adhesion) 접합 공정이고;
- 상기 접합하는 단계 후에, 접합 에너지를 강화하도록 의도된 열처리가 수행되고;
- 상기 접합하는 단계 후에, 상기 제2 기판과 상기 제1 기판을 탈접합(debonding)하는 단계가 수행되고;
- 상기 탈접합 공정은 화학적 식각을 통해 수행되고;
- 상기 탈접합하는 단계 전에, 상기 박막(31)이 최종 지지부(60) 상에 접합된다.
본 발명의 다른 특성들 및 이점들은 후술되는 설명을 읽음으로써 더욱 명백해질 것이고, 이러한 설명은 첨부된 도면들을 참조하여 이루어질 것이다.
도 1은 본 발명에 따른 복합 기판을 도시한다.
도 2는 아일랜드들의 첫 번째 예시적인(alternative) 분포를 도시한다.
도 3은 아일랜드들의 두 번째 예시적인 분포를 도시한다.
도 4는 채널들이 폐쇄됨(closed up)을 원인으로 한 아일랜드들의 두께 제한을 시뮬레이션하는 그래프이다.
도 5A 내지 6C는 접합층을 형성하는 단계들을 도시한다.
도 6A 및 6B는 자기 지지(self-supported) 층을 제거하는 단계들을 도시한다.
도 7A 내지 7D는 최종 기판 상으로 전달된 층의 접합 후의 탈접합 단계들을 도시한다.
후술되는 서술은 더욱 상세하게는 실리콘-온-인슐레이터(SOI) 타입의 복합 기판들에 적용되지만, GeOI(Germanium-on-Insulator), GaNOI(GaN-on-Insulator), GaNOS(GaN-on-Sappahire), SopSic(Silicon-on-poly-SiC), SapOS(Sappahire-on-Sapphire) 기판들, 또는 그 밖의 강유전체(ferroelectric) 또는 압전기-온-인슐레이터 층들을 포함하는 기판들, 또한 기판들 상에 부분적으로 또는 전체적으로 부품들이 이미 제조된 기판들(3D 집적, 처리된 층의 뒤집기(flipping over))과 같은 다른 물질들에도 적용될 수 있다.
도 1을 참조하면, 본 발명에 따른 복합 기판은 적어도 하나의 제1 기판(10), 접합층(20) 및 제2 기판(30)을 연속적으로 포함한다.
제1 기판(10)은 기계적인 지지부의 역할을 한다.
이 점에 있어서, 복합 지지부가 탈접합될 것으로 의도될 경우에, 제1 기판(10)은 마찬가지로 중간 기판으로 간주될 수 있는데, 그 이유는 상기 기판이 기판(30)으로부터 최종적인 반도전성 층의 제조를 가능하게 하고, 이어서 최종 기판 상으로 전달될 것이며, 상기 기판(10)은 탈접합 후에 선택적으로 재사용 가능하기 때문이다. 상기 제1 기판(10)은 반도전성 또는 비도전성 물질, 예를 들어, 실리콘으로 이루어져 있다. 이것은 단일 층 또는 서로 다른 물질들의 여러 층들로 구성될 수 있다.
제2 기판(30)은 소스(source) 기판으로 간주될 수 있는데, 그 이유는 Smart CutTM 타입의 공정에서 이것은 박막(31)이 제1 기판(10), 즉, 중간 기판에 전달되게 하는 취약화(embrittlement) 지역을 포함하기 때문이다. 상기 제2 기판(30), 즉, 소스 기판은 예를 들어, 실리콘과 같은 반도전성 물질로 이루어진다. 이것은 그것 으로 이루어질 소정의 후속 사용들을 기초로 하여, 단일 층 또는 가능하게는 서로 다른 물질들의 여러 층들로, 예를 들어, SiO2 또는 Si3N4 층으로 덮혀 있는 실리콘 층으로 구성될 수 있다.
접합층(20)은 다른 타입의 영역들(22)로 인하여 서로 분리되는, 복수의 아일랜드들(21)로부터 형성된다.
구체적으로 유익한 방식에서, 아일랜드들(21)은 SiO2 또는 Si3N4와 같은 절연성 물질로 만들어진다.
제1 실시예에 따르면, 상기 다른 타입의 영역들은 아일랜드들의 물질과 다른 물질로 만들어진다.
아일랜드들이 기판(10)의 표면에 비하여 매우 작은 두께를 가지는 경우, 접합층은 예를 들어, (기판(10)이 실리콘인 점을 고려하면) 실리콘 영역들(22)에 의해 분리되는, 산화물 아일랜드들(21)을 포함할 것이다.
이 경우에, 아일랜드들(21)의 두께가 충분히 작아서, 아일랜드들(21) 사이의 영역들(22)에서 기판들(10, 30) 사이의 접합은 실리콘에 비해 낮은 정도인 접합 에너지를 가지고 일어난다.
대조적으로, 산화물 아일랜드들과 기판(30) 사이의 접합 에너지는 더 높다.
그 결과, 아일랜드들(21)의 전체 표면과 아일랜드들 사이의 영역들(22)의 전체 표면을 조절하는 것은, 복합 기판의 접합 에너지를 조절하는 것을 허용함을 이해할 수 있다.
또 다른 실시예에 따르면, 상기 다른 타입의 영역들(22)은 비어있고, 이에 의해 아일랜드들(21)의 상부면은 제1 기판(10)의 표면에 비해 상승되어 있다. 본 명세서의 나머지에서는, 아일랜드들을 둘러싸는 이러한 비어있는 영역들(22)은 마찬가지로 "채널들(channels)"이라는 용어로 지칭될 수 있다. 후술될 바와 같이, 이러한 채널들의 존재는 제2 기판(30)과 제1 기판(10)의 탈접합을 용이하게 한다.
아일랜드들(21)이 보이드(void)에 의해 둘러싸인 것으로 간주되는 두께는, 이용되는 물질들과 이어지는 열처리들에 달려있다. 실제로, 이러한 아일랜드들의 높이가 지나치게 작은 경우에 아일랜드들 사이의 채널들을 폐쇄시키려는(close) 기계적인 힘들이 존재한다. 구체적으로, 아일랜드들을 포함하는 구조물에 열처리들이 적용될 때에 아일랜드들의 물질은 다른 형태가 되고, 아일랜드들 사이에 존재하는 보이드를 충전하려는 경향을 가진다.
이 점에 있어서,
Figure 112009059070903-PCT00001
등에 의해 제안된 모델(Materials Science and Engineering R25, 1999, pp. 1-88, model p. 8)에 대한 참고가 이루어질 수 있다. 도 4는 이러한 모델에 관한 것인데, 채널들이 폐쇄될 때의 높이 제한을 보여주고, 1 nm 보다 큰 아일랜드 두께의 경우에는 폐쇄되지 않는 채널들이 획득되는 점이 관찰된다.
결과적으로, 범위가 최대 백 나노미터까지인 아일랜드들(21) 사이의 거리에 대하여, 아일랜드들이 SiO2로 만들어지는 경우, 그리고, 빛에 의한 열처리들이 적용되는 경우에, 약 백 나노미터 수준의 아일랜드(21) 두께는 충분하다고 여겨질 수 있다. 한편, 강한 열처리의 경우에, 아일랜드들(21) 사이의 보이드 영역들(22)을 획득하고 또한 그럼으로써 아일랜드들 사이에 채널들을 형성하기 위해서는, 아일랜드들(21)을 수 나노미터의 두께로, 그리고, 더욱 정확하게는 약 50에서 100 Å 두께로 형성하는 것이 필요하다. 마찬가지로, 더 좁은 채널들로 제한되어, 즉, 그 너비가 약 십 분의 수 nm로 유지되는 것이 가능하다.
바람직한 일 실시예에 따르면, 아일랜드들(21)의 두께는 일정하고, 5에서 1000 옹스트롬 사이이고, 바람직하게는 10에서 100 Å 사이이다.
아일랜드들(21)은 제1 기판의 표면에 걸쳐 특정 패턴으로 분포하고, 다른 타입의 영역들(22)은 보완적인 패턴으로 분포한다. 이러한 패턴들은 복합 기판의 소정의 접합 에너지 및/또는 선택된 탈접합 기술에 따라 최적화될 수 있다.
예를 들어, 화학적 수단(액체 또는 기체)을 통한 탈접합의 경우, 방사 배열을 가진 채널뿐 아니라 예를 들어, 도 2에 도시된 바와 같이, 층(20) 안으로 식각 용액의 전달을 용이하게 할 수 있는, 동심원들의 형태인 다른 배열들을 가지는 채널들에 대하여 선호가 주어질 수 있다. 이어서, 약 수십 nm에서 수백 nm까지의 너비를 가지는 채널들(22)을 생성하는 것이 가능할 것이고, 이러한 채널들(22)이 수백 나노미터에서 수 um의 너비로 측정될 수 있는 아일랜드들(21)을 분리한다. 이러한 맥락에서, 아일랜드들(21)의 사이즈보다 채널들(22)의 사이즈를 조절하는 것이 더 중요한데, 이것은 식각 용액이 접합층(20)의 중심까지 전달되게 하는 것이 채널들이기 때문이다.
기계적 탈접합이 선택된 경우, 균열 파동 전달(fracture wave propagation) 에서 서지(surges)가 유발되지 않고, 가능한 테어링(tearing)을 예방하기 위하여, 예를 들어, 도 3에 도시된 바와 같이, 실질적으로 동일한 형태이고 치수가 작은 아일랜드들을 가지는, 가능한 가장 균일한 분포의 아일랜드들이 선호될 것이다. 이어서, 수 nm에서 수십 나노미터, 또는 심지어 수백 나노미터까지 측정되며, 실질적으로 동일한 치수들을 가지는 채널들(22)에 의해 분리되는 아일랜드들(21)이 형성될 것이다. 접합 에너지는 아일랜드들(21)의 표면과 채널들(22)의 표면 사이의 비율에 의해 조절될 것이다.
또한, 화학적 보조형(assisted) 기계적 탈접합을 수행하는 것도 가능한데, 이것은 구체적으로 웨이퍼 에지들에 대하여 더욱 쉬운 탈접합을 가능하게 한다.
그 결과, 아일랜드들(21)의 길이와 너비는 대략 일 나노미터에서 수 마이크로미터까지, 바람직하게는 1 nm에서 일 마이크로미터까지, 또는 심지어 1 nm에서 수십 나노미터까지 변할 수 있다. 그 결과, 제거 공정 중에 테어링의 위험이 없을 정도로 아일랜드들(21)은 충분히 작다.
그리하여, 표면 레이아웃은 즉, 소정의 패턴으로 분포되고, 제1 기판의 상부면과 아일랜드들의 하부면 사이에서 일정한 레벨 차이를 가지는 아일랜드들의 세트로 정의되어 왔다. 결과적으로, 상기 레이아웃은 제1 기판의 표면에 걸친 그 분포뿐 아니라, 아일랜드들의 두께는 물론, 그 표면도 고려한다.
그리하여, 접합층은 제2 기판(30)과의 조립(assembly) 중에 우수한 품질의 접합의 생성을 가능하게 하는 이점을 가지는데, 실제로, 아일랜드들은 모두 동일한 레벨에 위치하므로, 아일랜드들이 불연속적이라도 접합층은 균일한 두께를 가지며, 그럼으로써, 적절한 접합 에너지를 보장하는 것을 가능하게 만든다.
접합층은, 아일랜드들의 물질과 동일한 물질로 구성될 수 있지만 연속적일 수 있는 층보다 분리하기가 쉬운 또 다른 이점을 가진다.
실제로, 접합 표면은 아일랜드들의 전체 표면에 대응되고, 그 결과, 두 기판들 사이의 계면의 전체 표면보다 작다.
그러므로, 제1 기판(10)으로부터 제2 기판(30)을 분리하기 위해 적용될 탈접합력(debonding force)의 정도는 더 작다.
화학적 식각은 구체적으로 탈접합 공정에 적절한 것으로 판명되었다.
실제로, 보이드 영역들(22)에 의해 형성되는 채널들은, 두 기판들(10, 30)의 조립에 의해 형성되는 계면의 중심까지 식각 용액(또는 기체)이 확산되는 것을 가능하게 하고, 이것은 전체 표면에 걸쳐 균일한 탈접합을 증진시킨다.
레진(resin) 마스크를 통해 식각하는 것이 요구되는 경우에, 바람직하게는 플루오르화 수소산(HF) 또는 암모늄 플루오루화물(ammonium fluoride)이 이용될 것이다. 액체 형태에서, 플루오르화 수소산은 바람직하게는 5에서 50%의 범위를 가지는 것이 가능한 농도로 이용될 것이다. 기체 형태에서, 플루오르화 수소산은 이것이 기체 상태가 되기에 적합한 온도(즉, 물에 49%까지 희석된 HF의 경우에 106 ℃ 보다 큰 온도)에서 이용될 것이다.
식각될 물질들이 SiO2가 아닌 경우에는, 본 기술분야에서 통상의 지식을 가진 자에게 알려진 적절한 식각 용액들이 이용될 것이다.
아일랜드들(21)이 그 사이에 존재하는 채널들에 대해 너무 작은 두께를 가지더라도, 그리고 접합층(20) 미시적인 스케일에서 평면으로 나타날 수 있을지라도, 아일랜드들(21)의 다소 상승된 표면은, 아일랜드들 사이의 영역들(22)에서 제1 기판(10)의 분자들과 제2 기판(30)의 분자들 사이의 거리가 더 크고, 그럼으로써, 더 약한 화학적 접합 및 더 약한 접합 에너지를 생성하는 것을 의미한다. 반대로, 아일랜드들(21)과 제2 기판(30) 사이에는 우수한 정도의 접합 에너지가 있다.
그러므로, 접합층에 대한 적절한 레이아웃을 선택함으로써, 복합 기판을 탈접합하는데 필요한 힘을 조절하는 것이 가능하다는 점을 알 수 있다. 실제 현장(practice)에서, 아일랜드들의 표면들의 합이 작을수록, 기판을 탈접합하는 것은 더 쉬울 것이다.
더욱이, 패턴들의 사이즈를 변경함으로써, 아일랜드들의 동일한 전체 표면 영역에 대하여 접합 영역들의 다양한 분포들을 획득하는 것이 가능하다. 그러므로, 접합 에너지를 균일하게 보다 잘 분포시키기 위하여, (블리스터들(blisters) 또는 찢어짐(tears)의 형성을 더욱 쉽게 이끌 것인) 큰 보이드 영역들로부터 분리되는 큰 접합 영역들을 가지거나, 또는 바람직하게는 작지만 더 많은 공간들을 가지는 것이 가능하다.
상술된 바와 같은 본 발명에 따른 복합 기판을 제조하기 위한 공정에 대하여 이하에서 서술하기로 한다.
후술되는 설명은 소스 기판에서, 그것의 접합 층으로 코팅된 중간 기판으로 반도전성 층을 전달하기 위한 SmartCutTM 타입의 공정을 제안하는데, 본 기술분야에서 통상의 지식을 가진 자에게 알려진 다른 기술들이, 예를 들어, BSOI(Bonded SOI) 또는 다른 BESOI(Bonded and Etched-Back SOI)를 포함하는 것들이, 접합 층의 타입 및 그것의 기계적인 번인(burn-in) 저항에 따라 예상될 수 있다. 분자 응착 접합을 기초로 하는 것 외에도, 이러한 기술들은 연마 타입의 기술들 및/또는 화학적 식각 기술들을 통해 소스 기판의 물리적인 제거를 기초로 하는데, 이것은 상기 소스 기판이 파괴되는 결과를 낳는다.
도 5A를 참조하면, 제1 단계는 제1 기판(10)의 표면 상에 소정의 패턴을 한정할 마스크(40)를 형성하는 단계를 포함한다.
아일랜드들을 형성하고자 하는 제1 기판(10)의 표면의 영역들을 커버하지 않도록 마스크(40)를 형성된다. 마스크(40)의 제1 실시예는 본 기술분야에서 통상의 지식을 가진 자에게 잘 알려진 포토리소그래피(photolithography) 기술을 이용하는데. 감광 수지가 제1 기판(10)의 전체 표면에 걸쳐 증착되고, 이어서 상기 기판 위에 또는 상기 광원 위에 놓인 마스크를 통한 광 복사(light radiation)에 노출되며, 최종적으로 상기 수지는 광에 노출되지 않은 영역에서 분해된다.
또 다른 실시예에 따르면, 마스크는 기판의 전체 표면에 걸쳐 증착되고, 이어서 특정 영역들이 리소그래피에 의해 선택적으로 식각된다.
패턴들을 가진 마스크(40)를 형성하기 위한 또 다른 방법은 수지를 이용하는 것인데, 상기 패턴들은 인쇄(press) 시스템을 이용하여 인쇄되고, 이것은 나노 압 입(nanoindentation)을 포함한다.
패턴들은 필요한 접합 에너지 및/또는, 복합 기판이 탈접합될 것이 의도되는 경우라면, 선택된 탈접합 기술에 따라 최적화될 수 있다.
예를 들어, 도 2를 참조하여 상술한 바와 같이, 화학적 수단(액체 또는 기체)을 통한 제거의 경우에, 방사상 배치를 가진 채널뿐 아니라, 접합 층(20) 안으로 식각 용액의 전달을 용이하게 할 수 있는 동심원들의 형태인 다른 배치들을 가진 채널들에 대하여 선호가 주어질 수 있다. 만약 도 3을 참조하여 상술한 바와 같이 기계적인 제거 방식이 선택되면, 가장 균일한 분포의 아일랜드들이 선호될 것이다.
아일랜드들에 대한 사이즈 하한 값은 리소그래피 또는 나노 압입 기술들을 이용하여 결정된다. 상한 값은, 탈접합 공정 중의 블리스터들 또는 찢어짐들과 같은 결함들의 형성을 예방하는 것을 고려하여 결정된다. 아일랜드들의 길이와 너비는 바람직하게는 1 나노미터에서 1 마이크로미터 사이일 것이다.
도 5B를 참조하면, 제2 단계는 마스크가 없는(mask-free) 영역 또는 캐비티가 없는(cavity-free) 영역으로 변형하거나 충전하는 단계를 포함한다.
바람직한 실시예에 따르면, 플라즈마 처리가 적용된다.
캐비티들의 표면을 경미하게 식각하는 동안, 플라즈마는 캐비티들의 안에서 매우 얇은(fine) 막의 성장을 가능하게 한다.
예를 들어, 실리콘 기판(10)에 적용되는 산소 플라즈마 처리 중에, SiO2의 얇은 막이 형성되는데, 이 때, 산화물은 시작(starting) Si보다 부피가 더 크다. 이러한 솟아오름(swelling)의 크기 정도는 수 옹스트롬에 달한다.
플라즈마의 타입은 캐비티들 안에서 형성하고자 하는 접합 층의 타입에 따른다.
그러므로, 기판(10)이 실리콘으로 이루어진 경우에, 바람직하게는 SiO2의 아일랜드들을 형성하기 위하여 산소 플라즈마 처리가 이용되는 반면, Si3N4의 아일랜드들을 획득하기 위해서는 질소 플라즈마가 바람직하다.
본 기술분야에서 통상의 지식을 가진 자는 기판(10)의 물질과 아일랜드들(21)에 대한 소정의 물질을 적합한 플라즈마를 선택할 것이다.
또한, 다양한 타입들의 플라즈마를 결합하는 것도 가능하다.
그러므로, 기판(30) 상의 N2 플라즈마와 기판(10) 상의 O2 플라즈마의 이중 활성화(dual activation)를 획득하는 것이 가능하고, 이에 의해 기판(30) 상에 형성된 Si3N4의 층도 식각 장벽으로 작용하고, 이것은 후속 기술 단계들에 대하여 유용할 수 있다.
아일랜드들의 두께는 플라즈마 조건들에 의해 결정된다.
이런 맥락에서, 비테일(Vitale) 등이 J. Vac. Sci. Technol. B 21(5), Sept/Oct 2003에 개시한 논문인, 고밀도 플라즈마 폴리실리콘 게이트 식각 중의 플라즈마 산화에 의해 유발되는 실리콘 리세스의 감소 (Reduction of silicon recess caused by plasma oxidation during high-density plasma polysilicon gate etching)에 대한 참조가 이루어질 수 있다.
그러므로, 대략 25 Å에서 대략 100 Å의 범위의 두께를 가지는 산화물을 획득할 수 있다.
Vitale 등의 논문에 나타난 바와 같이, Si 웨이퍼의 O2 플라즈마 처리 중에, 그리고, 산화물의 초기 형성 후에, 플라즈마에 의한 산화물의 식각과 아래 놓인 Si의 산화 사이에는 경쟁(competition)이 있다.
이것은 아일랜드들(21)이 기판(10) 안으로 밀리는 결과를 낳는다.
아일랜드들의 상부와 아일랜드들 사이에 위치하는 기판(10)의 영역들의 표면 사이의 레벨 차에 대응되는 단차들(steps)의 높이가 감소한다.
이것은 플라즈마 시간에 의하여 정확하게 조절될 수 있다.
그러므로, 약 5Å의 단차들을 획득하는 것이 가능하다.
십에서 백 옹스트롬 사이의 높이의 단차들을 형성하는 것을 시도하는 것이 바람직하다.
그 결과, 플라즈마 처리는 약 수 옹스트롬의, 형성된 아일랜드들의 두께를 매우 정확하게 조절하는 것이 가능한 이점을 나타낸다.
본 발명에 따른 기판(10)의 표면에서 아일랜드들(21)을 형성하기 위한 플라즈마의 이용에 대한 "표준" 조건들의 범위는:
- RF 전력: 0에서 4000 와트
- 압력: 10에서 200 mTorr
- 유속(flow rate): 50에서 2000 sccm
- 기체: O2, N2, Ar,
- 온도: -5에서 60 ℃
- 기간: 5 초에서 수 분
일반적으로, (대략 40 Å의 단차를 형성할 것인) 75 Å 두께의 아일랜드를 형성하기 위하여, 1300 W의 RF 전력에서, 50 mTorr의 압력에서 20 초 동안, 그리고, 주위 온도에서 200 sccm의 유속으로, O2 플라즈마가 이용될 수 있다.
다른 실시예에서, 친수성 표면을 회복하고, 그리고/또는 수지를 제거하기 위하여, 더욱 효율적인 아일랜드-형성 식각을 가능하게 하는 불소화(fluorinated) 가스 계의 플라즈마(CF4, Ar, O2)를, 순수 O2 플라즈마로 끝나도록 하여, 이용하는 것이 마찬가지로 가능하다.
플라즈마 처리의 또 다른 이점은 기판들을 활성화시키고 분자 응착-접합된 기판들의 접합 에너지들을 세게 하는 효과에 있다.
그러므로, 플라즈마 처리는 절연성 아일랜드들의 형성과 그것들의 활성화를 단일 단계로 결합하는 이점을 가진다.
캐비티들을 충전하는 또 다른 방법은 본 기술분야에서 통상의 지식을 가진 자에게 잘 알려진 기술들을 이용하여, 증착 또는 열적 산화를 통해 SiO2 아일랜드들을 형성하는데 있다. 열적 산화가 이용되는 경우에, 산화물의 두께는 대략 20에서 수 천 옹스트롬 사이로 조절될 수 있다.
또 다른 일 실시예에 따르면, 더 큰 두께를 가진 아일랜드들을 획득하기 위하여, 플라즈마 처리를 통한 아일랜드들 형성에 더하여 열적 산화가 수행될 수 있다. 이것과 같은 경우에서, 먼저 제1 기판(10)의 산화가 그것의 전체 표면에 걸쳐서 수행되고, 이어서 상술된 마스킹 단계가 수행되며, 이어서 마스크 안의 개방된 캐비티들 안의 산화물이 플라즈마 처리에 의해 식각된다.
도 5C를 참조하면, 제3 단계는 소정의 패턴으로 분포되는 절연성 아일랜드들(21)을 포함하는 접합 층(20)을 획득하기 위하여, 마스크(40)를 제거하는 단계를 포함한다. 이러한 아일랜드들은 상술된 플라즈마 처리를 통해 획득되고, 또한 활성화된다.
마스크(40)의 성질을 기초로 하여, 마스크를 선택적으로 제거하도록, 플라즈마 처리 또는 화학적 식각이 이용될 수 있다.
다른 실시예에 따르면, 아일랜드들(21)이 형성되는 시간과 동일한 시간에, 마스크(40)를 제거하는데 플라즈마 처리가 이용될 수 있다. 실제로, 감광 수지들은 산소 플라즈마를 이용하여 상대적으로 종래의 방식으로 제거된다.
플라즈마 처리가 수지를 제거하는데 바람직하지 않은 경우에는, 수지의 두께는 플라즈마 활성화 단계 중에 전적으로 소모되지 않을 정도로 충분하게 선택될 것이다.
한편, 하나의 동일한 처리로 아일랜드들이 생성되고 수지들이 제거되는 것이 바람직한 경우에는, 상기 처리 중에 그 전부가 소모되는 것을 보장하는 적절한 수지의 타입과 두께를 선택하는 것으로 충분할(suffice) 것이다.
그 결과, 다른 타입의 영역들(22)에 의해, 바람직하게는 보이드들 또는 제1 기판(10)의 물질들에 의해 서로 분리되는 아일랜드들(21)로 구성되는 접합층(20)이 획득되고, 그 결과 아일랜드들(21)이 제1 기판(10)의 표면에 비해 상승한다.
마스크의 사용은 패턴들을 매우 정확하게 정의하는 것을 가능하게 하기 때문에, 접합 표면이 정확하게 조절된다.
더욱이, 아일랜드들(21)의 두께도 매우 정확하게 조절되고, 이에 의해 접합 층(20)은 비록 불연속적이더라도 균일한 두께를 가지며, 그럼으로써 제2 기판(30)에 대하여 적절한 접합 에너지를 보장하는 것을 가능하게 한다.
더욱이, 블리스터들과 같은 결함들의 형성을 최소화하기 위하여 아일랜드들(21)의 사이즈와 분포가 선택될 수 있다.
제4 단계는 제2 기판(30)을, 아일랜드들(21)을 포함하는 절연성 층(20)으로 커버된 제1 기판(10) 상으로 분자 응착-접합하는 단계를 포함한다.
종래의 예비적인 연마와 세정 단계들이 수행될 수 있다.
제2 기판(30)은 그것의 표면에 절연성 층(예를 들어, SiO2 또는 Si3N4)을 선택적으로 포함할 수 있다.
도 6A 또는 7A를 참조하면, 마찬가지로 상기 제2 기판은, 얇은(fine) 층(31)을 제1 기판(10)으로 전달하려는 목적을 위하여, (점선들로 나타난) 취약화(embrittlement) 영역을 형성하는 것을 의도한 주입 단계를 겪었을 수 있다.
SOI 구조들과 같은 SeOI 타입의 구조들의 경우에, 예를 들어, 종래의 열 처 리들을 이용하는 열 처리 단계가 바람직하게는 절연성 층의 아일랜드들과 제2 기판 사이의 접합 에너지를 세게 하는 목적을 위하여 적용된다.
도 6B 또는 7B를 참조하면, 구체적으로 제2 기판(30)이 상술된 주입 단계를 겪은 경우에, 제2 기판(30)의 잔여물(32)은 이어서 열처리나 화학적 처리에 의해, 또는 기계적 힘들의 인가에 의해 취약화 영역을 따라 분리된다.
복합 기판을 탈접합하기 위한 다양한 기술들이 이하에서 설명될 것이다.
탈접합은 기계적인 제거를 통해 또는 HF 처리와 같은 선택적인 식각을 통해 수행되는데, 예를 들어, 이러한 처리는 아일랜드들 사이의 접합되지 않은 영역들의 존재로 인해 용이해진다. 탈접합 후에, 층(31)의 표면의 처리는 그것을 연마하기 위하여 수행되어야 한다.
분리하고자 하는 층의 두께와 최종 처분(fate)에 따라 여러 가지 경우들이 제시된다.
도 6B를 참조하면, 층(31)이 스스로 지지될 수 있을 정도로 충분히 두꺼운 경우에, 이것은 접합 층(20)으로부터 제거된다. 일반적으로 층은 그것의 두께가 수 마이크로미터보다 크면 스스로 지지될 수 있다.
도 7B를 참조하면, 층(31)이 더 얇으면, 이것은 그것의 지지부로서 작용할 최종 기판(60) 상으로 전달되어야 한다. 이러한 점을 위해, 도 7C를 참조하면, 상기 최종 기판(60)은 층(31) 상으로 접합되고, 이어서, 도 7D를 참조하면, 접합 층(20)에 대하여 탈접합이 수행된다.
또 다른 대안적 실시예에 따르면, 층(31)은 에피택셜(epitaxial) 성장을 위 한 시드(seed) 층으로 작용할 수 있다.
마찬가지로, 층(31)은 예를 들어, 스마트 카드(smart card) 타입의 어플리케이션들의 경우에 또 다른 기계적인 지지부(플라스틱 필름, 금속층, ...) 상으로 접합될 수 있다.

Claims (13)

  1. 제1 기판(10)을 제2 반도전성 기판(30) 상에 접합하는 단계를 포함하는 복합(composite) 기판의 제조 방법으로서,
    상기 접합하는 단계 전에, 상기 제1 기판과 상기 제2 기판 사이에 접합 층(20)을 형성하는 단계를 포함하고,
    상기 접합 층(20)은, 상기 제1 기판(10)의 표면에 걸쳐 결정된 패턴으로 분포되고, 보완적인 패턴으로 분포되는 다른 타입의 영역들(22)에 의해 서로 분리되는 복수의 아일랜드들(islands)(21)을 포함하고,
    상기 아일랜드들(21)은 상기 제1 기판(10)의 물질의 플라즈마 처리를 통해 형성되는 것을 특징으로 하는 복합 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 다른 타입의 영역들(22)은 상기 아일랜드들(21)의 물질과 다른 물질로 이루어진 것을 특징으로 하는 복합 기판의 제조 방법.
  3. 제1항에 있어서,
    상기 다른 타입의 영역들(22)은 비어있는 것을 특징으로 하는 복합 기판의 제조 방법.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 플라즈마는 O2 또는 N2 타입, 또는 O2와 N2의 혼합물로 이루어진 것을 특징으로 하는 복합 기판의 제조 방법.
  5. 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 방법은,
    i) 마스크(40)가 상기 패턴에 대응하는 영역들을 커버하지(cover) 않도록, 상기 제1 기판(10)의 상기 표면 상에 상기 보완적인 패턴으로 상기 마스크(40)를 형성하는 단계,
    ii) 상기 마스크(40)에 의해 커버되지 않는 상기 제1 기판(10)의 상기 영역들에 상기 아일랜드들(21)을 형성하는 단계를 포함하는 것을 특징으로 하는 복합 기판의 제조 방법.
  6. 제5항에 있어서,
    마스크(40)를 제거하는 단계 iii)은 상기 단계 ii)의 수행 중에 또는 수행 후에 수행되는 것을 특징으로 하는 복합 기판의 제조 방법.
  7. 제1항 내지 제6항 중 어느 하나의 항에 있어서,
    상기 접합하는 단계 전에, 박막(31)을 한정하기 위하여 상기 제2 기판(30)에 취약화(embrittlement) 영역이 생성되는 것을 특징으로 하는 복합 기판의 제조 방 법.
  8. 제7항에 있어서,
    상기 접합하는 단계 후에, 상기 제2 기판(30)의 잔여물(32)은 상기 취약화 영역을 따라 분리되어, 상기 박막(31)은 상기 제1 기판(10) 상으로 전달되는 것을 특징으로 하는 복합 기판의 제조 방법.
  9. 제1항 내지 제8항 중 어느 하나의 항에 있어서,
    상기 접합 공정(operation)은 분자 응착(molecular adhesion) 접합 공정인 것을 특징으로 하는 복합 기판의 제조 방법.
  10. 제1항 내지 제9항 중 어느 하나의 항에 있어서,
    상기 접합하는 단계 후에, 접합 에너지를 강화하도록(intensify) 의도된 열처리가 수행되는 것을 특징으로 하는 복합 기판의 제조 방법.
  11. 제1항 내지 제10항 중 어느 하나의 항에 있어서,
    상기 접합하는 단계 후에, 상기 제2 기판(30)과 상기 제1 기판(10)을 탈접합(debonding)하는 단계가 수행되는 것을 특징으로 하는 복합 기판의 제조 방법.
  12. 제11항에 있어서,
    상기 탈접합 공정은 화학적 식각을 통해 수행되는 것을 특징으로 하는 복합 기판의 제조 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 탈접합하는 단계 전에, 상기 박막(31)이 최종 지지부(60) 상에 접합되는 것을 특징으로 하는 복합 기판의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5429200B2 (ja) 2010-05-17 2014-02-26 株式会社村田製作所 複合圧電基板の製造方法および圧電デバイス
FR3005895B1 (fr) * 2013-05-27 2015-06-26 Commissariat Energie Atomique Procede d'assemblage de deux substrats de nature differente via une couche intermediaire ductile
CN105575869A (zh) * 2014-10-13 2016-05-11 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN106653676B (zh) * 2015-11-03 2019-12-24 中芯国际集成电路制造(上海)有限公司 衬底结构、半导体器件以及制造方法
US10600635B2 (en) 2017-04-20 2020-03-24 Elyakim Kassel Method and apparatus for a semiconductor-on-higher thermal conductive multi-layer composite wafer
US10910272B1 (en) * 2019-10-22 2021-02-02 Sandisk Technologies Llc Reusable support substrate for formation and transfer of semiconductor devices and methods of using the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612249A (en) * 1996-05-14 1997-03-18 Advanced Micro Devices, Inc. Post-gate LOCOS
JPH10239226A (ja) * 1997-02-27 1998-09-11 Sumitomo Sitix Corp 試料作製方法及び薄膜ｓｏｉ基板の欠陥観察方法
US6143628A (en) * 1997-03-27 2000-11-07 Canon Kabushiki Kaisha Semiconductor substrate and method of manufacturing the same
JP4298009B2 (ja) * 1998-07-22 2009-07-15 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び半導体装置の作製方法
FR2823599B1 (fr) 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2823596B1 (fr) 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
ATE531077T1 (de) * 2002-12-19 2011-11-15 Nxp Bv Belastungsfreies zusammengesetztes substrat und verfahren zur herstellung eines solchen zusammengesetzten substrats
FR2849017B1 (fr) * 2002-12-20 2005-11-18 Michel Bruel Procede de traitement d'une structure pour l'obtention d'un espace interne et structure presentant un espace interne.
CN1315155C (zh) * 2004-03-19 2007-05-09 中国科学院上海微系统与信息技术研究所 一种绝缘层上硅结构的制备方法
EP1605502A1 (en) * 2004-06-08 2005-12-14 Interuniversitair Microelektronica Centrum Vzw Transfer method for the manufacturing of electronic devices
FR2876220B1 (fr) * 2004-10-06 2007-09-28 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.
FR2876219B1 (fr) * 2004-10-06 2006-11-24 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.
FR2873235A1 (fr) * 2004-12-31 2006-01-20 Soitec Silicon On Insulator Procede d'obtention d'un substrat demontable a energie de collage controlee
JP2007173694A (ja) * 2005-12-26 2007-07-05 Canon Inc 半導体基板の作製方法
US7605054B2 (en) * 2007-04-18 2009-10-20 S.O.I.Tec Silicon On Insulator Technologies Method of forming a device wafer with recyclable support

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