JPH0476951A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ Ｓｏｌ基板を含む半導体装置の製造方法に関し、チャー
ジアップによる破壊を減少させることを目的とし、 半導体基板面に選択的に絶縁膜を形成し、該絶縁膜が形
成されていない露出部に導電膜を被着して半導体基板面
をほぼ平坦化する工程、次いで、該半導体基板のほぼ平
坦化面上に前記導ｔａによって該半導体基板と電気的に
接続する半導体層を形成する工程、 次いで、該半導体層に半導体デバイスを作成した後、該
半導体デバイスが前記半導体基板と電気的に切断される
位置で該半導体基板をダイシングカットし、ＳＯＪ基板
からなる半導体デバイスを形成する工程、または、該半
導体層に半導体デバイスを作成し、デバイス形成工程に
おいて半導体層を複数に絶縁分離する絶縁トレンチを形
成した後、ダイシングして半導体チップに分割し、前記
半導体基板と絶縁分離された第１半導体領域と半導体基
板と電気的に接続した第２半導体領域との２領域からな
る半導体デバイスを形成する工程が含まれてなることを
特徴とする。

他の方法として、半導体基板上に絶縁膜を介して半導体
層を形成する工程と、 次いで、該半導体基板に該絶縁膜を突き抜けて半導体基
板に達するＵ溝トレンチを選択的に形成し、該Ｕ溝トレ
ンチに導電体を埋め込んで、該半導体基板と前記半導体
層とを電気的に接続する工程、次いで、該半導体層に半
導体デバイスを作成し、デバイス形成工程において半導
体層を複数に絶縁分離する絶縁膜トレンチを形成した後
、ダイシングして半導体チップに分割し、前記半導体基
板と絶縁分離された第１半導体領域と半導体基板と電気
的に接続した第２半導体領域との２領域からなる半導体
デバイスを形成する工程が含まれることを特徴とする。

且つ、半導体装置は、半導体基板上に底面および側面が
絶縁膜で分離された第１半導体層領域と、底面の絶縁膜
に導電膜を設けて該導電膜を通じて半導体層が半導体基
板に接続する第２半導体層領域とを具備していることを
特徴とする。

［産業上の利用分野］ 本発明は半導体装置の製造方法にかかり、特にＳｏｌ基
板を含む半導体装置の製造方法に関する。

Ｓ　ＯＩ　（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏ
ｒ）基板上に構成されるＩＣ，ＬＳＩなどのＳＯＩ構造
半導体装置が次世代のデバイス（Ｄｅｖｉｃｅ）技術と
して期待されており、それは高速動作、耐放射線などに
優れたデバイスが得られるからである。

しかし、そのようなＳＯＩ構造半導体装置はチャージア
ップによって破壊され易く、その点を考慮する必要があ
る。

［従来の技術］ 従来のＳＯＩ基板の製造方法を第６図（ａ）〜（ｄ）に
示す工程順断面図によって説明する。

第６図（ａ）参照；まず、シリコン基板１上に膜厚１μ
ｍ程度のＳｉｎｇ（二酸化シリコン）からなる絶縁膜２
を生成する。生成方法はスチーム酸素中で１１０（１℃
、１〜２時間程度加熱すれば得られる。

第６図（ｂ）参照；次いで、その絶縁膜２の上に他のシ
リコン基板３′を接着させて酸素または窒素雰囲気で高
温処理し、絶縁膜２を介して２つのシリコン基板を接合
する。

第６図（Ｃ）参照：次いで、他のシリコン基板３゛を研
削し、更にポリッシュして薄いシリコン層３（膜厚数μ
ｍ程度）にする。これがＳｏ　！４板である。

第６図（ｄ）参照；次いで、そのシリコン層３に半導体
デバイスを作成した後、ダイシングして半導体層ツブ４
に分割する。

以上がＳＯＩ基板上に構成する半導体デバイスで、上記
例は張り合わせ法によるＳＯＩ基板の形成方法の例であ
る。このようなデバイスは寄生効果が大幅に軽減されて
動作の高速化が助長される。

また、外部からのノイズに強いデバイスが得られる。

Ｓｏｌ基板はその他の製法も知られており、第７図（ａ
）、　（ｂ）は従来の他のＳｏｌ基板の製造方法の工程
順断面図を示している。

第７図（ａ）参照；シリコン基板１上にＳｉＯ□からな
る絶縁膜２を生成した後、ＣＶＤ　（化学気相成長）法
によって多結晶シリコン膜３″を被着する。

第７図（ｂ）参照；次いで、その多結晶シリコン膜３″
を連続アルゴンレーザ（ＣＷ　−Ａｒ　Ｌａ５ｅｒ’）
ビームで走査して加熱溶融させ、多結晶シリコン膜を単
結晶のシリコン層３に変成する。

このＳｏｌ基板のシリコン層３に半導体デバイスを作成
した後、ダイシングして半導体チップに分割する。これ
はレーザアニール法によるＳｏ＋基板の形成方法で、多
結晶シリコン膜のほかに、アモルファスシリコン膜など
を被着しても良く、要するに、非単結晶性のシリコン層
を被着して単結晶に変成させる形成方法である。

［発明が解決しようとする課題］ ところで、上記のようなＳＯＩ基板にＭＯ３素子などの
半導体デバイスを作成する際、シリコン層３が絶縁膜２
で絶縁されているためにチャージ（電荷）が蓄積し易く
、そうすると、ＭＯ３素子のゲート絶縁膜などは１００
〜３００人程度の薄いＳｉＯ□であるから、チャージア
ップによって破壊されるといった問題が起こる。例えば
、イオン注入工程やプラズマエッチング工程、レジスト
除去のアンシング工程でチャージが溜り易くて、ゲート
絶縁膜などの薄い絶縁膜は破壊されるようになる。

本発明はそのような問題点を低減させて、チャージアッ
プによる破壊を減少させることを目的とした製造方法を
提案するものである。

し課題を解決するための手段］ その課題は、半導体基板面に選択的に絶縁膜を形成し、
該絶縁膜が形成されていない露出部に導電膜を被着して
半導体基板面をほぼ平坦化する工程、次いで、該半導体
基板のほぼ平坦化面上に前記導電膜によって該半導体基
板と電気的に接続する半導体層を形成する工程、 次いで、該半導体層に半導体デバイスを作成した後、該
半導体デバイスが前記半導体基板と電気的に切断される
位置で該半導体基板をダイシングカットし、Ｓｏｌ基板
からなる半導体デバイスを形成する工程が含まれる製造
方法によって解決される。

または、半導体基板面に選択的に絶縁膜を形成し、該絶
縁膜が形成されていない露出部に導電膜を被着して前記
半導体基板面をほぼ平坦化する工程、次いで、該半導体
基板のほぼ平坦化面上に前記導電膜によって該半導体基
板と電気的に接続する半導体層を形成する工程、 次いで、該半導体層に半導体デバイスを作成し、デバイ
ス形成工程において半導体層を複数に絶縁分離する絶縁
トレンチを形成した後、ダイシングして半導体チップに
分割し、前記半導体基板と絶縁分離された第１半導体領
域と半導体基板と電気的に接続した第２半導体領域との
２領域からなる半導体デバイスを形成する工程が含まれ
る製造方法によって解決される。

または、半導体基板上に絶縁膜を介して半導体層を形成
する工程と、次いで、該半導体基板に該絶縁膜を突き抜
けて半導体基板に達するＵ溝トレンチを選択的に形成し
、該Ｕ溝トレンチに導電体を埋め込んで、該半導体基板
と前記半導体層とを電気的に接続する工程、 次いで、該半導体層に半導体デバイスを作成し、デバイ
ス形成工程において半導体層を複数に絶縁分離する絶縁
膜トレンチを形成した後、ダイシングして半導体チップ
に分割し、前記半導体基板と絶縁分離された第１半導体
領域と半導体基板と電気的に接続した第２半導体領域と
の２領域からなる半導体デバイスを形成する工程が含ま
れる製造方法によって解決される。、 且つ、半導体基板上に底面および側面が絶縁膜で分離さ
れた第１半導体Ｎ領域と、底面の絶縁膜に導電膜を設け
て該導電膜を通じて半導体層が半導体基板に接続する第
２半導体層領域とを具備している半導体装置を作成すれ
ば、課題は解決される。

［作用］ 即ち、本発明は、Ｓｏｌ基板に介在させている絶縁膜を
部分的に導電膜に置き換え、半導体デバイスを作成する
際には半導体層からチャージが半導体基板側に逃げ易く
しておく。そして、その導電膜を丁度ダイシングライン
に一致させて、グイシングカットによって切削して除去
し、Ｓｏｌ基板からなる半導体デバイスの半導体チップ
に仕上げる。または、導電膜は残存させて、絶縁トレン
チを形成し、Ｓｏｌ基板上の半導体素子と半導体基板上
の半導体素子とからなる半導体チップに形成する。

また、他の方法として、Ｓｏｌ基板に介在させている絶
縁膜に選択的にＵ溝トレンチを形成し、それを導電膜で
埋め込んで、半導体デバイスを作成する際には半導体層
からチャージが半導体基板側に逃げ易くしておく。そし
て、絶縁トレンチを形成し、Ｓｏｌ基板上の半導体素子
と半導体基板上の半導体素子とからなる半導体チップに
形成する。

このような製造方法と半導体装置にすれば、チャージア
ップによる破壊を減少させることができる。

［実施例］ 以下、図面を参照して実施例によって詳細に説明する。

第１図（ａ）〜（ｅ）は本発明にかかる製造方法（１）
の工程順断面図を示しており、 第１図（ａ）参照；まず、シリコン基板１（半導体基板
）の上に５ｉＯｚからなる絶縁膜２（膜厚１μｍ程度）
をスチーム酸素中で１１００°Ｃ，１〜２時間時間前熱
して生成した後、その絶縁膜２をフォトプロセスを適用
して選択的にエツチングして、部分的に除去する。

その除去部分は半導体デバイスを作成したのち、半導体
チップに分割する際にフルカットダイシングのダイシン
グホイールによってカッティング除去される部分に一致
させてあり、また、その幅はホイール（刃の厚み６０μ
ｍ）による破砕幅が１００μｍ程度になるから、その破
砕幅程度、または、それより狭くしてお（。第２図は第
１図（ａ）工程のウェハー（シリコン基板１）の平面図
を示しており、方形の絶縁膜２以外が破砕除去部分にな
り、次工程で導電膜を埋める部分になる。

第１図（ｂ）参照；次いで、その絶縁膜２の除去部分に
ＣＶＤ法によって多結晶シリコン膜５（導電膜）を埋め
て平坦化させる。その埋没方法はシリコン基板のみに選
択成長させる成長方法、または、多結晶シリコン膜５を
全面に被着した後に、研削して除去する方法を用いる。

第１図（Ｃ）参照；次いで、その平坦化した絶縁膜２と
多結晶シリコン膜５の上に他のシリコン基板３°を接着
させて酸素または窒素雰囲気で高温処理して、絶縁膜２
と多結晶シリコン膜５を介してシリコン基板１と他のシ
リコン基板３゛とを接合する。

第１図（ｄ）参照；次いで、その他のシリコン基板３°
を研削し、更にポリッシュして薄いシリコン層３（数μ
ｍ程度；半導体層）にする。これまでがＳＯＩ基板の製
造方法である。

第１図（ｅ）参照；次いで、そのシリコンＭ３に半導体
デバイスを作成した後、フルカットダイシングして半導
体チップ４に分割する。その際、ダイシングラインは多
結晶シリコン膜５を含む部分になるから、グイシングし
た半導体チップ４は多結晶シリコン膜が除去されて、す
べてＳｏｌ基板上に形成した半導体デバイスになる。

以上が本発明にかかる製造方法（１）の概要で、二のよ
うな方法によれば製造方法中のチャージをシリコン基板
に逃がすことが可能になり、チャージアップによる破壊
を減少させる効果がある。

次の第３図（ａ）〜（ｅ）は本発明にかかる製造方法（
ＩＩ）の工程順断面図を示しており、第３図（ａ）参照
；まず、製造方法（１）と同様に、シリコン基板１　（
半導体基板）の上にＳｉＯ□からなる絶縁膜２（膜厚１
μｍ程度）をスチーム酸素中で加熱して生成したのち、
その絶縁膜２をフォトプロセスを適用して選択的にエツ
チングして、部分的に除去する。

但し、本実施例の除去部分はダイシングホイールによっ
てカッティング除去される破砕位置ではなく、ダイシン
グ後に半導体チップの内部に残存する位置になる。

第３１１ｆｆｌ（ｂ）参照；次いで、前記製造方法（１
）と同様に、絶縁膜２の除去部分にＣＶＤ法によって多
結晶シリコン膜５を埋め、平坦化させる。

第３図（Ｃ）参照；次いで、その絶縁膜２と多結晶シリ
コン膜５の上に他のシリコン基板３″を接着させて高温
処理し、絶縁膜２と多結晶シリコン膜５とを介してシリ
コン基板１と他のシリコン基板３“とを接合する。

第３図（ｄ）参照；更に、他のシリコン基板３°を研削
し、更にポリッシュして薄いシリコン層３（数μｍ程度
；半導体層）にする。これまでがＳＯＩ基板の製造方法
である。

第３図（ｅ）参照；次いで、そのシリコン層３に半導体
デバイスを作成するが、その際、素子を形成するシリコ
ン層の表面を微細素子形成領域６と一般素子形成領域７
とに分ける。それには、デバイス設計時に半導体デバイ
スを微細素子領域と一般素子形成領域とに分離しておい
て、ウェハープロセスの最終に近い工程で両領域を絶縁
分離する絶縁トレンチ８（絶縁溝）を形成する。そして
、微細素子形成領域６はＳＯＩ基板上に形成する第１半
導体層領域とし、−膜素子形成領域７は多結晶シリコン
膜５（導電膜）によってシリコン基板１に接続した半導
体基板上に形成する第２半導体層領域とする。一般素子
は外部からのノイズに比較的に強いために敢えてＳＯＩ
基板上に形成する必要はないからである。なお、絶縁ト
レンチ８は熱酸化法またはＣＶＤ法で５ｊＯｚ膜を生成
して埋没させても良いし、また、空隙のままでも良い。

また、上記例は導電膜として多結晶シリコン膜を例にし
たが、他の導電体膜でも構わない。

上記２つの実施例はＳＯＩ基板を張り合わせ法を用いた
製造法で説明したが、レーザアニール法を用いたＳＯＩ
基板も同様にして形成することができる。

次に、第４図（ａ）〜（ｄ）は本発明にかかる製造方法
（ＩＩＩ）の工程順断面図を示しており、第４図（ａ）
参照；まず、シリコン基板１（半導体基板）に酸素（０
□）イオンを注入し、熱処理してＳｉＯ□からなる絶縁
膜２を生成する。そのイオン注入は商加速電圧（１５０
ＫｅＶ以上）、高ドーズ量（１０１１１／ｃｉｆ１以上
）でおこない、且つ、注入条件を換えて複数回に分けて
打ち込んでも良い。これはＳ　Ｉ　Ｍ　ＯＸ　（Ｓｅｐ
ａｒａｔｉｏｎ　ｂｙ　ＩＭｐｌａｎｔｅｄ　ＯＸｙｇ
ｅｎ）法によってＳＯＩ基板を形成する形成法で、この
ようにすれば、張り合わせ法やレーザアニール法と同様
に、シリコン基板１上に絶縁膜２を介して薄いシリコン
層３（膜厚１ｕｍまたはそれ以下；半導体層）を設けた
Ｓｏｌ基板を形成できる。

第４図ｂ）参照；次いで、絶縁膜２を突き抜けてシリコ
ン基板１に達するＵ溝トレンチ９（例えば、幅１μｍ、
深さ１．５μｍ程度）を選択的に形成する。それには弗
素系ガスを反応ガスとしたＲＩＥ（リアクティブイオン
エツチング）法を適用してエツチングする。

第４図（Ｃ）参照−次いで、Ｕ溝トレンチに多結晶シリ
コン９を埋め込んで、シリコン基板１とシリコン層３と
を電気的に接続する。なお、この多結晶シリコン９の位
置はダイシング後に半導体チップの内部に残存する位置
として、その埋没法はシリコン基板のみへの選択成長法
、または、多結晶シリコンを被着して、表面を研削して
除去する方法を用いる。

第４図（ｄ）参照；次いで、そのシリコン層３に半導体
デバイスを作成する。その際、素子を形成するシリコン
層の表面を微細素子形成領域６と一般素子形成領域７と
に分け、多結晶シリコン９は一般素子形成領域に配置す
るように設計して、ウェハープロセスの最終に近い工程
で両領域を絶縁分離する絶縁トレンチ８を形成する。即
ち、微細素子形成領域６は第１半導体層領域となり、−
膜素子形成領域７は第２半導体層領域になる。゛この実
施例はＳＪＭＯＸ法によるＳｏｌ基板の形成方法を例に
したが、Ｓ　ＩＭＯＸ法に限るものではなく、張り合わ
せ法やレーザアニール法によってＳｏｌ基板を形成して
も製造できる。要するに、Ｕ溝トレンチを埋没する多結
晶シリコン９によって電気的に接続する第２半導体Ｎ領
域を形成する方法であり、また、導電体は多結晶シリコ
ン９に限るものではない。

次に、第５図（ａ）、　（ｂ）は本発明にかかる半導体
装置の断面図を示している。この例は第３図で説明した
製造方法（ＩＩ）によって作成したＤＲＡＭメモリの構
造の例で、記号１はシリコン基板、２は絶縁膜、５は導
電膜、８は絶縁トレンチ、　１０はメモリセル領域（第
１半導体層領域）、１１は周辺回路領域（第２半導体層
領域）を示し、メモリセルは微細素子であるからＳｏｌ
基板上に形成され、周辺回路素子は一般素子で作成され
るために通常の半導体基板上に形成されている。なお、
この構造は第４図で説明した製造方法（ＩＩＩ）によっ
ても同様に形成できるものである。

上記のような本発明による製造方法および構造にすれば
、製造工程中のシリコン層に蓄積されるチャージをシリ
コン基板に逸散させることができて、半導体デバイスの
チャージアップによる破壊を防止することができる。

［発明の効果］ 以上の実施例の説明から明らかなように、本発明によれ
ば製造工程中の半導体デバイスをチャージアップによる
破壊から保護することができて、半導体デバイスの製造
歩留の向上５高品質化に大きく寄与するものである。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明にかかる製造方法（１）
の工程順断面図、 第２図は第１図（ａ）工程のウェハーの平面図、第３図
（ａ）〜（ｅ）は本発明にかかる製造方法（ＩＩ）の工
程順断面図、 第４図（ａ）〜（ｄ）は本発明にかかる製造方法（Ｉ［
Ｉ）の工程順断面図、 第５図（ａ）、　（ｂ）は本発明にかかる半導体装置の
断面図、 第６図（ａ）〜（ｄ）は従来のＳｏｌ基板の製造方法の
工程順断面図、 第７図（ａ）、　（ｂ）は従来の他のＳＯＩ基板の製造
方法の工程順断面図である。 図において、 １はシリコン基板（半導体基板）、 ２は絶縁膜（Ｓｉ　Ｏ□膜）、 ３はシリコン層（半導体層）、 ３′は他のシリコン基板、 ５は多結晶シリコン膜（導電膜）、 ６は微細素子形成領域、７は一般素子形成領域、８は絶
縁トレンチ、 ９はＵ溝トレンチまたは多結晶シリコン、１０はメモリ
セル領域（第１半導体層領域）、１１は周辺回路領域（
第２半導体層領域）を示している。 第 閤 第 閣 第 図

Claims (4)

【特許請求の範囲】
1. （１）半導体基板面に選択的に絶縁膜を形成し、該絶縁
   膜が形成されていない露出部に導電膜を被着して半導体
   基板面をほぼ平坦化する工程、 次いで、該半導体基板のほぼ平坦化面上に前記導電膜に
   よって該半導体基板と電気的に接続する半導体層を形成
   する工程、 次いで、該半導体層に半導体デバイスを作成した後、該
   半導体デバイスが前記半導体基板と電気的に切断される
   位置で該半導体基板をダイシングカットし、ＳＯＩ基板
   からなる半導体デバイスを形成する工程が含まれてなる
   ことを特徴とする半導体装置の製造方法。
2. （２）半導体基板面に選択的に絶縁膜を形成し、該絶縁
   膜が形成されていない露出部に導電膜を被着して前記半
   導体基板面をほぼ平坦化する工程、次いで、該半導体基
   板のほぼ平坦化面上に前記導電膜によって該半導体基板
   と電気的に接続する半導体層を形成する工程、 次いで、該半導体層に半導体デバイスを作成し、デバイ
   ス形成工程において半導体層を複数に絶縁分離する絶縁
   トレンチを形成した後、ダイシングして半導体チップに
   分割し、前記半導体基板と絶縁分離された第１半導体領
   域と半導体基板と電気的に接続した第２半導体領域との
   ２領域からなる半導体デバイスを形成する工程が含まれ
   てなることを特徴とする半導体装置の製造方法。
3. （３）半導体基板上に絶縁膜を介して半導体層を形成す
   る工程と、 次いで、該半導体基板に該絶縁膜を突き抜けて半導体基
   板に達するＵ溝トレンチを選択的に形成し、該Ｕ溝トレ
   ンチに導電体を埋め込んで、該半導体基板と前記半導体
   層とを電気的に接続する工程、次いで、該半導体層に半
   導体デバイスを作成し、デバイス形成工程において半導
   体層を複数に絶縁分離する絶縁トレンチを形成した後、
   ダイシングして半導体チップに分割し、前記半導体基板
   と絶縁分離された第１半導体領域と半導体基板と電気的
   に接続した第２半導体領域との２領域からなる半導体デ
   バイスを形成する工程が含まれてなることを特徴とする
   半導体装置の製造方法。
4. （４）半導体基板上に底面および側面が絶縁膜で分離さ
   れた第１半導体層領域と、底面の絶縁膜に導電膜を設け
   て該導電膜を通じて半導体層が半導体基板に接続する第
   ２半導体層領域とを具備してなることを特徴とする半導
   体装置。