JP2000183157A - Ｓｏｉウェ―ハの製造方法 - Google Patents
Ｓｏｉウェ―ハの製造方法Info
- Publication number
- JP2000183157A JP2000183157A JP11322105A JP32210599A JP2000183157A JP 2000183157 A JP2000183157 A JP 2000183157A JP 11322105 A JP11322105 A JP 11322105A JP 32210599 A JP32210599 A JP 32210599A JP 2000183157 A JP2000183157 A JP 2000183157A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor substrate
- manufacturing
- soi wafer
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 106
- 239000004065 semiconductor Substances 0.000 claims abstract description 104
- 238000000034 method Methods 0.000 claims abstract description 55
- 238000005498 polishing Methods 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims description 54
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000010276 construction Methods 0.000 claims 2
- 238000000151 deposition Methods 0.000 claims 2
- 238000005406 washing Methods 0.000 claims 2
- 238000000227 grinding Methods 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- -1 oxygen ions Chemical class 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- LZZYPRNAOMGNLH-UHFFFAOYSA-M Cetrimonium bromide Chemical compound [Br-].CCCCCCCCCCCCCCCC[N+](C)(C)C LZZYPRNAOMGNLH-UHFFFAOYSA-M 0.000 description 1
- 101100130497 Drosophila melanogaster Mical gene Proteins 0.000 description 1
- 244000228957 Ferula foetida Species 0.000 description 1
- 101100345589 Mus musculus Mical1 gene Proteins 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76275—Vertical isolation by bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】 （修正有）
【課題】半導体層の厚さの均一度を向上させるＳＯＩウ
ェーハの製造方法を提供する。 【解決手段】 ベース基板１１と半導体基板２１を用意
し、ベース基板上に第１絶縁膜１２を形成する；半導体
基板の一側面に第１深さを持つトレンチ型の第１素子分
離膜２３を形成する；第１素子分離膜間に第１深さより
深い第２深さを持つトレンチ型の第２素子分離膜２５を
形成する；両素子分離膜の形成された半導体基板の一側
面上に第２絶縁膜２６を形成する；第１と第２絶縁膜が
接触するように、ベース基板と半導体基板を接合する；
第２素子分離膜が露出するように、該膜を研磨停止層と
して、半導体基板の他側面を１次研磨する；第２及び第
１素子分離膜が同じ深さを持つように、第２素子分離膜
をエッチングする；半導体層が形成されるように、第１
及び第２素子分離膜を研磨停止層として、半導体基板の
他側面を２次研磨する。
ェーハの製造方法を提供する。 【解決手段】 ベース基板１１と半導体基板２１を用意
し、ベース基板上に第１絶縁膜１２を形成する；半導体
基板の一側面に第１深さを持つトレンチ型の第１素子分
離膜２３を形成する；第１素子分離膜間に第１深さより
深い第２深さを持つトレンチ型の第２素子分離膜２５を
形成する；両素子分離膜の形成された半導体基板の一側
面上に第２絶縁膜２６を形成する；第１と第２絶縁膜が
接触するように、ベース基板と半導体基板を接合する；
第２素子分離膜が露出するように、該膜を研磨停止層と
して、半導体基板の他側面を１次研磨する；第２及び第
１素子分離膜が同じ深さを持つように、第２素子分離膜
をエッチングする；半導体層が形成されるように、第１
及び第２素子分離膜を研磨停止層として、半導体基板の
他側面を２次研磨する。
Description
【０００１】
【発明の属する技術分野】本発明はＳＯＩ(Silicon-On-
Insulator)ウェーハの製造方法に関し、特に素子が形成
される半導体層の厚さの均一度を向上させるためのＳＯ
Ｉウェーハの製造方法に関する。
Insulator)ウェーハの製造方法に関し、特に素子が形成
される半導体層の厚さの均一度を向上させるためのＳＯ
Ｉウェーハの製造方法に関する。
【０００２】
【従来の技術】近年、半導体素子の高集積化及び高性能
化に伴い、バルクシリコンからなる単結晶シリコンウェ
ーハの代わりに、ＳＯＩウェーハを用いた半導体集積技
術が注目されている。これは、ＳＯＩウェーハに集積さ
れた半導体素子が通常の単結晶シリコンウェーハに集積
された半導体素子と比較して、接合容量(Junction Capa
citance)の減少による高速化、しきい電圧(Threshold V
oltage)の減少による低電圧化、及び完全な素子分離に
よるラッチ-アップ(Latch-Up)の減少などの利点を持つ
ためである。
化に伴い、バルクシリコンからなる単結晶シリコンウェ
ーハの代わりに、ＳＯＩウェーハを用いた半導体集積技
術が注目されている。これは、ＳＯＩウェーハに集積さ
れた半導体素子が通常の単結晶シリコンウェーハに集積
された半導体素子と比較して、接合容量(Junction Capa
citance)の減少による高速化、しきい電圧(Threshold V
oltage)の減少による低電圧化、及び完全な素子分離に
よるラッチ-アップ(Latch-Up)の減少などの利点を持つ
ためである。
【０００３】前述したＳＯＩウェーハは、支持手段のベ
ース基板と、前記ベース基板上に配置されてボンディン
グ媒介体としての機能を行う埋め込み酸化膜と、前記埋
め込み酸化膜上に配置されて素子形成領域を提供する半
導体層との積層構造からなる。前記ＳＯＩウェーハを製
造する為に、従来はＳＩＭＯＸ(seperation by implant
ed oxygen)法及びボンディング法が利用されている。
ース基板と、前記ベース基板上に配置されてボンディン
グ媒介体としての機能を行う埋め込み酸化膜と、前記埋
め込み酸化膜上に配置されて素子形成領域を提供する半
導体層との積層構造からなる。前記ＳＯＩウェーハを製
造する為に、従来はＳＩＭＯＸ(seperation by implant
ed oxygen)法及びボンディング法が利用されている。
【０００４】ＳＩＭＯＸ法は、シリコンウェーハ内に酸
素イオンを注入し、次に、酸素イオンとシリコンが反応
するように熱処理を行うことにより、前記シリコンウェ
ーハの表面から所定深さに前記シリコンウェーハをベー
ス基板と半導体層に分離させる埋め込み酸化膜を形成
し、その結果、ベース基板、埋め込み酸化膜、及び半導
体層の積層構造からなるＳＯＩウェーハが得られる。ボ
ンディング法は、二枚のシリコン基板例えばベース基板
と半導体基板を、前記基板の何れか一つに形成された埋
め込み酸化膜の介在下でボンディングさせ、次に、前記
半導体基板の一部厚さを研磨して素子の形成される半導
体層を得て、その結果、ベース基板、埋め込み酸化膜、
及び半導体層の積層構造からなるＳＯＩウェーハが得ら
れる。
素イオンを注入し、次に、酸素イオンとシリコンが反応
するように熱処理を行うことにより、前記シリコンウェ
ーハの表面から所定深さに前記シリコンウェーハをベー
ス基板と半導体層に分離させる埋め込み酸化膜を形成
し、その結果、ベース基板、埋め込み酸化膜、及び半導
体層の積層構造からなるＳＯＩウェーハが得られる。ボ
ンディング法は、二枚のシリコン基板例えばベース基板
と半導体基板を、前記基板の何れか一つに形成された埋
め込み酸化膜の介在下でボンディングさせ、次に、前記
半導体基板の一部厚さを研磨して素子の形成される半導
体層を得て、その結果、ベース基板、埋め込み酸化膜、
及び半導体層の積層構造からなるＳＯＩウェーハが得ら
れる。
【０００５】ところが、ＳＩＭＯＸ法はイオン注入によ
って形成されるため、素子が形成される半導体層の厚さ
を調節し難く、かつ工程時間が長いという欠点がある。
よって、最近は二枚のシリコン基板をボンディングさせ
るボンディング法が主に用いられている。さらに、ボン
ディング法を用いたＳＯＩウェーハの製造方法は、その
製造工程の間に活性領域を限定する素子分離膜が備えら
れるため、公知の半導体製造工程で素子分離工程を省略
することができるという利点もある。
って形成されるため、素子が形成される半導体層の厚さ
を調節し難く、かつ工程時間が長いという欠点がある。
よって、最近は二枚のシリコン基板をボンディングさせ
るボンディング法が主に用いられている。さらに、ボン
ディング法を用いたＳＯＩウェーハの製造方法は、その
製造工程の間に活性領域を限定する素子分離膜が備えら
れるため、公知の半導体製造工程で素子分離工程を省略
することができるという利点もある。
【０００６】図１乃至図４はボンディング法を用いた従
来技術によるＳＯＩウェーハの製造方法を説明するため
の工程断面図である。図１を参照すれば、ベース基板１
が具備され、第１酸化膜２が前記ベース基板１の一側面
上に形成される。前記第１酸化膜２は熱酸化工程により
形成された熱酸化膜である。
来技術によるＳＯＩウェーハの製造方法を説明するため
の工程断面図である。図１を参照すれば、ベース基板１
が具備され、第１酸化膜２が前記ベース基板１の一側面
上に形成される。前記第１酸化膜２は熱酸化工程により
形成された熱酸化膜である。
【０００７】図２を参照すれば、バルクシリコンからな
る半導体基板３が具備され、トレンチ型の素子分離膜４
が前記半導体基板３に形成される。前記トレンチ型の素
子分離膜４は前記半導体基板３にトレンチを形成し、次
に、前記トレンチ内に酸化膜を埋め込むことにより形成
される。第２酸化膜５が前記素子分離膜４及び半導体基
板３上に形成される。前記素子分離膜４は素子形成領域
を限定する機能を行い、特に後続工程で研磨停止層とし
て利用される。
る半導体基板３が具備され、トレンチ型の素子分離膜４
が前記半導体基板３に形成される。前記トレンチ型の素
子分離膜４は前記半導体基板３にトレンチを形成し、次
に、前記トレンチ内に酸化膜を埋め込むことにより形成
される。第２酸化膜５が前記素子分離膜４及び半導体基
板３上に形成される。前記素子分離膜４は素子形成領域
を限定する機能を行い、特に後続工程で研磨停止層とし
て利用される。
【０００８】図３を参照すれば、前記ベース基板１と半
導体基板３は第１酸化膜２と第２酸化膜５がコンタクト
されるようにボンディングされる。
導体基板３は第１酸化膜２と第２酸化膜５がコンタクト
されるようにボンディングされる。
【０００９】図４を参照すれば、半導体層３ａは素子分
離膜４を研磨停止層とする化学機械研磨(Chemical Mech
anical Polishing：以下、ＣＭＰ)工程にて半導体基板
３の他側表面を研磨することにより得られる。この結
果、ベース基板１と、第１及び第２酸化膜を含む埋め込
み酸化膜６と、素子分離膜４が具備された半導体層３ａ
との積層構造からなるＳＯＩウェーハ１０が得られる。
離膜４を研磨停止層とする化学機械研磨(Chemical Mech
anical Polishing：以下、ＣＭＰ)工程にて半導体基板
３の他側表面を研磨することにより得られる。この結
果、ベース基板１と、第１及び第２酸化膜を含む埋め込
み酸化膜６と、素子分離膜４が具備された半導体層３ａ
との積層構造からなるＳＯＩウェーハ１０が得られる。
【００１０】
【発明が解決しようとする課題】ＳＯＩウェーハにおい
て、半導体層の厚さの均一度は前記ＳＯＩウェーハに集
積される半導体素子の特性に重要な要素として作用す
る。則ち、半導体層は素子が形成される活性領域を提供
するため、その厚さの均一度が確保されるべきである。
しかしながら、従来のＳＯＩウェーハの製造方法では均
一な厚さの半導体層が得られないという問題点がある。
より詳細に、半導体層は素子分離膜を研磨停止層として
半導体基板の後面を研磨することにより得られる。とこ
ろが、酸化膜とシリコン膜はそれら間の研磨選択比が異
なるため、図４に示すように、半導体層３ａの中心部分
が端部に比べてその高さが低くなる様なわん状変形(dis
hing：Ｄ)により均一な厚さを有することができない。
このため、前述したＳＯＩウェーハに集積された半導体
素子の特性は劣ることになる。
て、半導体層の厚さの均一度は前記ＳＯＩウェーハに集
積される半導体素子の特性に重要な要素として作用す
る。則ち、半導体層は素子が形成される活性領域を提供
するため、その厚さの均一度が確保されるべきである。
しかしながら、従来のＳＯＩウェーハの製造方法では均
一な厚さの半導体層が得られないという問題点がある。
より詳細に、半導体層は素子分離膜を研磨停止層として
半導体基板の後面を研磨することにより得られる。とこ
ろが、酸化膜とシリコン膜はそれら間の研磨選択比が異
なるため、図４に示すように、半導体層３ａの中心部分
が端部に比べてその高さが低くなる様なわん状変形(dis
hing：Ｄ)により均一な厚さを有することができない。
このため、前述したＳＯＩウェーハに集積された半導体
素子の特性は劣ることになる。
【００１１】従って、本発明の目的は半導体層の厚さの
均一度を向上させることができるＳＯＩウェーハの製造
方法を提供することにある。
均一度を向上させることができるＳＯＩウェーハの製造
方法を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、ベース基板及び半導体基板を提供する段
階；前記ベース基板上に第１絶縁膜を形成する段階；前
記半導体基板の一側面に第１深さを持つトレンチ型の第
１素子分離膜を形成する段階；前記第１素子分離膜間に
前記第１深さより深い第２深さを持つトレンチ型の第２
素子分離膜を形成する段階；前記第１及び第２素子分離
膜の形成された前記半導体基板の一側面上に第２絶縁膜
を形成する段階；前記第１と第２絶縁膜がコンタクトさ
れるように、前記ベース基板と前記半導体基板をボンデ
ィングする段階；前記第２素子分離膜が露出するよう
に、前記第２素子分離膜を研磨停止層として、前記半導
体基板の他側面を１次研磨する段階；前記第２素子分離
膜と第１素子分離膜が同じ深さを持つように、前記第２
素子分離膜をエッチングする段階；及び半導体層が形成
されるように、前記第１及び第２素子分離膜を研磨停止
層として、１次研磨した前記半導体基板の他側面を２次
研磨する段階を含むことを特徴とする。
に、本発明は、ベース基板及び半導体基板を提供する段
階；前記ベース基板上に第１絶縁膜を形成する段階；前
記半導体基板の一側面に第１深さを持つトレンチ型の第
１素子分離膜を形成する段階；前記第１素子分離膜間に
前記第１深さより深い第２深さを持つトレンチ型の第２
素子分離膜を形成する段階；前記第１及び第２素子分離
膜の形成された前記半導体基板の一側面上に第２絶縁膜
を形成する段階；前記第１と第２絶縁膜がコンタクトさ
れるように、前記ベース基板と前記半導体基板をボンデ
ィングする段階；前記第２素子分離膜が露出するよう
に、前記第２素子分離膜を研磨停止層として、前記半導
体基板の他側面を１次研磨する段階；前記第２素子分離
膜と第１素子分離膜が同じ深さを持つように、前記第２
素子分離膜をエッチングする段階；及び半導体層が形成
されるように、前記第１及び第２素子分離膜を研磨停止
層として、１次研磨した前記半導体基板の他側面を２次
研磨する段階を含むことを特徴とする。
【００１３】本発明及びそれを実施できるやり方は、以
下の説明及び図面を参照することによって理解できる。
下の説明及び図面を参照することによって理解できる。
【００１４】
【発明の実施の形態】以下、図面に基づき、本発明の好
適実施例を詳細に説明する。図５乃至図１１は、本発明
の実施例によるＳＯＩウェーハの製造方法を説明するた
めの工程断面図である。図５を参照すれば、バルクシリ
コンからなるベース基板１１が具備され、第１絶縁膜１
２が前記ベース基板１１の一側面上に１,０００〜１０,
０００Å厚さで形成される。前記第１絶縁膜１２は、前
記ベース基板１１の一側面を熱酸化させることにより形
成された熱酸化膜であるとか、或いは化学気相蒸着(Che
mical Vapor Deposition：以下、ＣＶＤ)法にて蒸着さ
れたＢＰＳＧ膜、ＳＯＧ膜、Ｏ３-ＴＥＯＳ酸化膜、高
密度プラズマ酸化膜から選択される一つの膜である。
適実施例を詳細に説明する。図５乃至図１１は、本発明
の実施例によるＳＯＩウェーハの製造方法を説明するた
めの工程断面図である。図５を参照すれば、バルクシリ
コンからなるベース基板１１が具備され、第１絶縁膜１
２が前記ベース基板１１の一側面上に１,０００〜１０,
０００Å厚さで形成される。前記第１絶縁膜１２は、前
記ベース基板１１の一側面を熱酸化させることにより形
成された熱酸化膜であるとか、或いは化学気相蒸着(Che
mical Vapor Deposition：以下、ＣＶＤ)法にて蒸着さ
れたＢＰＳＧ膜、ＳＯＧ膜、Ｏ３-ＴＥＯＳ酸化膜、高
密度プラズマ酸化膜から選択される一つの膜である。
【００１５】図６を参照すれば、バルクシリコンからな
る半導体基板２１が具備される。ここで、前記半導体基
板２１は、素子の形成される活性領域ＡＲと前記活性領
域ＡＲを限定するフィールド領域ＦＲ１、ＦＲ２とを含
む。前記フィールド領域ＦＲ １、ＦＲ２は第１フィール
ド領域ＦＲ１と第２フィールド領域ＦＲ２を含み、前記
第１フィールド領域ＦＲ１と第２フィールド領域ＦＲ２
は交互に配置される。第１トレンチ２２は前記半導体基
板２１の第１フィールド領域ＦＲ１をエッチングするこ
とにより形成され、前記第１トレンチ２２は第１深さ例
えば１,０００〜３,０００Å深さで形成される。
る半導体基板２１が具備される。ここで、前記半導体基
板２１は、素子の形成される活性領域ＡＲと前記活性領
域ＡＲを限定するフィールド領域ＦＲ１、ＦＲ２とを含
む。前記フィールド領域ＦＲ １、ＦＲ２は第１フィール
ド領域ＦＲ１と第２フィールド領域ＦＲ２を含み、前記
第１フィールド領域ＦＲ１と第２フィールド領域ＦＲ２
は交互に配置される。第１トレンチ２２は前記半導体基
板２１の第１フィールド領域ＦＲ１をエッチングするこ
とにより形成され、前記第１トレンチ２２は第１深さ例
えば１,０００〜３,０００Å深さで形成される。
【００１６】図７を参照すれば、第１素子分離膜２３は
半導体基板２１の第１フィールド領域ＦＲ１に形成され
る。前記第１素子分離膜２３は、第１トレンチ２２が埋
め込まれるように、前記半導体基板２１の一側面上にＣ
ＶＤ法にて酸化膜を蒸着し、前記半導体基板２１の一側
面が露出するように、マスクを使用せず前記酸化膜をエ
ッチングすることにより形成される。ここで、前記第１
トレンチ２２に埋め込まれる酸化膜はＢＰＳＧ膜、ＳＯ
Ｇ膜、Ｏ３-ＴＥＯＳ酸化膜、高密度プラズマ酸化膜か
ら選択される一つの膜が用いられる。
半導体基板２１の第１フィールド領域ＦＲ１に形成され
る。前記第１素子分離膜２３は、第１トレンチ２２が埋
め込まれるように、前記半導体基板２１の一側面上にＣ
ＶＤ法にて酸化膜を蒸着し、前記半導体基板２１の一側
面が露出するように、マスクを使用せず前記酸化膜をエ
ッチングすることにより形成される。ここで、前記第１
トレンチ２２に埋め込まれる酸化膜はＢＰＳＧ膜、ＳＯ
Ｇ膜、Ｏ３-ＴＥＯＳ酸化膜、高密度プラズマ酸化膜か
ら選択される一つの膜が用いられる。
【００１７】図８を参照すれば、第２トレンチ２４は第
１素子分離膜２３間の半導体基板２１の第２フィールド
領域ＦＲ２をエッチングすることにより形成される。前
記第２トレンチ２４は第１トレンチ２２よりは深い第２
深さ例えば４,０００〜６,０００Å深さで形成される。
１素子分離膜２３間の半導体基板２１の第２フィールド
領域ＦＲ２をエッチングすることにより形成される。前
記第２トレンチ２４は第１トレンチ２２よりは深い第２
深さ例えば４,０００〜６,０００Å深さで形成される。
【００１８】図９を参照すれば、第２素子分離膜２５は
半導体基板２１の第２フィールド領域ＦＲ２に形成され
る。前記第２素子分離膜２５は、前述した第１素子分離
膜２３の形成工程と同様に、第２トレンチ２４が埋め込
まれるように前記半導体基板２１の一側面上に酸化膜が
埋め込まれ、次に、前記半導体基板２１の一側面が露出
するように、マスクを使用せず前記酸化膜をエッチング
することにより形成される。第２絶縁膜２６は前記第１
及び第２素子分離膜２３、２５を含めた半導体基板２１
の一側面上に形成される。ここで、前記第２トレンチ２
４内に埋め込まれた酸化膜と第２絶縁膜２６は、ＢＰＳ
Ｇ膜、ＳＯＧ膜、Ｏ３-ＴＥＯＳ酸化膜、高密度プラズ
マ酸化膜から選択される一つの膜が用いられる。
半導体基板２１の第２フィールド領域ＦＲ２に形成され
る。前記第２素子分離膜２５は、前述した第１素子分離
膜２３の形成工程と同様に、第２トレンチ２４が埋め込
まれるように前記半導体基板２１の一側面上に酸化膜が
埋め込まれ、次に、前記半導体基板２１の一側面が露出
するように、マスクを使用せず前記酸化膜をエッチング
することにより形成される。第２絶縁膜２６は前記第１
及び第２素子分離膜２３、２５を含めた半導体基板２１
の一側面上に形成される。ここで、前記第２トレンチ２
４内に埋め込まれた酸化膜と第２絶縁膜２６は、ＢＰＳ
Ｇ膜、ＳＯＧ膜、Ｏ３-ＴＥＯＳ酸化膜、高密度プラズ
マ酸化膜から選択される一つの膜が用いられる。
【００１９】図１０を参照すれば、ベース基板１１と半
導体基板２１は、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏが１：
４：２０の体積比で混合された第１溶液、あるいはＨ２
ＳＯ ４：Ｈ２Ｏが４：１の体積比で混合された第２溶液
から選択される一つにより洗浄されたり、または前記両
溶液により連続的に洗浄される。前記洗浄工程は、ベー
ス基板１１と半導体基板２１の間のボンディング以前
に、各基板１１、２１のボンディング面すなわち第１絶
縁膜１２と第２絶縁膜２６の表面に存在するパーティク
ル(Particle)が除去され、かつ、第１絶縁膜１２と第２
絶縁膜２６の表面が親水性を持つように行われることで
ある。洗浄されたベース基板１１と半導体基板２１は、
第１絶縁膜１２と第２絶縁膜２６のがコンタクトされる
ように、７.５×１０-１〜７.５×１０-４Ｔｏｒｒの真
空下でボンディングされ、次に、前記基板間１１、２１
のボンディング強度が増大するように、窒素(Ｎ２)又は
酸素(Ｏ２)雰囲気下で８００〜１,２００℃で３０〜１
２０分の間に熱処理される。ここで、ベース基板１１と
半導体基板２１の間に介在された第１及び第２絶縁膜１
２、２６はＳＯＩウェーハで埋め込み酸化膜として機能
を行う。
導体基板２１は、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏが１：
４：２０の体積比で混合された第１溶液、あるいはＨ２
ＳＯ ４：Ｈ２Ｏが４：１の体積比で混合された第２溶液
から選択される一つにより洗浄されたり、または前記両
溶液により連続的に洗浄される。前記洗浄工程は、ベー
ス基板１１と半導体基板２１の間のボンディング以前
に、各基板１１、２１のボンディング面すなわち第１絶
縁膜１２と第２絶縁膜２６の表面に存在するパーティク
ル(Particle)が除去され、かつ、第１絶縁膜１２と第２
絶縁膜２６の表面が親水性を持つように行われることで
ある。洗浄されたベース基板１１と半導体基板２１は、
第１絶縁膜１２と第２絶縁膜２６のがコンタクトされる
ように、７.５×１０-１〜７.５×１０-４Ｔｏｒｒの真
空下でボンディングされ、次に、前記基板間１１、２１
のボンディング強度が増大するように、窒素(Ｎ２)又は
酸素(Ｏ２)雰囲気下で８００〜１,２００℃で３０〜１
２０分の間に熱処理される。ここで、ベース基板１１と
半導体基板２１の間に介在された第１及び第２絶縁膜１
２、２６はＳＯＩウェーハで埋め込み酸化膜として機能
を行う。
【００２０】図１１を参照すれば、半導体基板２１の他
側面は第２素子分離膜２５に隣接した部分まで研削さ
れ、次に、研磨停止層として機能を行う第２素子分離膜
２５が露出するように１次研磨される。前記半導体基板
２１に対する１次研磨は、チャックテーブル(Chuck Tab
le)の回転速度が１０〜３０ｒｐｍ、スピンドル(Spindl
e)により加える圧力が４〜８ｐｓｉ、前記スピンドルの
回転速度が２０〜４０ｒｐｍの条件で行われる。ここ
で、半導体基板２１の他側表面にわん状変形Ｄが発生す
る。
側面は第２素子分離膜２５に隣接した部分まで研削さ
れ、次に、研磨停止層として機能を行う第２素子分離膜
２５が露出するように１次研磨される。前記半導体基板
２１に対する１次研磨は、チャックテーブル(Chuck Tab
le)の回転速度が１０〜３０ｒｐｍ、スピンドル(Spindl
e)により加える圧力が４〜８ｐｓｉ、前記スピンドルの
回転速度が２０〜４０ｒｐｍの条件で行われる。ここ
で、半導体基板２１の他側表面にわん状変形Ｄが発生す
る。
【００２１】図１２を参照すれば、露出した第２素子分
離膜２５は、第１素子分離膜２３と同じ高さを持つよう
に、１００〜３００：１の比率を持つＢＯＥ溶液により
エッチングされる。前記第２素子分離膜２５のエッチン
グは、半導体層を得るための後続の研磨工程において、
前記半導体層の表面にわん状変形が発生しないようにす
るために行われる。
離膜２５は、第１素子分離膜２３と同じ高さを持つよう
に、１００〜３００：１の比率を持つＢＯＥ溶液により
エッチングされる。前記第２素子分離膜２５のエッチン
グは、半導体層を得るための後続の研磨工程において、
前記半導体層の表面にわん状変形が発生しないようにす
るために行われる。
【００２２】図１３を参照すれば、素子の形成される半
導体層２１ａは、１次研磨した半導体基板の他側面を、
同じ高さを持つ第１及び第２素子分離膜２３、２５を研
磨停止層とするＣＭＰ工程により２次研磨することによ
り形成され、この結果、ベース基板１１と、第１及び第
２絶縁膜１２、２６を含む埋め込み酸化膜３０と、素子
分離膜２３、２５を備えた半導体層２１ａとの積層構造
からなるＳＯＩウェーハ４０が得られる。ここで、前記
半導体層２１ａは均一な厚さを持つ。詳しくは、半導体
基板２１の厚さが部分的に異なるため、２研磨工程が行
われる間に、厚い半導体基板部分が薄い半導体基板部分
より多く研磨される。よって、１次研磨時に前記半導体
基板に発生したわん状変形は殆ど除去され、その結果、
半導体層２１ａでのわん状変形は殆ど発生しない。ま
た、わん状変形はその発生がとても少ないため、素子特
性にあまり影響しない。一方、前記２次研磨工程は前記
１次研磨工程と同様に、チャックテーブルの回転速度が
１０〜３０ｒｐｍ、スピンドルにより加える圧力が４〜
８ｐｓｉ、前記スピンドルの回転速度が２０〜４０ｒｐ
ｍの条件で行われる。
導体層２１ａは、１次研磨した半導体基板の他側面を、
同じ高さを持つ第１及び第２素子分離膜２３、２５を研
磨停止層とするＣＭＰ工程により２次研磨することによ
り形成され、この結果、ベース基板１１と、第１及び第
２絶縁膜１２、２６を含む埋め込み酸化膜３０と、素子
分離膜２３、２５を備えた半導体層２１ａとの積層構造
からなるＳＯＩウェーハ４０が得られる。ここで、前記
半導体層２１ａは均一な厚さを持つ。詳しくは、半導体
基板２１の厚さが部分的に異なるため、２研磨工程が行
われる間に、厚い半導体基板部分が薄い半導体基板部分
より多く研磨される。よって、１次研磨時に前記半導体
基板に発生したわん状変形は殆ど除去され、その結果、
半導体層２１ａでのわん状変形は殆ど発生しない。ま
た、わん状変形はその発生がとても少ないため、素子特
性にあまり影響しない。一方、前記２次研磨工程は前記
１次研磨工程と同様に、チャックテーブルの回転速度が
１０〜３０ｒｐｍ、スピンドルにより加える圧力が４〜
８ｐｓｉ、前記スピンドルの回転速度が２０〜４０ｒｐ
ｍの条件で行われる。
【００２３】
【発明の効果】以上のように、本発明のＳＯＩウェーハ
の製造方法は、半導体基板が異なる深さを持つ素子分離
膜を研磨停止層として研磨されるため、均一な厚さを持
つ半導体層が得られる。よって、均一な厚さの半導体層
を持つＳＯＩウェーハが製造できるため、前記ＳＯＩウ
ェーハに集積される半導体素子の特性を向上させること
ができる。
の製造方法は、半導体基板が異なる深さを持つ素子分離
膜を研磨停止層として研磨されるため、均一な厚さを持
つ半導体層が得られる。よって、均一な厚さの半導体層
を持つＳＯＩウェーハが製造できるため、前記ＳＯＩウ
ェーハに集積される半導体素子の特性を向上させること
ができる。
【００２４】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【図１】従来技術によるＳＯＩウェーハの製造方法を説
明するための各工程別断面図である。
明するための各工程別断面図である。
【図２】従来技術によるＳＯＩウェーハの製造方法を説
明するための各工程別断面図である。
明するための各工程別断面図である。
【図３】従来技術によるＳＯＩウェーハの製造方法を説
明するための各工程別断面図である。
明するための各工程別断面図である。
【図４】従来技術によるＳＯＩウェーハの製造方法を説
明するための各工程別断面図である。
明するための各工程別断面図である。
【図５】本発明の実施例によるＳＯＩウェーハの製造方
法を説明するための各工程別断面図である。
法を説明するための各工程別断面図である。
【図６】本発明の実施例によるＳＯＩウェーハの製造方
法を説明するための各工程別断面図である。
法を説明するための各工程別断面図である。
【図７】本発明の実施例によるＳＯＩウェーハの製造方
法を説明するための各工程別断面図である。
法を説明するための各工程別断面図である。
【図８】本発明の実施例によるＳＯＩウェーハの製造方
法を説明するための各工程別断面図である。
法を説明するための各工程別断面図である。
【図９】本発明の実施例によるＳＯＩウェーハの製造方
法を説明するための各工程別断面図である。
法を説明するための各工程別断面図である。
【図１０】本発明の実施例によるＳＯＩウェーハの製造
方法を説明するための各工程別断面図である。
方法を説明するための各工程別断面図である。
【図１１】本発明の実施例によるＳＯＩウェーハの製造
方法を説明するための各工程別断面図である。
方法を説明するための各工程別断面図である。
【図１２】本発明の実施例によるＳＯＩウェーハの製造
方法を説明するための各工程別断面図である。
方法を説明するための各工程別断面図である。
【図１３】本発明の実施例によるＳＯＩウェーハの製造
方法を説明するための各工程別断面図である。
方法を説明するための各工程別断面図である。
１１ ベース基板 １２ 第１絶縁膜 ２１ 半導体基板 ２１ａ 半導体層 ２２ 第１トレンチ ２３ 第１素子分離膜 ２４ 第２トレンチ ２５ 第２素子分離膜 ２６ 第２絶縁皮膜 ３０ 埋め込み酸化膜 ４０ ＳＯＩウェーハ
Claims (21)
- 【請求項１】ベース基板及び半導体基板を提供する段
階；前記ベース基板上に第１絶縁膜を形成する段階；前
記半導体基板の一側面に第１深さを持つトレンチ型の第
１素子分離膜を形成する段階；前記第１素子分離膜間に
前記第１深さより深い第２深さを持つトレンチ型の第２
素子分離膜を形成する段階；前記第１及び第２素子分離
膜の形成された前記半導体基板の一側面上に第２絶縁膜
を形成する段階；前記第１と第２絶縁膜がコンタクトさ
れるように、前記ベース基板と前記半導体基板をボンデ
ィングする段階；前記第２素子分離膜が露出するよう
に、前記第２素子分離膜を研磨停止層として、前記半導
体基板の他側面を１次研磨する段階；前記第２素子分離
膜と第１素子分離膜が同じ深さを持つように、前記第２
素子分離膜をエッチングする段階；及び半導体層が形成
されるように、前記第１及び第２素子分離膜を研磨停止
層として、１次研磨した前記半導体基板の他側面を２次
研磨する段階を含むことを特徴とするＳＯＩウェーハの
製造方法。 - 【請求項２】前記第１絶縁膜は前記ベース基板を熱酸化
して形成させた熱酸化膜であることを特徴とする請求項
１記載のＳＯＩウェーハの製造方法。 - 【請求項３】前記第１絶縁膜は、化学気相蒸着法にて蒸
着されたＢＰＳＧ膜、ＳＯＧ膜、Ｏ ３-ＴＥＯＳ酸化
膜、高密度プラズマ酸化膜から選択される一つの膜であ
ることを特徴とする請求項１記載のＳＯＩウェーハの製
造方法。 - 【請求項４】前記第１絶縁膜は１,０００〜１０,０００
Å厚さで形成されることを特徴とする請求項１記載のＳ
ＯＩウェーハの製造方法。 - 【請求項５】前記第１素子分離膜を形成する段階は、前
記半導体基板の一側面に第１深さでトレンチを形成する
段階；前記トレンチが埋め込まれるように前記半導体基
板の一側面上に酸化膜を蒸着する段階；及び前記半導体
基板の一側面が露出するように前記酸化膜をエッチング
する段階を含んでなることを特徴とする請求項１記載の
ＳＯＩ素子の製造方法。 - 【請求項６】前記トレンチは１,０００〜３,０００Å深
さで形成されることを特徴とする請求項５記載のＳＯＩ
ウェーハの製造方法。 - 【請求項７】前記酸化膜は、化学気相蒸着法にて蒸着さ
れたＢＰＳＧ膜、ＳＯＧ膜、Ｏ３-ＴＥＯＳ酸化膜、高
密度プラズマ酸化膜から選択される一つの膜であること
を特徴とする請求項５記載のＳＯＩウェーハの製造方
法。 - 【請求項８】前記第２素子分離膜を形成する段階は、前
記第１素子分離膜間の前記半導体基板の一側面に第２深
さでトレンチを形成する段階；前記トレンチが埋め込ま
れるように前記半導体基板の一側面上に酸化膜を蒸着す
る段階；及び前記半導体基板の一側面が露出するように
前記酸化膜をエッチングする段階を含むことを特徴とす
る請求項１記載のＳＯＩ素子の製造方法。 - 【請求項９】前記トレンチは４,０００〜６,０００Å深
さで形成されることを特徴とする請求項８記載のＳＯＩ
ウェーハの製造方法。 - 【請求項１０】前記酸化膜は、化学気相蒸着法にて蒸着
されたＢＰＳＧ膜、ＳＯＧ膜、Ｏ３-ＴＥＯＳ酸化膜、
高密度プラズマ酸化膜から選択される一つの膜であるこ
とを特徴とする請求項８記載のＳＯＩウェーハの製造方
法。 - 【請求項１１】前記第２絶縁膜は、化学気相蒸着法にて
蒸着されたＢＰＳＧ膜、ＳＯＧ膜、Ｏ ３-ＴＥＯＳ酸化
膜、高密度プラズマ酸化膜から選択される一つの膜であ
ることを特徴とする請求項１記載のＳＯＩウェーハの製
造方法。 - 【請求項１２】前記第２絶縁膜は１,０００〜１０,００
０Å厚さで形成されることを特徴とする請求項１記載の
ＳＯＩウェーハの製造方法。 - 【請求項１３】前記半導体基板の一側面上に第２絶縁膜
を形成する段階と、前記ベース基板と半導体基板をボン
ディングさせる段階との間に、前記ベース基板と半導体
基板を洗浄する段階をさらに含むことを特徴とする請求
項１記載のＳＯＩウェーハの製造方法。 - 【請求項１４】前記洗浄は、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ
２Ｏが１：４：２０の体積比で混合された溶液あるいは
Ｈ２ＳＯ４：Ｈ２Ｏが４：１の体積比で混合された溶液
の一つで行われることを特徴とする請求項１３記載のＳ
ＯＩウェーハの製造方法。 - 【請求項１５】前記洗浄は、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ
２Ｏが１：４：２０の体積比で混合された溶液で行われ
た後、続いて、Ｈ２ＳＯ４：Ｈ２Ｏが４：１の体積比で
混合された溶液で行われることを特徴とする請求項１３
記載のＳＯＩウェーハの製造方法。 - 【請求項１６】前記ベース基板と半導体基板のボンディ
ングは、７.５×１０-１〜７.５×１０-４Ｔｏｒｒの真
空下で行われることを特徴とする請求項１記載のＳＯＩ
ウェーハの製造方法。 - 【請求項１７】前記ベース基板と半導体基板をボンディ
ングする段階後、前記基板間のボンディング強度が増大
するように、窒素(Ｎ２)または酸素(Ｏ２)雰囲気下で８
００〜１,２００℃で３０〜１２０分の間に熱処理する
ことを特徴とする請求項１記載のＳＯＩウェーハの製造
方法。 - 【請求項１８】前記１次研磨段階は、前記第２素子分離
膜に隣接した部分まで前記半導体基板の他側面を研削す
る段階；及び前記第２素子分離膜を研磨停止層として、
前記第２素子分離膜が露出するように、研磨した前記半
導体基板の他側面を研磨する段階を含むことを特徴とす
る請求項１記載のＳＯＩウェーハの製造方法。 - 【請求項１９】前記研削した半導体基板の他側面を研磨
する段階は、チャックテーブルの回転速度が１０〜３０
ｒｐｍ、スピンドルにより加える圧力が４〜８ｐｓｉ、
スピンドルの回転速度Ｓが２０〜４０ｒｐｍの工程条件
で行われることを特徴とする請求項１８記載のＳＯＩウ
ェーハの製造方法。 - 【請求項２０】前記第２素子分離膜は、１００〜３０
０：１の比率のＢＯＥ溶液でエッチングすることを特徴
とする請求項１記載のＳＯＩウェーハの製造方法。 - 【請求項２１】前記２次研磨段階は、チャックテーブル
の回転速度が１０〜３０ｒｐｍ、スピンドルにより加え
る圧力が４〜８ｐｓｉ、スピンドルの回転速度が２０〜
４０ｒｐｍの工程条件で行われることを特徴とする請求
項１記載のＳＯＩウェーハの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980055656A KR20000040104A (ko) | 1998-12-17 | 1998-12-17 | 실리콘 온 인슐레이터 웨이퍼의 제조방법 |
| KR1998/P55656 | 1998-12-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183157A true JP2000183157A (ja) | 2000-06-30 |
| JP3684401B2 JP3684401B2 (ja) | 2005-08-17 |
Family
ID=19563334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32210599A Expired - Fee Related JP3684401B2 (ja) | 1998-12-17 | 1999-11-12 | Ｓｏｉウェーハの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6242320B1 (ja) |
| JP (1) | JP3684401B2 (ja) |
| KR (1) | KR20000040104A (ja) |
| TW (1) | TW439187B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333057B1 (ko) * | 2000-07-11 | 2002-04-22 | 윤종용 | 서로 다른 두께를 갖는 2가지 이상의 터널 절연막을 갖는비휘발성 메모리 소자의 제조방법 |
| EP1258920A2 (de) * | 2001-05-16 | 2002-11-20 | ATMEL Germany GmbH | Verfahren zur Herstellung vergrabener Bereiche |
| JP2004040093A (ja) * | 2002-07-05 | 2004-02-05 | Samsung Electronics Co Ltd | Ｓｏｉウェーハ及びその製造方法 |
| JP2013062544A (ja) * | 2004-10-06 | 2013-04-04 | Commissariat A L'energie Atomique & Aux Energies Alternatives | 様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6613643B1 (en) * | 2000-01-28 | 2003-09-02 | Advanced Micro Devices, Inc. | Structure, and a method of realizing, for efficient heat removal on SOI |
| IT1317517B1 (it) * | 2000-05-11 | 2003-07-09 | Technoprobe S R L | Testa di misura per microstrutture |
| KR100668808B1 (ko) * | 2000-06-01 | 2007-01-16 | 주식회사 하이닉스반도체 | 에스오아이 웨이퍼의 제조방법 |
| US6613652B2 (en) * | 2001-03-14 | 2003-09-02 | Chartered Semiconductor Manufacturing Ltd. | Method for fabricating SOI devices with option of incorporating air-gap feature for better insulation and performance |
| WO2004095567A1 (de) * | 2003-04-17 | 2004-11-04 | X-Fab Semiconductor Foundries Ag | Kontrolle des dickenabtrags von einem scheibenverbund und teststruktur zur abtragskontrolle |
| DE10317747B3 (de) * | 2003-04-17 | 2004-07-22 | X-Fab Semiconductor Foundries Ag | Verfahren zur Kontrolle des Dickenabtrags von gebondeten Halbleiterscheibenpaaren |
| US7358586B2 (en) * | 2004-09-28 | 2008-04-15 | International Business Machines Corporation | Silicon-on-insulator wafer having reentrant shape dielectric trenches |
| DE102006046869B4 (de) * | 2006-10-02 | 2012-11-29 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Herstellung einer Halbleitervorrichtung und Halbleiterwafer |
| WO2008123117A1 (en) * | 2007-03-26 | 2008-10-16 | Semiconductor Energy Laboratory Co., Ltd. | Soi substrate and method for manufacturing soi substrate |
| WO2008123116A1 (en) * | 2007-03-26 | 2008-10-16 | Semiconductor Energy Laboratory Co., Ltd. | Soi substrate and method for manufacturing soi substrate |
| CN101281912B (zh) | 2007-04-03 | 2013-01-23 | 株式会社半导体能源研究所 | Soi衬底及其制造方法以及半导体装置 |
| WO2008132894A1 (en) | 2007-04-13 | 2008-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device, method for manufacturing display device, and soi substrate |
| US8513678B2 (en) * | 2007-05-18 | 2013-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| CN101842910B (zh) * | 2007-11-01 | 2013-03-27 | 株式会社半导体能源研究所 | 用于制造光电转换器件的方法 |
| JP5503876B2 (ja) * | 2008-01-24 | 2014-05-28 | 株式会社半導体エネルギー研究所 | 半導体基板の製造方法 |
| US8741740B2 (en) * | 2008-10-02 | 2014-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
| JP2012156495A (ja) | 2011-01-07 | 2012-08-16 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板の作製方法 |
| US8404557B2 (en) | 2011-04-18 | 2013-03-26 | Infineon Technologies Austria Ag | Method for forming a semiconductor device and a semiconductor device |
| US8871573B2 (en) | 2011-04-18 | 2014-10-28 | Infineon Technologies Austria Ag | Method for forming a semiconductor device |
| US8802534B2 (en) | 2011-06-14 | 2014-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming SOI substrate and apparatus for forming the same |
| KR102007258B1 (ko) * | 2012-11-21 | 2019-08-05 | 삼성전자주식회사 | 광전 집적회로 기판의 제조방법 |
| US10236226B2 (en) * | 2016-03-15 | 2019-03-19 | Raytheon Company | In-situ calibration structures and methods of use in semiconductor processing |
| DE102017130929A1 (de) * | 2017-12-21 | 2019-06-27 | RF360 Europe GmbH | Verfahren zum Produzieren einer funktionalen Dünnfilmschicht |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204282A (en) * | 1988-09-30 | 1993-04-20 | Nippon Soken, Inc. | Semiconductor circuit structure and method for making the same |
| JPH02219252A (ja) | 1989-02-20 | 1990-08-31 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03108356A (ja) | 1989-09-21 | 1991-05-08 | Fujitsu Ltd | 半導体基板の製造方法 |
| US5091330A (en) * | 1990-12-28 | 1992-02-25 | Motorola, Inc. | Method of fabricating a dielectric isolated area |
| JPH04266047A (ja) | 1991-02-20 | 1992-09-22 | Fujitsu Ltd | 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置 |
| JPH0555357A (ja) | 1991-08-27 | 1993-03-05 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5258318A (en) | 1992-05-15 | 1993-11-02 | International Business Machines Corporation | Method of forming a BiCMOS SOI wafer having thin and thick SOI regions of silicon |
| JPH0834261B2 (ja) | 1992-06-17 | 1996-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Ｂｉｃｍｏｓ集積回路用のｓｏｉ構造体およびその製造方法 |
| US5382541A (en) * | 1992-08-26 | 1995-01-17 | Harris Corporation | Method for forming recessed oxide isolation containing deep and shallow trenches |
| WO2004077537A1 (ja) * | 1993-01-18 | 2004-09-10 | Shinsuke Sakai | 半導体基板の製造方法 |
| US5536675A (en) * | 1993-12-30 | 1996-07-16 | Intel Corporation | Isolation structure formation for semiconductor circuit fabrication |
| EP0698284B1 (en) * | 1994-03-15 | 2000-05-10 | National Semiconductor Corporation | Planarized trench and field oxide isolation scheme |
| US5872043A (en) * | 1996-07-25 | 1999-02-16 | Industrial Technology Research Institute | Method of planarizing wafers with shallow trench isolation |
| TW322619B (en) * | 1997-04-15 | 1997-12-11 | Winbond Electronics Corp | The method for forming trench isolation |
| US5728621A (en) * | 1997-04-28 | 1998-03-17 | Chartered Semiconductor Manufacturing Pte Ltd | Method for shallow trench isolation |
-
1998
- 1998-12-17 KR KR1019980055656A patent/KR20000040104A/ko not_active Application Discontinuation
-
1999
- 1999-11-04 TW TW088119187A patent/TW439187B/zh not_active IP Right Cessation
- 1999-11-08 US US09/435,655 patent/US6242320B1/en not_active Expired - Lifetime
- 1999-11-12 JP JP32210599A patent/JP3684401B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333057B1 (ko) * | 2000-07-11 | 2002-04-22 | 윤종용 | 서로 다른 두께를 갖는 2가지 이상의 터널 절연막을 갖는비휘발성 메모리 소자의 제조방법 |
| EP1258920A2 (de) * | 2001-05-16 | 2002-11-20 | ATMEL Germany GmbH | Verfahren zur Herstellung vergrabener Bereiche |
| EP1258920A3 (de) * | 2001-05-16 | 2005-03-23 | ATMEL Germany GmbH | Verfahren zur Herstellung vergrabener Bereiche |
| JP2004040093A (ja) * | 2002-07-05 | 2004-02-05 | Samsung Electronics Co Ltd | Ｓｏｉウェーハ及びその製造方法 |
| US6884693B2 (en) | 2002-07-05 | 2005-04-26 | Samsung Electronics Co., Ltd. | Silicon-on-insulator wafer and method of manufacturing the same |
| KR100498446B1 (ko) * | 2002-07-05 | 2005-07-01 | 삼성전자주식회사 | Ｓｏｉ웨이퍼 및 그의 제조방법 |
| JP2013062544A (ja) * | 2004-10-06 | 2013-04-04 | Commissariat A L'energie Atomique & Aux Energies Alternatives | 様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6242320B1 (en) | 2001-06-05 |
| TW439187B (en) | 2001-06-07 |
| KR20000040104A (ko) | 2000-07-05 |
| JP3684401B2 (ja) | 2005-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000183157A (ja) | Ｓｏｉウェ―ハの製造方法 | |
| JP2822656B2 (ja) | 半導体装置およびその製造方法 | |
| US6136666A (en) | Method for fabricating silicon-on-insulator wafer | |
| JP3413516B2 (ja) | 半導体素子の製造方法 | |
| JPH03129765A (ja) | 半導体装置およびその製造方法 | |
| JP3948035B2 (ja) | 張り合わせｓｏｉ基板の作成方法 | |
| JP2000030998A (ja) | Ｓｏｉ基板の製造方法 | |
| JPH0964319A (ja) | Ｓｏｉ基板およびその製造方法 | |
| US6214693B1 (en) | Process for the production of semiconductor device | |
| JP2004096044A (ja) | 基板及びその製造方法 | |
| KR100291515B1 (ko) | 실리콘 온 인슐레이터 웨이퍼의 제조방법 | |
| KR100291519B1 (ko) | 에스오아이 반도체 기판의 제조방법 | |
| JPH09213916A (ja) | Ｓｏｉ基板の製造方法 | |
| KR100511903B1 (ko) | 에스오아이 기판의 제조방법 | |
| KR100286772B1 (ko) | 실리콘 온 인슐레이터 웨이퍼의 제조방법 | |
| KR100291520B1 (ko) | 에스오아이 반도체 기판의 제조방법 | |
| KR100286776B1 (ko) | 실리콘 온 인슐레이터 웨이퍼의 제조방법 | |
| JP2001053257A (ja) | 張り合わせｓｏｉ基板の作製方法 | |
| KR100511896B1 (ko) | 에스오아이 기판의 제조방법 | |
| KR100265606B1 (ko) | 반도체소자의 소자분리막 제조방법 | |
| JP5670639B2 (ja) | 半導体装置の製造方法 | |
| JPH07335742A (ja) | 半導体基板およびその製造方法 | |
| KR100303365B1 (ko) | 에스오아이 기판의 제조방법 | |
| JPH11274292A (ja) | 張り合わせｓｏｉ基板の作製方法 | |
| JPH02126650A (ja) | 誘電体分離半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041214 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050314 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050314 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050412 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050425 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080610 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090610 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100610 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |