FR2875947A1 - Nouvelle structure pour microelectronique et microsysteme et procede de realisation - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000004377 microelectronic Methods 0.000 title claims description 4
- 239000000463 material Substances 0.000 claims abstract description 164
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 132
- 238000005530 etching Methods 0.000 claims description 91
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 36
- 239000002344 surface layer Substances 0.000 claims description 34
- 239000004065 semiconductor Substances 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 239000000377 silicon dioxide Substances 0.000 claims description 15
- 235000012239 silicon dioxide Nutrition 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- 150000001875 compounds Chemical class 0.000 claims description 5
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 229910052681 coesite Inorganic materials 0.000 claims description 4
- 229910052906 cristobalite Inorganic materials 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910052682 stishovite Inorganic materials 0.000 claims description 4
- 229910052905 tridymite Inorganic materials 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 230000010070 molecular adhesion Effects 0.000 claims description 3
- 239000005380 borophosphosilicate glass Substances 0.000 claims 2
- 150000004767 nitrides Chemical class 0.000 claims 1
- 239000000615 nonconductor Substances 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 239000012528 membrane Substances 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 239000000126 substance Substances 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- 238000004873 anchoring Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000003486 chemical etching Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 229910003944 H3 PO4 Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 238000003776 cleavage reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 235000011007 phosphoric acid Nutrition 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
- B81C1/00555—Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
- B81C1/00595—Control etch selectivity
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Geometry (AREA)
- Micromachines (AREA)
- Laminated Bodies (AREA)
- Silicon Polymers (AREA)
- Inorganic Insulating Materials (AREA)
- Manufacture Of Macromolecular Shaped Articles (AREA)
- Weting (AREA)
- Solid-Sorbent Or Filter-Aiding Compositions (AREA)
Abstract
L'invention concerne un procédé de réalisation d'une structure semi-conductrice composée d'une couche superficielle (2), d'une couche enterrée (4), et d'un support, comportant :- une première étape, de réalisation, sur un premier support, d'une première couche (4) en un premier matériau, et, dans cette première couche, d'au moins une zone (26, 28) en un deuxième matériau, présentant une vitesse de gravure supérieure à la vitesse de gravure du premier matériau,- une deuxième étape, de formation de la couche superficielle (2) par assemblage de la structure sur un deuxième support, et amincissement de l'un au moins des deux supports.
Description
NOUVELLE STRUCTURE POUR MICROELECTRONIQUE ET MICROSYSTEME ET PROCEDE DE
REALISATION
DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR
L'invention concerne la réalisation de nouvelles structures pour des composants semi-conducteurs ou des dispositifs de type MEMS, et notamment SOI ou de type SOI.
De nombreux microsystèmes ou MEMS (Micro Electro Mechanical Systems en anglais) sont réalisés à l'aide de matériaux SOI (de l'anglais Silicon On Insulator) qui permettent en particulier d'obtenir des membranes de silicium monocristallin suspendues au-dessus d'une cavité.
Les matériaux du type SOI sont des structures composées d'une couche superficielle 2 en silicium monocristallin sur une couche isolante 4, en général en oxyde de silicium (figure 1). Ces structures sont obtenues par exemple par assemblage par adhésion moléculaire d'une plaque 6 de silicium oxydée en surface, avec une autre plaque de silicium.
Cet assemblage comprend une étape de préparation de surface des deux plaques, une étape de mise en contact et une étape de traitement thermique. De façon classique ce traitement thermique est réalisé à des températures comprises entre, typiquement, 900 et 1250 C durant 2h.
Ensuite, au moins une des deux plaques est amincie, laissant subsister une couche mince 2 semi-conductrice sur une couche isolante 4.
Pour fabriquer certains microsystèmes, une 5 membrane mince suspendue, par exemple en silicium monocristalin, est parfois nécessaire.
Pour obtenir une telle membrane, les fabricants de composants utilisent souvent des plaques de matériaux SOI. Ils utilisent la couche superficielle comme couche active pour réaliser les dispositifs et la couche enterrée d'oxyde comme couche sacrificielle.
Par exemple, une ouverture 12 est réalisée dans le silicium superficiel 2 pour pouvoir graver la couche enterrée 4 d'oxyde (figure 2A).
Une gravure de cet oxyde enterré est réalisée généralement par attaque chimique, par exemple avec du HF, ce qui aboutit à la formation d'une cavité 14 dans la couche 4 (figure 2B).
Ensuite, le trou 12 peut rester ouvert ou être rebouché (figure 2C), par exemple par dépôt d'un matériau (par exemple du silicium). On obtient ainsi une membrane suspendue 16, réalisée dans la couche 2, et sur ou dans laquelle peut être réalisé un microsystème 18 (figure 2D).
La gravure de la couche enterrée est, de façon générale, difficile à contrôler. Il peut y avoir notamment des problèmes lors d'une gravure chimique, les solutions d'attaque pouvant varier en fonction de la température ou du pH, ce qui rend difficile le contrôle du trou gravé et de ses dimensions.
Un autre problème posé par cette technique est qu'il est impossible, à partir du trou circulaire formé par l'ouverture 12, d'obtenir une cavité gravée de forme quelconque, par exemple de forme carrée ou rectangulaire ou polygonale dans le plan de la couche 2.
En effet, la gravure par attaque chimique est, en principe, isotrope et se réalise de façon concentrique par rapport au trou central défini par l'ouverture 12.
Pour essayer d'avoir une forme approchant vaguement une forme rectangulaire, il est possible d'essayer d'utiliser plusieurs trous 12 mais il est alors très difficile d'obtenir des angles droits.
Il se pose donc le problème de trouver un nouveau procédé de réalisation de membranes suspendues, et donc de cavités, en particulier à partir de technologies utilisant des plaques de SOI.
Il se pose également le même problème dans le cas de réalisation de membranes en matériau piézo-électrique, ou pyro-électrique, ou magnétique au-dessus de cavités.
Il se pose également le problème de pouvoir réaliser des cavités ou des membranes suspendues dans un structure comportant une couche superficielle, éventuellement semi-conductrice, mais qui peut aussi être de type piézo-électrique, ou pyro-électrique, ou magnétique, d'une couche enterrée, et d'un support ou d'une couche sous-jacente servant de support.
Un autre problème est la stabilité mécanique de l'ensemble formé, après réalisation des cavités.
Il se pose donc le problème de trouver une nouvelle structure, du type comportant une couche superficielle, éventuellement semi-conductrice, mais qui peut aussi être de type piézo-électrique, ou pyroélectrique, ou magnétique, d'une couche enterrée, et d'un support ou d'une couche sousjacente servant de support, et des moyens permettant un renfort mécanique d'une telle structure.
EXPOSÉ DE L'INVENTION L'invention permet de réaliser une structure composée d'une couche superficielle, qui peut notamment être semiconductrice, ou de type piézo-électrique, ou pyro-électrique, ou magnétique, d'une couche enterrée comportant au moins une cavité de forme quelconque, et d'un support ou d'une couche sous-jacente servant de support.
L'invention concerne un procédé de réalisation d'une structure, comportant une couche superficielle, au moins une couche enterrée, et un support, comportant: - une étape de réalisation d'une première structure, comportant la formation, sur un premier support, d'au moins une première couche en un premier matériau, et, dans cette première couche, d'au moins une zone en un deuxième matériau, présentant une vitesse de gravure différente de la vitesse de gravure du premier matériau, - une étape de formation de la couche superficielle, par assemblage de la première structure avec un deuxième support, et éventuellement amincissement de l'un au moins des deux supports.
La forme de la ou des zones constituée du matériau ayant la vitesse de gravure la plus élevée est donc définie avant formation de la couche superficielle, ce qui permet de choisir cette forme quelconque et donc de déterminer par avance la forme qu'aura la cavité dans la couche enterrée lors d'une gravure ultérieure de ce matériau à vitesse de gravure la plus élevée.
Cela permet une grande flexibilité sur la choix des formes et de relaxer les conditions de gravure de la couche ou de la zone à graver ou d'être moins dépendant de ces conditions.
La couche enterrée, en un premier matériau, contient au moins une zone constituée d'au moins un deuxième matériau qui est, de préférence, choisi pour son comportement différent du premier matériau vis-à-vis d'une gravure ultérieure: sa vitesse de gravure est différente de celle du premier matériau.
La gravure, par rapport à laquelle les premier et deuxième matériaux présentent des différences de vitesse de gravure, peut être une gravure avec un réactif. Ce peut être une gravure sèche ou humide. Cette gravure peut aussi être réalisée par attaque chimique, par exemple par du HF si on grave un oxyde, par exemple du SiO2, ou par attaque du type RIE (gravure ionique réactive).
La première étape peut comporter une gravure de la première couche pour y former au moins une cavité, puis le dépôt du deuxième matériau dans la ou les cavité(s) ainsi formées.
L'assemblage peut être réalisé par exemple par adhésion moléculaire ou par collage.
Dans le cas d'un assemblage par adhésion moléculaire, avant mise en contact, les surfaces peuvent être préparées pour avoir des propriétés de surface compatibles avec cette adhésion. A titre d'exemple, on peut réaliser un traitement de planarisation pour avoir les bonnes propriétés de surface (rugosité, planéité, ainsi que peu de particules,...) . Une structure intermédiaire, avant gravure des zones ayant la vitesse de gravure la plus élevée, est donc obtenue par un procédé selon l'invention, la zone en un deuxième matériau étant réalisée avant la mise en contact ou avant assemblage des deux éléments à assembler.
Un procédé selon l'invention peut en outre comporter une étape de réalisation d'au moins une ouverture dans la couche superficielle, débouchant dans la zone en un matériau ayant la vitesse de gravure la plus élevée, puis une gravure de ce matériau pour former au moins une cavité dans la couche enterrée, cette cavité ayant une forme prédéterminée comme expliqué ci-dessus.
La cavité peut donc avoir toute forme, définie par la forme de la ou des zones en deuxième matériau, par exemple une forme circulaire ou carrée ou rectangulaire ou polygonale ou elliptique ou présentant au moins un angle droit dans un plan parallèle au plan des couches sous jacente et superficielle.
Un procédé selon l'invention est donc particulièrement adapté à l'obtention de membranes suspendues au niveau ou au dessus des zones ou des cavités enterrées occupées, avant gravure, par le matériau à vitesse de gravure la plus élevée.
Un procédé selon l'invention peut en outre comporter une étape de formation de tout ou partie d'un composant électronique ou micro électronique ou électromécanique ou MEMS dans la couche superficielle.
Selon un mode de réalisation, le deuxième matériau présente une vitesse de gravure supérieure à celle du premier matériau.
La couche superficielle peut être réalisée par assemblage de la première couche avec le deuxième support.
Selon un autre mode de réalisation, le 20 deuxième matériau présente une vitesse de gravure inférieure à celle du premier matériau.
Une étape de formation, sur la première couche comportant le premier et le deuxième matériau, d'une deuxième couche, uniforme, en un troisième matériau, présentant une vitesse de gravure inférieure à celle du premier matériau, peut alors être prévue.
Cette deuxième couche, ainsi que les îlots en deuxième matériau subsistant après gravure du premier matériau vont former des moyens de résistance mécanique et d'ancrage pour la couche superficielle.
Par ailleurs, la deuxième couche peut être planarisée uniformément, de manière plus aisée que dans le mode de réalisation précédent, dans lequel une étape de planarisation est réalisée sur une surface hétérogène où affleurent des zones du premier matériau et des zones du deuxième matériau.
Selon ce second mode de réalisation, le deuxième et le troisième matériau peuvent être identiques et déposés au cours de la même étape.
La première structure, avec le support, la première couche comportant des zones de matériaux à vitesses de gravure différentes entre elles, et la deuxième couche, est ensuite assemblée avec le deuxième support, la deuxième couche devenant elle aussi une couche enterrée.
Une étape de polissage peut être effectuée, avant formation de la couche superficielle, mais cette étape donne un résultat particulièrement bon lorsqu'une deuxième couche, en un matériau ayant une vitesse de gravure inférieure à celle du premier matériau, est réalisée sur la première couche enterrée, puisque la planarisation a alors lieu sur cette deuxième couche enterrée, qui est uniforme.
L'invention concerne également un dispositif comportant une couche superficielle, une couche enterrée en un premier matériau, et un support, la couche enterrée comportant au moins une zone en un deuxième matériau, présentant une vitesse de gravure différente de la vitesse de gravure du premier matériau.
Au moins une des zones en un deuxième matériau peut avoir une forme circulaire ou carrée ou rectangulaire ou polygonale ou elliptique ou présentant au moins un angle droit dans un plan parallèle au plan des couches enterrée et superficielle.
Selon un mode de réalisation, le deuxième matériau présente une vitesse de gravure supérieure à celle du premier matériau.
Selon un autre mode de réalisation le 10 deuxième matériau présente une vitesse de gravure inférieure à celle du premier matériau.
Une deuxième couche enterrée peut alors être prévue, en un troisième matériau, présentant une vitesse de gravure inférieure elle aussi à celle du premier matériau, le deuxième et le troisième matériaux pouvant être identiques.
L'invention concerne également un dispositif semi-conducteur comportant une couche superficielle, une couche enterrée en un premier matériau, et une couche sous-jacente servant de support, la couche enterrée comportant au moins une cavité ayant une forme carrée ou rectangulaire ou polygonale ou elliptique ou présentant au moins un angle droit dans un plan parallèle au plan des couches enterrée et superficielle.
Elle concerne également un dispositif semi-conducteur comportant une couche superficielle, une première couche enterrée comportant des zones en un premier matériau et au moins une cavité, une deuxième couche enterrée en un deuxième matériau et un support.
Dans un procédé ou un dispositif selon l'invention, le premier matériau peut être par exemple en dioxyde de silicium, ou en silice thermique ou en silicium polycristallin ou en silicium amorphe ou en nitrure de silicium.
L'autre matériau peut être par exemple en Si3N4 ou en oxyde de silicium dopé de type BPSG ou PSG ou en SiO2.
Ce deuxième matériau est choisi de façon à avoir un comportement différent du premier matériau vis-à-vis de la gravure. Ainsi, pour un certain type de gravure, le SiO2 pourra être choisi en tant que matériau à vitesse de gravure la plus faible, tandis que pour un autre type de gravure il aura une vitesse de gravure plus élevée.
La couche enterrée peut être composée de zones en silice avec des zones en Si3N4, ou de zones en silice thermique avec des zones en oxyde de silicium du type BPSG ou PSG.
Selon un exemple, la couche enterrée est formée de dioxyde de silicium, destiné à être gravé, et de zones en silicium polycritallin (dont la vitesse de gravure, notamment vis - à vis d'une attaque chimique avec du HF, est plus faible que celle du dioxyde de Si), et la deuxième couche enterrée est également en Si polycristallin.
La couche superficielle peut quant à elle être en semi-conducteur, par exemple en silicium ou en germanium, ou en un semi-conducteur III-V, II-VI, ou en un semi-conducteur composé, par exemple en SiGe, ou en matériau piézo-électrique, ou pyro-électrique, ou magnétique.
La structure obtenue peut être une structure de type SOI, c'est-à-dire composée d'un matériau semi-conducteur, et d'une couche enterrée de propriétés différentes (par exemple électriques ou physiques ou chimiques) .
Le substrat peut être également semi-conducteur.
BRÈVE DESCRIPTION DES DESSINS
La figure 1 représente une structure SOI. Les figures 2A-2D représentent des étapes d'un procédé selon l'art antérieur.
Les figures 3A et 3B représentent un 15 composant selon l'invention, respectivement en vue de côté et en vue de dessus.
Les figures 4A-4G représentent des étapes d'un procédé selon l'invention.
Les figures 5A-5G représentent des étapes 20 d'un autre procédé selon l'invention.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS La figure 3A représente un composant selon l'invention, comportant, sur un substrat 6, une couche 4 enterrée, initialement en un premier matériau, ainsi qu'une couche superficielle 2, par exemple en silicium ou en germanium, ou en un semi-conducteur III-IV, ou II-VI, ou en un semi-conducteur composé, tel que du SiGe par exemple.
Cette couche 2 peut également être en un matériau piézo-électrique, ou pyro-électrique, ou magnétique.
A titre d'exemple, la couche 4 a une épaisseur comprise entre 50 nm et quelques Pm, par exemple 10 pm et la couche 2 une épaisseur comprise entre 10 nm et quelques dizaines de pm, par exemple 100 pm. Ces épaisseurs peuvent également varier en dehors des gammes indiquées.
Dans la couche enterrée 4 se trouve une ou plusieurs zones enterrées 20 d'un deuxième matériau, différent du premier matériau de la couche 4, essentiellement du point de vue de son comportement, par rapport à la couche 4, vis-à-vis d'une gravure ultérieure telle qu'une gravure sèche ou une gravure humide: la vitesse de gravure du matériau de la zone 20 (deuxième matériau) est plus élevée, pour une gravure donnée, que celle du premier matériau et que celle du matériau de la couche superficielle.
En d'autres termes, la réalisation d'une ouverture 12, comme expliqué cidessus en liaison avec la figure 2A, va permettre de graver préférentiellement cette zone 20, avec une vitesse d'attaque supérieure à la vitesse d'attaque du matériau de la couche 4. Par exemple le rapport de vitesse de gravure du deuxième matériau sur la vitesse de gravure du premier matériau est supérieur à 1 ou à 2 ou compris entre 2 et 10 ou entre 10 et 1000 ou même peut être supérieur à 1000.
Le tableau I ci-dessous donne des exemples de vitesses d'attaque typiques pour quelques matériaux et quelques solutions d'attaque chimique: SOLUTIONS D'ATTAQUE CHIMIQUE TMAH 25% 80 C HF 5% 20 C HF 50% 20 C H3PO4 160 C Si -500nm/min <0.5nm/min <1nm/min -0.2nm/min SiO2 <0. 5nm/min 20-40nm/min -500nm/min <0.1nm/min Si3N4 <0.5nm/min -0. 8nm/min <20nm/min -5nm/min
Tableau I
La zone 20 est présentée sur la figure 3A en vue de côté. Mais elle peut avoir, comme illustré sur la figure 3B (qui est une vue de dessus du composant de la figure 3A) une forme carrée dans un plan parallèle à un plan principal du composant ou de la couche 4, ou tout autre forme dans ce même plan: circulaire, polygonale, elliptique,.... Dans la mesure où la gravure attaquera préférentiellement le matériau de cette zone 20, il sera donc possible de réaliser une cavité de forme quelconque, et notamment une cavité carrée, ou circulaire, ou polygonale, ou elliptique,.
...DTD: Un procédé de réalisation d'un tel composant va maintenant être décrit, en relation avec les figures 4A à 4G.
Sur une plaque 6 de silicium vierge (figure 4A), on réalise une première couche 4 en un premier matériau (figure 4B), par exemple un isolant tel que de l'oxyde de silicium (SiO2) qui peut être obtenu par oxydation thermique. Par exemple, cette couche a une épaisseur d'environ 1 pm.
Sur cette plaque 6 on vient définir, par masquage et lithographie, des zones 22, 24 qui vont correspondre aux zones des futures cavités (figure 4C), par exemple par gravure chimique (par exemple par du HF à 10%) ou par gravure RIE.
On grave l'oxyde thermique au niveau de ces 5 zones de façon à éliminer complètement cet oxyde et à former ces cavités.
Dans ces cavités, est déposé ensuite un deuxième matériau 26, 28 (figure 4D) qui se grave avec des vitesses supérieures aux vitesses de gravure de l'oxyde thermique 4.
Ce matériau peut être par exemple de l'oxyde de silicium déposé par CVD, qui a une densité différente de l'oxyde thermique ou qui a une composition chimique différente de l'oxyde thermique.
Ce matériau peut être aussi par exemple un oxyde dopé PSG ( Phosphorus doped Spin on Glass en anglais) ou BPSG ( Boron Phosphorus doped Spin on Glass en anglais) avec par exemple 4% à 6% de P ou contenant quelques % de B. On peut utiliser un matériau complètement différent de l'oxyde de la couche 4, par exemple du nitrure de silicium. En effet, ce matériau est attaqué préférentiellement par rapport à l'oxyde par une solution de H3PO4.
Cette étape de dépôt peut avoir laissé une couche ou un film 31 en surface. On peut donc planariser (figure 4E) la surface 30 de la structure de façon à n'avoir au niveau de la future couche enterrée qu'une alternance de zones en premier matériau, et de zones 26, 28 en deuxième matériau qui se grave plus facilement que le premier matériau, sans couche ou film en surface.
De façon préférentielle, la planarisation est telle que les surfaces des deux zones constituées des deux matériaux (celui de la couche 4 d'un part et celui des zones 22, 24 d'autre part), sont au même niveau, sans couche superficielle 31.
Dans certains cas il peut rester en surface de toute la structure une faible épaisseur d'un seul matériau, par exemple 20 nm, mais cela n'est pas gênant pour obtenir la structure finale.
Cette plaque ainsi préparée est ensuite collée sur, ou assemblée avec, une autre plaque 32 qui peut être par exemple en silicium vierge (figure 4F).
Dans une variante on peut assembler deux plaques ayant des zones définies sur chacune d'elles. Par exemple, la plaque 32 comporte, en surface (du côté devant être assemblé avec la couche 4), des composants déjà réalisés et destinés à être en contact avec les zones sous lesquelles des cavités sont à réaliser. Dans ce dernier cas, on peut alors aligner les deux plaques entre elles.
On obtient ainsi une structure avec une couche enterrée 4 structurée , comportant, sur un support, des zones remplies de matériau 26, 28 apte à être gravé plus facilement que le matériau initial de la couche enterrée 4.
Selon une variante, au moins une des deux plaques 6, 32 peut être amincie pour obtenir une membrane 2 (figure 4G) d'épaisseur désirée, par exemple en silicium monocristallin.
L'amincissement d'une ou des plaques peut être réalisé par différents moyens choisis par exemple parmi: l'amincissement mécanique, et/ou mécanochimique, et/ou chimique, et/ou l'amincissement par clivage et/ou fracture par traitement thermique au niveau d'un plan enterré fragilisé par création d'ions (par exemple hydrogène) ou par création de porosités. Ces techniques peuvent être utilisés de façons indépendantes ou combinées.
On peut ainsi amincir, par exemple par rectification suivie d'un polissage mécano-chimique, une des deux plaques pour obtenir une membrane 2, ayant 20}gym d'épaisseur finale.
Le composant ou le substrat obtenu peut servir de matériau de départ pour la réalisation d'un micro-système 18, selon la technique décrite cidessus en liaison avec les figures 2A - 2D. Ainsi grâce à la présence du matériau 26, 28 dans la couche enterrée, le procédé d'obtention de cavités enterrées se fait de façon plus simple que dans l'art antérieur et surtout permet d'obtenir, dans le plan de la couche 4, des géométries beaucoup mieux contrôlées, et notamment de forme quelconque, carrée, ou rectangulaire, ou elliptique, ou toute autre forme définie en fait par l'étape de lithographie et de gravure de la couche 4.
On a donné l'exemple ci-dessus de une cavité (figure 3A) ou de deux cavités (figures 4D - 4G) dans la couche 4, mais un nombre quelconque de cavités, de formes différentes entre elles, peuvent être réalisées dans une même couche.
En outre, deux cavités d'une même couche peuvent être remplies de matériaux différents, ces deux matériaux présentant des caractéristiques différentes de gravure par rapport au matériau de la couche 4, et notamment des vitesses de gravure supérieures à la vitesse de gravure de la couche 4.
La figure 5G représente un autre composant selon l'invention, comportant, sur un substrat 72, une première couche enterrée 60, une deuxième couche enterrée 34, initialement en un premier matériau, ainsi qu'une couche superficielle 61, par exemple en silicium ou en germanium, ou en un semiconducteur III-IV, ou II-VI, ou en un semi-conducteur composé, tel que du SiGe par exemple.
Cette couche 61 peut également être en un matériau piézo-électrique, ou pyro-électrique, ou magnétique.
A titre d'exemple, la couche 34 a une épaisseur comprise entre 50 nm et 500 nm ou 1 pm et la couche 61 une épaisseur comprise entre 10 nm et 1 pm ou 50 pm. Ces épaisseurs peuvent également varier en dehors des gammes indiquées.
Dans la deuxième couche enterrée 34 se trouve une ou plusieurs zones enterrées d'un deuxième matériau 56, 58, différent du premier matériau de la couche 34, essentiellement du point de vue de son comportement, par rapport au premier matériau 34, vis-à-vis d'une gravure ultérieure telle qu'une gravure sèche ou une gravure humide: la vitesse de gravure du matériau 56, 58 est inférieure à celle du matériau de la couche 34, qui est elle même supérieure à celle de la couche 61.
En d'autres termes, la réalisation d'une ouverture ou de plusieurs ouvertures 12, comme expliqué ci-dessus en liaison avec la figure 2A, va permettre de graver préférentiellement le premier matériau, celui qui constituait initialement la couche 34, avec une vitesse d'attaque supérieure à la vitesse d'attaque du matériau 56, 58. Par exemple le rapport de vitesse de gravure du premier matériau sur la vitesse de gravure du deuxième matériau 56, 58 est supérieur à 1 ou à 2 ou compris entre 2 et 10 ou entre 10 et 1000 ou même peut être supérieur à 1000.
Le tableau I ci-dessus donne des exemples 15 de vitesses d'attaque typiques pour quelques matériaux et quelques solutions d'attaque chimique.
Les zones situées hors des zones contenant le deuxième matériau 56, 58 sont présentées sur la figure 5G en vue de côté. Mais elles peuvent avoir, comme illustré sur la figure 3B une forme carrée dans un plan parallèle à un plan principal du composant ou de la couche 34, ou tout autre forme dans ce même plan: circulaire, polygonale, elliptique,.... Dans la mesure où la gravure attaquera préférentiellement le matériau en dehors du matériau 56, 58, il sera donc possible de réaliser une ou des cavités de formes quelconques, et notamment carrées, ou circulaires, ou polygonales, ou elliptiques,....
La deuxième couche enterrée 60 est 30 constituée du même matériau que le matériau 56, 58, ou d'un autre matériau mais présentant lui aussi une vitesse de gravure inférieure à celle du premier matériau de la couche 34.
La gravure de ce premier matériau de la couche 34 laisse donc subsister des plots d'ancrage en matériau 56, 58 et une couche sous jacente 60. Ces plots et la couche 60 constituent des moyens d'ancrage et de stabilité mécanique de la couche superficielle 61 sur le substrat 72. Ces moyens renforcent donc la solidité de l'ensemble.
Un procédé de réalisation d'un tel composant va maintenant être décrit, en relation avec les figures 5A à 5G.
Sur une plaque 6 de silicium vierge (figure 5A), on réalise une première couche 34, en un premier matériau, par exemple en un matériau isolant (figure 5B), par exemple de l'oxyde de silicium (SiO2), obtenue par exemple par oxydation thermique, ou par LPCVD ou PECVD. Par exemple, cette couche a une épaisseur d'environ 1 ^m.
Sur cette plaque 6 on vient définir, par lithographie, des zones 52, 54 qui vont définir les zones des futures cavités (figure 5C), par exemple par gravure chimique (par exemple par du HF à 10%) ou par gravure RIE.
On grave le matériau 34 au niveau de ces zones de façon à l'en éliminer complètement et à former ces cavités.
Dans ces cavités, est ensuite déposé un deuxième matériau 56, 58 (figure 5D) qui se grave avec des vitesses inférieures aux vitesses de gravure du premier matériau 34.
Ce deuxième matériau 56, 58 peut être par exemple du nitrure de silicium ou du Si polycristallin si la couche 34, ou son premier matériau, est en oxyde de silicium SiO2. Ce deuxième matériau est choisi de façon à se comporter différemment vis-à-vis du premier matériau, en particulier au cours d'une gravure pendant laquelle les gaz ou la solution attaquent préférentiellement l'oxyde de silicium.
Cette étape de dépôt est poursuivie jusqu'à laisser une couche ou un film 60 en surface, que l'on peut ensuite planariser (figure 5E), par exemple par polissage mécano-chimique ou l'une des techniques de planarisation déjà citées ci-dessus.
Ce film 60 peut donc être lui aussi en Si 15 polycristallin si le deuxième matériau 56, 58 est déjà en Si - poly.
On notera que le matériau de la couche 60 peut être différent du matériau ou des matériaux 56, 58, mais il a cependant une vitesse de gravure inférieure à la vitesse de gravure du premier matériau 34 La planarisationa alors lieu sur une surface uniforme, et donc dans des conditions optimales, contrairement au cas décrit ci-dessus en liaison avec la figure 4E, où elle a lieu sur une surface présentant deux matériaux de propriétés mécaniques en général différentes par rapport au polissage.
Il subsiste donc en fin de planarisation 30 une couche 60 du deuxième matériau.
Cette plaque ainsi préparée est ensuite collée sur, ou assemblée avec, une autre plaque 72 qui peut être par exemple en silicium vierge (figure 5F).
Une couche 74 de collage peut avoir préalablement été déposée, soit sur le substrat 72, soit sur la couche 60.
Un collage par adhésion moléculaire entre le substrat 72 et la surface de la couche 60 bénéficiera d'une planarisation optimale, réalisée sur une surface uniforme, comme expliqué ci-dessus. La couche 60 devient alors une couche enterrée.
Dans une variante on peut assembler deux plaques ayant des zones définies sur chacune d'elles. Par exemple, la plaque 72 comporte, en surface (du côté devant être assemblé avec la couche 60), des composants déjà réalisés et destinés à être en contact avec les zones en face desquelles des plots sont à réaliser. Dans ce dernier cas, on peut alors aligner les deux plaques entre elles.
On obtient ainsi une structure avec une couche enterrée 34 structurée , comportant des zones remplies de premier matériau apte à être gravé plus facilement que le deuxième matériau 56, 58 et que le matériau de la deuxième couche 60.
Au moins une des deux plaques 6, 72 peut être amincie pour obtenir une membrane 61 (figure 5G) d'épaisseur désirée, par exemple en silicium monocristallin.
L'amincissement d'une ou des plaques peut 30 être réalisé par différents moyens choisis parmi ceux déjà cités en exemple ci-dessus.
Le composant ou le substrat obtenu peut servir de matériau de départ pour la réalisation d'un micro-système dans la couche 61, selon la technique décrite ci-dessus en liaison avec les figures 2A - 2D.
Ainsi grâce à la présence du matériau 56, 58 dans la couche enterrée 34, le procédé d'obtention de cavités enterrées se fait de façon plus simple que dans l'art antérieur et permet d'obtenir, dans le plan de la couche 34, des géométries beaucoup mieux contrôlées, et notamment de forme quelconque, circulaire ou carrée, ou rectangulaire, ou elliptique, ou toute autre forme définie en fait par l'étape de lithographie et de gravure de la couche 34.
Un nombre quelconque de cavités, de formes 15 différentes entre elles, peuvent être réalisées dans une même couche 34.
En outre, deux cavités d'une même couche peuvent être remplies de matériaux différents, ces deux matériaux présentant des caractéristiques différentes de gravure par rapport au matériau de la couche 34, et notamment des vitesses de gravure inférieures à la vitesse de. gravure de la couche 34.
Par ailleurs, les plots 56, 58 qui subsistent après gravure du premier matériau constituent des plots d'ancrage et de stabilité du dispositif obtenu. Si ils sont conducteurs, ils peuvent en outre assurer une continuité électrique.
SP 25777 PM 2875947
Claims (1)
- 23 REVENDICATIONS1. Procédé de réalisation d'une structure comportant une couche superficielle (2, 61), au moins 5 une couche enterrée (4, 34), et un support (6, 72), ce procédé comportant: - une étape de réalisation, d'une première structure comportant la formation, sur un premier support (6), d'une première couche (4, 34) en un premier matériau, et, dans cette première couche, d'au moins une zone (26, 28, 56, 58) en un deuxième matériau, présentant une vitesse de gravure différente de la vitesse de gravure du premier matériau, - une étape de formation de la couche 15 superficielle (2, 61), par assemblage de la première structure avec un deuxième support (32, 72).2. Procédé selon la revendication 1, comportant en outre un amincissement de l'un au moins 20 des deux supports.3. Procédé selon la revendication 1 ou 2, comportant une gravure de la première couche (4, 34) pour y former au moins une cavité (22, 24, 52, 54) , puis le dépôt du deuxième matériau dans la ou les cavité(s).4. Procédé selon l'une des revendications 1 à 3, l'assemblage étant réalisé par adhésion 30 moléculaire ou par collage.SP 25777 PM 2875947 5. Procédé selon l'une des revendications 1 à 4, comportant en outre une étape de réalisation d'au moins une ouverture (12) dans la couche superficielle (2, 61), débouchant dans le matériau de la couche enterrée (4, 34) qui présente la vitesse de gravure la plus élevée.6. Procédé selon la revendication 5, comportant en outre une gravure du matériau, qui présente la vitesse de gravure la plus élevée, pour former au moins une cavité (22, 24, 52, 54) dans la couche enterrée (4, 34).7. Procédé selon la revendication 6, la cavité ayant une forme circulaire ou carrée ou rectangulaire ou polygonale ou elliptique ou présentant au moins un angle droit dans un plan parallèle au plan des couches sous jacente (4, 34) et superficielle (2, 61).8. Procédé selon l'une des revendications 1à 7, le matériau à vitesse de gravure la plus élevée étant en dioxyde de silicium, ou en silice thermique ou en silicium polycristallin ou en silicium amorphe ou en nitrure de silicium.9. Procédé selon l'une des revendications 1à 8, le matériau à vitesse de gravure la plus faible étant en Si3N4 ou en dioxyde de silicium dopé du type BPSG ou PSG ou en SiO2.SP 25777 PM 2875947 10. Procédé selon l'une des revendications 1 à 9, la couche superficielle (2, 61) étant en semi-conducteur, par exemple en silicium ou en germanium, ou en un semi-conducteur III-V, II-VI, ou en un semi-conducteur composé, par exemple en SiGe.11. Procédé selon l'une des revendications 1 à 10, la couche superficielle (2, 61) étant en matériau piézo-électrique, ou pyro- électrique, ou magnétique.12. Procédé selon l'une des revendications 1 à 11, comportant en outre une étape de formation d'au moins une partie d'un composant (18) électronique ou micro électronique ou électromécanique ou MEMS dans la couche superficielle (2, 61).13. Procédé selon l'une des revendications 1 à 12, le deuxième matériau présentant une vitesse de 20 gravure supérieure à celle du premier matériau.14. Procédé selon la revendication 13, la couche superficielle étant réalisée par assemblage de la première couche avec le deuxième support (32).15. Procédé selon l'une des revendications 1 à 12, le deuxième matériau présentant une vitesse de gravure inférieure à celle du premier matériau.16. Procédé selon la revendication 15, comportant en outre une étape de formation, sur la SP 25777 PM 2875947 première couche comportant le premier et le deuxième matériau, d'une deuxième couche (60) en un troisième matériau, présentant une vitesse de gravure inférieure à celle du premier matériau.17. Procédé selon la revendication 16, le deuxième et le troisième matériau étant identiques et étant déposés au cours de la même étape.18. Procédé selon l'une des revendications 15 à 17, la couche superficielle étant réalisée par assemblage de la deuxième couche avec le deuxième support (72).19. Procédé selon l'une des revendications 1 à 18, comportant en outre une étape de polissage, avant formation de la couche superficielle (2, 61) .20. Dispositif comportant une couche superficielle (2), au moins une couche enterrée (4), en un premier matériau, et un support (6), la couche enterrée comportant au moins une zone (26, 28) en un deuxième matériau, présentant une vitesse de gravure différente de la vitesse de gravure du premier matériau.21. Dispositif selon la revendication 20, au moins une des zones en un deuxième matériau ayant une forme circulaire ou carrée ou rectangulaire ou polygonale ou elliptique ou présentant au moins un SP 25777 PM 2875947 angle droit dans un plan parallèle au plan des couches enterrée (4) et superficielle (2).22. Dispositif selon l'une des revendications 20 ou 21, le matériau à vitesse de gravure la plus faible étant un isolant électrique, tel que le dioxyde de silicium, ou la silice thermique ou le silicium polycristallin ou en le silicium amorphe ou le nitrure de silicium.23. Dispositif selon l'une des revendications 20 à 22, le matériau à vitesse de gravure la plus forte étant en Si3N4 ou en dioxyde de silicium dopé du type BPSG ou PSG ou en SiO2.24. Dispositif selon l'une des revendications 20 à 23, la couche superficielle (2, 61) étant en semi-conducteur, par exemple en silicium ou en germanium, ou en un semi-conducteur III-V, II-VI, ou en un semiconducteur composé, par exemple en SiGe.25. Dispositif selon l'une des revendications 20 à 24, la couche superficielle (2) étant en matériau piézo-électrique, ou pyro-électrique, ou magnétique.26. Dispositif selon l'une des revendications 20 à 25, le deuxième matériau présentant une vitesse de gravure supérieure à celle du premier matériau.SP 25777 PM 2875947 27. Dispositif selon l'une des revendications 20 à 25, le deuxième matériau présentant une vitesse de gravure inférieure à celle du premier matériau.28. Dispositif selon la revendication 27, comportant en outre une deuxième couche enterrée (60) en un troisième matériau, présentant une vitesse de gravure inférieure à celle du premier matériau.29. Dispositif selon la revendication 28, le deuxième et le troisième matériau étant identiques.
Priority Applications (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0452217A FR2875947B1 (fr) | 2004-09-30 | 2004-09-30 | Nouvelle structure pour microelectronique et microsysteme et procede de realisation |
| US11/575,181 US20080036039A1 (en) | 2004-09-30 | 2005-09-27 | New Structure for Microelectronics and Microsystem and Manufacturing Process |
| KR1020077006956A KR100860546B1 (ko) | 2004-09-30 | 2005-09-27 | 새로운 미세 전자적 구조, 마이크로 시스템, 및 그 제조프로세스 |
| DE602005025375T DE602005025375D1 (de) | 2004-09-30 | 2005-09-27 | Strukturen für mikroelektronik und mikrosystem sowie herstellungsverfahren |
| JP2007534016A JP2008514441A (ja) | 2004-09-30 | 2005-09-27 | マイクロエレクトロニクス及びマイクロシステムの新規構造、及びその製造方法 |
| AT05801275T ATE492029T1 (de) | 2004-09-30 | 2005-09-27 | Strukturen für mikroelektronik und mikrosystem sowie herstellungsverfahren |
| CNA200580033080XA CN101032014A (zh) | 2004-09-30 | 2005-09-27 | 用于微电子和微系统的新结构以及制造方法 |
| EP05801275A EP1794789B1 (fr) | 2004-09-30 | 2005-09-27 | Structures destinees a des applications de microelectronique et de microsystemes et procede de fabrication associe |
| CN201210058695XA CN102637626A (zh) | 2004-09-30 | 2005-09-27 | 用于微电子和微系统的结构的制造方法 |
| PCT/EP2005/054854 WO2006035031A1 (fr) | 2004-09-30 | 2005-09-27 | Nouvelle structure destinee a des applications de microelectronique et de microsystemes et procede de fabrication associe |
| JP2010266941A JP2011098435A (ja) | 2004-09-30 | 2010-11-30 | マイクロエレクトロニクス及びマイクロシステムの新規構造、及びその製造方法 |
| JP2010266922A JP2011098434A (ja) | 2004-09-30 | 2010-11-30 | マイクロエレクトロニクス及びマイクロシステムの新規構造、及びその製造方法 |
| US13/618,697 US20130012024A1 (en) | 2004-09-30 | 2012-09-14 | Structure for microelectronics and microsystem and manufacturing process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0452217A FR2875947B1 (fr) | 2004-09-30 | 2004-09-30 | Nouvelle structure pour microelectronique et microsysteme et procede de realisation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2875947A1 true FR2875947A1 (fr) | 2006-03-31 |
| FR2875947B1 FR2875947B1 (fr) | 2007-09-07 |
Family
ID=34952707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0452217A Expired - Fee Related FR2875947B1 (fr) | 2004-09-30 | 2004-09-30 | Nouvelle structure pour microelectronique et microsysteme et procede de realisation |
Country Status (9)
| Country | Link |
|---|---|
| US (2) | US20080036039A1 (fr) |
| EP (1) | EP1794789B1 (fr) |
| JP (3) | JP2008514441A (fr) |
| KR (1) | KR100860546B1 (fr) |
| CN (2) | CN102637626A (fr) |
| AT (1) | ATE492029T1 (fr) |
| DE (1) | DE602005025375D1 (fr) |
| FR (1) | FR2875947B1 (fr) |
| WO (1) | WO2006035031A1 (fr) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2876220B1 (fr) * | 2004-10-06 | 2007-09-28 | Commissariat Energie Atomique | Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees. |
| US20060276008A1 (en) * | 2005-06-02 | 2006-12-07 | Vesa-Pekka Lempinen | Thinning |
| FR2897982B1 (fr) * | 2006-02-27 | 2008-07-11 | Tracit Technologies Sa | Procede de fabrication des structures de type partiellement soi, comportant des zones reliant une couche superficielle et un substrat |
| FR2932923B1 (fr) | 2008-06-23 | 2011-03-25 | Commissariat Energie Atomique | Substrat heterogene comportant une couche sacrificielle et son procede de realisation. |
| FR2932789B1 (fr) | 2008-06-23 | 2011-04-15 | Commissariat Energie Atomique | Procede de fabrication d'une structure electromecanique comportant au moins un pilier de renfort mecanique. |
| FR2932788A1 (fr) | 2008-06-23 | 2009-12-25 | Commissariat Energie Atomique | Procede de fabrication d'un composant electromecanique mems / nems. |
| US7927975B2 (en) | 2009-02-04 | 2011-04-19 | Micron Technology, Inc. | Semiconductor material manufacture |
| US8637381B2 (en) * | 2011-10-17 | 2014-01-28 | International Business Machines Corporation | High-k dielectric and silicon nitride box region |
| US9481566B2 (en) | 2012-07-31 | 2016-11-01 | Soitec | Methods of forming semiconductor structures including MEMS devices and integrated circuits on opposing sides of substrates, and related structures and devices |
| CN104756233A (zh) * | 2012-10-22 | 2015-07-01 | 夏普株式会社 | 半导体器件的制造方法 |
| CN104944361B (zh) * | 2014-03-25 | 2016-05-18 | 中芯国际集成电路制造(北京)有限公司 | 一种mems器件的制作方法 |
| CN106348245B (zh) * | 2015-07-23 | 2018-02-06 | 中芯国际集成电路制造(上海)有限公司 | 一种mems器件及其制备方法、电子装置 |
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- 2005-09-27 KR KR1020077006956A patent/KR100860546B1/ko active IP Right Grant
- 2005-09-27 EP EP05801275A patent/EP1794789B1/fr active Active
- 2005-09-27 CN CN201210058695XA patent/CN102637626A/zh active Pending
- 2005-09-27 CN CNA200580033080XA patent/CN101032014A/zh active Pending
- 2005-09-27 JP JP2007534016A patent/JP2008514441A/ja active Pending
- 2005-09-27 US US11/575,181 patent/US20080036039A1/en not_active Abandoned
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- 2005-09-27 AT AT05801275T patent/ATE492029T1/de not_active IP Right Cessation
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| EP1794789A1 (fr) | 2007-06-13 |
| KR100860546B1 (ko) | 2008-09-26 |
| EP1794789B1 (fr) | 2010-12-15 |
| JP2011098434A (ja) | 2011-05-19 |
| JP2008514441A (ja) | 2008-05-08 |
| JP2011098435A (ja) | 2011-05-19 |
| US20130012024A1 (en) | 2013-01-10 |
| WO2006035031A1 (fr) | 2006-04-06 |
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| CN102637626A (zh) | 2012-08-15 |
| DE602005025375D1 (de) | 2011-01-27 |
| US20080036039A1 (en) | 2008-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TP | Transmission of property | ||
| ST | Notification of lapse |
Effective date: 20130531 |