CN102637626A - 用于微电子和微系统的结构的制造方法 - Google Patents

用于微电子和微系统的结构的制造方法 Download PDF

Info

Publication number
CN102637626A
CN102637626A CN201210058695XA CN201210058695A CN102637626A CN 102637626 A CN102637626 A CN 102637626A CN 201210058695X A CN201210058695X A CN 201210058695XA CN 201210058695 A CN201210058695 A CN 201210058695A CN 102637626 A CN102637626 A CN 102637626A
Authority
CN
China
Prior art keywords
layer
etch
rate
processed
superficial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201210058695XA
Other languages
English (en)
Inventor
贝尔纳·阿斯帕尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
S O I 泰克绝缘体硅技术公司
Soi Teker Isolator Silicon Technology
Tracit Technologies SA
Original Assignee
Soi Teker Isolator Silicon Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soi Teker Isolator Silicon Technology filed Critical Soi Teker Isolator Silicon Technology
Publication of CN102637626A publication Critical patent/CN102637626A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00555—Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
    • B81C1/00595—Control etch selectivity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Micromachines (AREA)
  • Weting (AREA)
  • Laminated Bodies (AREA)
  • Inorganic Insulating Materials (AREA)
  • Manufacture Of Macromolecular Shaped Articles (AREA)
  • Silicon Polymers (AREA)
  • Solid-Sorbent Or Filter-Aiding Compositions (AREA)

Abstract

本发明涉及一种用于微电子和微系统的结构的制造方法。具体地，涉及一种用于制造如下结构的方法，所述结构包括表面层(2、61)、至少一个掩埋层(4、34)、以及支架(6、72)，所述方法包括：在第一支架(6)上制造第一结构的第一步骤，所述第一结构包括第一层(4、34)，所述第一层具有由第一材料制成的第一区域以及包括空腔的至少一个第二区域，所述空腔中填充有第二材料，所述第二材料的蚀刻速率高于或低于所述第一材料的蚀刻速率；之后形成所述掩埋层以及形成所述表面层(2、61)的第二步骤，所述掩埋层由所述第一层形成，所述表面层(2、61)通过所述第一结构与第二支架(32、72)的组合而形成。

Description

用于微电子和微系统的结构的制造方法
本申请是于2005年9月27日提交的、申请号为200580033080.X(PCT/EP2005/054854)、发明名称为“用于微电子和微系统的新结构以及制造方法”的发明申请的分案申请。
技术领域
本发明涉及用于半导体器件或MEMS类型装置，具体为SOI装置或SOI类型装置的新结构的制造。
背景技术
许多MEMS(微机电系统)微系统是使用SOI(绝缘层上覆硅)材料制成的，其中SOI材料具体可用于获得悬浮在空腔上方的单晶硅膜。
SOI类型材料是包括表面层2的结构，该表面层由位于绝缘层4(通常为二氧化硅)上的单晶硅制成(图1)。例如，通过将表面被氧化的硅晶片6通过分子键合方式与另一个硅晶片组合在一起，来获得这些结构。
这种组合过程包括：对两个晶片进行表面处理的步骤；使晶片接触的步骤；以及热处理步骤。传统上，该热处理在通常为900℃至1250℃之间的温度下进行，持续2小时。
之后，对这两个晶片中的至少一个进行打薄(thin)，在绝缘层4上留下较薄的半导体层2。
有时需要例如由单晶硅制成的薄悬浮膜，来制造一些微系统。
器件制造商经常使用SOI材料的晶片来获得这种膜。他们使用表面层作为有源层(活性层)来制造装置，且使用隐埋氧化物(buriedoxide)层作为牺牲层。
例如，在表面硅2中形成开口12，使得可以对隐埋氧化物层4进行蚀刻(图2A)。
该隐埋氧化物通常被化学蚀刻(例如用HF)，这导致在层4中形成空腔14(图2B)。
之后，孔12可保持打开或例如通过材料(例如，硅)的沉积可被再次封闭(图2C)。因而，结果是在层2中形成悬浮膜16，并且在该悬浮膜上或悬浮膜中可形成微系统18(图2D)。
控制掩埋层的蚀刻通常是困难的。具体地，在化学蚀刻过程中可能出现问题，蚀刻液可能作为温度或pH值的函数而改变，这导致难以控制蚀刻孔及其尺寸。
伴随该技术出现的另一个问题是，不可能在层2的平面中从开口12形成的圆形孔开始制作任意形状的空腔，例如正方形、矩形或多边形的空腔。
化学蚀刻基本上是各向同性的，并且围绕由开口12限定的中心孔同心地进行。
为了获得类似于矩形的不定形状，可尝试使用多个孔12，但是进而极难获得直角。
因此，出现的问题是，需要发现一种用于制造悬浮膜以及空腔(尤其是通过使用SOI晶片的技术)的新工艺。
还出现的相同问题是，需要在空腔上方制造由压电材料、热电材料、或磁性材料制成的膜。
出现的另一个问题是，需要能够在一种结构中制成悬浮空腔或膜，所述结构包括可能为半导体的表面层(但是所述表面层也可为压电类型、热电类型或磁性类型的)、掩埋层、以及支架或用作支架的底层。
出现的另一个问题是，产生空腔之后所形成的组件需要机械稳定性。
因此，出现的问题是，需要发现以下类型的新结构以及机械加固所述结构的方法(means)，所述新结构包括表面层(其可能为半导体层，但是也可为压电类型、热电类型或磁性类型的)、掩埋层以及支架或用作支架的底层。
发明内容
本发明可用于制造一种结构，该结构包括表面层(其具体可为半导体的、或压电类型、热电类型或磁性类型的)、包含至少一个任意形状空腔的掩埋层、以及支架或用作支架的底层。
本发明涉及用于制造包括表面层、至少一个掩埋层、以及支架的结构的方法，该方法包括：
-在第一支架上制造第一结构的第一步骤，所述第一结构包括具有由第一材料制成的第一区域以及包括空腔的至少一个第二区域的第一层，所述空腔填充有第二材料，所述第二材料的蚀刻速率高于或低于所述第一材料的蚀刻速率；
-之后形成所述掩埋层以及形成所述表面层的第二步骤，所述掩埋层由所述第一层形成，所述表面层通过所述第一结构与第二支架的组合而形成。
因此，在表面层形成之前，具有较高蚀刻速率的材料所构成的区域的形状被限定为，使得该形状可随意选择，因而，掩埋层中空腔在该材料(其具有较高蚀刻速率)的随后蚀刻过程中所具有的形状可被预先确定。
这在形状的选择上提供了良好的灵活性，并且放宽了待蚀刻的层或区域的蚀刻条件，或减少了对这些条件的依赖性。
由第一材料制成的掩埋层包括由至少一种第二材料构成的至少一个区域，该第二材料被优选地选择为，该材料与第一材料在随后蚀刻过程中的特性是不同的；且其蚀刻速率不同于第一材料的蚀刻速率。
对于具有不同蚀刻速率的第一和第二材料的蚀刻可利用试剂(reagent)来进行。可使用干法蚀刻或湿法蚀刻。化学蚀刻也是可行的，如果要蚀刻诸如SiO2的氧化物，则例如使用HF，或者使用RIE(反应性离子蚀刻)类型的蚀刻。
第一步骤可包括第一层的蚀刻，以形成至少一个空腔，之后是在如此形成的空腔中沉积第二材料。
例如，可通过分子键合或通过胶粘制成所述组件。
如果组件通过分子键合制成，则可在它们开始接触之前进行表面处理，使得其表面特性适合于该分子键合。例如，可应用调平处理来获得良好的表面特性(粗糙度、平面度、以及几乎没有颗粒等)。
因此，在蚀刻具有较高速率的区域之前，使用根据本发明的工艺获得一中间结构，在待组合的两个元件开始接触或组装之前，制造由第二材料制成的区域。
根据本发明的方法还可包括在表面层中制造至少一个开口的步骤，在由具有较高蚀刻速率的材料制成的区域中开口，之后蚀刻该材料，以在掩埋层中形成至少一个空腔，该空腔具有如上所述的预定形状。
因此，空腔可具有由第二材料制成的区域的形状限定的任何形状，例如圆形、正方形、矩形、多边形、或椭圆形形状，或者在与底层和表面层的平面平行的平面中具有至少一个直角。
因此，根据本发明的方法尤其适合于获得悬浮在隐埋区域或空腔处或上方的膜，所述隐埋区域或空腔在蚀刻之前由具有较高蚀刻速率的材料占据。
根据本发明的方法还可包括在表面层中形成所有或部分电子、微电子、机电或MEMS器件的步骤。
根据一个实施例，第二材料具有比第一材料更高的蚀刻速率。
表面层可通过第一层与第二支架的组合而制成。
根据另一个实施例，第二材料具有比第一材料更低的蚀刻速率。
之后可包括在包含第一和第二材料的第一层上形成第二均匀层的步骤，该第二均匀层由具有比第一材料更低蚀刻速率的第三材料制成。
该第二层以及在第一材料被蚀刻之后剩余的第二材料构成的岛状物将形成用于表面层的机械阻力和锚固装置。
此外，与在第一材料的区域和第二材料的区域被露出的非均匀表面上执行调平步骤的先前实施例中相比，第二层可更容易地被均匀地调平。
根据该第二实施例，第二材料和第三材料可为相同的。
之后，具有支架、包括具有不同蚀刻速率材料的区域的第一层、以及第二层的第一结构与第二支架组合，第二层也成为掩埋层。
接着，在形成表面层之前可进行抛光步骤，但是当在第一掩埋层上形成由蚀刻速率低于第一材料蚀刻速率的材料制成的第二层时，该步骤会产生特别好的效果，这是因为调平是在均匀的该第二掩埋层上进行的。
本发明还涉及包括表面层、由第一材料制成的掩埋层、以及支架的器件，所述掩埋层包括由蚀刻速率不同于第一材料蚀刻速率的第二材料制成的至少一个区域。
由第二材料制成的至少一个区域可具有圆形、正方形、矩形、多边形、或椭圆形形状，或者可在与掩埋层和表面层的平面平行的平面中具有至少一个直角。
根据一个实施例，第二材料具有大于第一材料蚀刻速率的蚀刻速率。
根据另一个实施例，第二材料具有低于第一材料蚀刻速率的蚀刻速率。
之后可提供由第三材料制成的第二掩埋层，第三材料也具有低于第一材料蚀刻速率的蚀刻速率，第二材料和第三材料可为相同的。
本发明还涉及具有表面层、由第一材料制成的掩埋层、以及用作支架的底层的半导体器件，所述掩埋层包括至少一个空腔，所述空腔具有正方形、矩形、多边形、或椭圆形形状，或者在与掩埋层和表面层的平面平行的平面中具有至少一个直角。
本发明还涉及具有表面层、包括由第一材料制成的区域和至少一个空腔的第一掩埋层、由第二材料制成的第二掩埋层、以及支架的半导体器件。
在根据本发明的方法或器件中，第一材料例如可由二氧化硅、热硅石(thermal silica)、多晶硅、非晶硅、或氮化硅制成。
例如，其它材料可由Si3N4、BPSG型或PSG型掺杂的氧化硅、或SiO2制成。
该第二材料被选择为使得在蚀刻时其特性不同于第一材料。因此，可选择SiO2作为对于一种类型的蚀刻具有较低蚀刻速率而对于另一种类型的蚀刻具有较高蚀刻速率的材料。
掩埋层可包括具有Si3N4区域的硅石(silica)区域，或具有BPSG型或PSG型掺杂的氧化硅区域的热硅石区域。
根据一个实例，掩埋层由待蚀刻的二氧化硅和由多晶硅(其蚀刻速率低于二氧化硅的蚀刻速率，尤其适用于使用HF的化学蚀刻)制成的区域构成，并且第二掩埋层也是由多晶硅制成的。
表面层可由半导体(例如硅或锗)、或III-V族、II-VI族半导体、或半导体化合物(例如SiGe)、或压电材料、热电材料、或磁性材料制成。
所获得的结构可为SOI型结构，换句话说所述结构包括具有不同特性(例如电特性、物理特性或化学特性)的半导体材料和掩埋层。
所述基板也可为半导体的。
附图说明
图1示出了SOI结构；
图2A-2D示出了根据现有技术的方法中的步骤；
图3A和3B示出了根据本发明的元件，分别示出了侧视图和俯视图；
图4A-4G示出了根据本发明的方法中的步骤；
图5A-5G示出了根据本发明的另一个方法中的步骤。
具体实施方式
图3A示出了根据本发明的元件，该元件包括位于基板6上的最初由第一材料制成的掩埋层4，以及例如由硅或锗、或III-IV族半导体、或II-VI族半导体、或例如SiGe的半导体化合物制成的表面层2。
该表面层2也可由压电材料、热电材料、或磁性材料制成。
例如，层4的厚度在50nm至数μm(例如10μm)之间，并且层2的厚度在10nm至数十μm(例如100μm)之间。这些厚度可以变化超出所示范围。
掩埋层4将包括由不同于层4中的第一材料的第二材料制成的一个或多个隐埋区域20，该隐埋区域与层4的关键差异在于其在随后的蚀刻(诸如干法蚀刻或湿法蚀刻)过程中的特性；对于给定的蚀刻类型，区域20中的材料(第二材料)的蚀刻速率高于第一材料以及表面层中材料的蚀刻速率。
换句话说，如上面参照图2A所述的，形成开口12将使得以大于层4中材料蚀刻速率的蚀刻速率优先蚀刻该区域20成为可能。例如，第二材料与第一材料蚀刻速率的比率大于1或2，或者在2与10之间或者在10与1000之间，并且甚至可能大于1000。
下面的表I给出了对于某些材料和某些化学蚀刻液的典型实例蚀刻速率。
Figure BDA0000141447410000101
表I
在图3A中以侧视图示出了区域20。但是如图3B(其为图3A中元件的俯视图)中所示的，在平行于元件或层4的主平面的平面中，区域20可为正方形的，或者在同一个平面中该区域可为任何其它形状的：圆形、多边形、椭圆形等。因此，即使处于需要优先在该区域20中材料上进行蚀刻的这种情况下，也可形成任意形状的空腔，特别是正方形、圆形、多边形、或椭圆形空腔等。
现在将参照图4A至4G描述制造所述元件的方法。
在半成品(blank，光片)硅晶片6(图4A)上形成第一层4，该第一层由第一材料制成(图4B)，例如可通过热氧化获得的绝缘材料(诸如二氧化硅(SiO2))。例如，该层的厚度大约为1μm。
通过掩蔽技术和平版印刷术在该晶片6上限定区域22和24，并且例如通过化学蚀刻(例如使用10％的HF)或RIE蚀刻，使得这些区域将对应于未来空腔的区域(图4C)。
在这些区域中蚀刻热氧化物，以便完全去除该氧化物并形成这些空腔。
之后，将第二材料26、28(图4D)沉积在这些空腔中，并以大于热氧化物4的蚀刻速率的速率蚀刻第二材料。
例如，该材料可为通过CVD沉积的二氧化硅，该材料具有不同于热氧化物的密度或者具有不同于热氧化物的化学组分。
该材料例如也可为PSG(phosphorus doped spin on glass磷硅玻璃)或BPSG(Boron Phosphorus doped Spin on glass硼磷硅玻璃)掺杂氧化物，例如掺杂有4％至6％的P或包含少许百分量的B。
也可使用完全不同于层4中氧化物的材料，例如氮化硅。H3PO4溶液将优先蚀刻该材料而不是氧化物。
沉积步骤可以在表面上留下层或膜31。因此，该结构的表面30可被调平(图4E)，从而在未来的掩埋层中仅具有由第一材料制成的区域以及由比第一层更容易被蚀刻的第二材料制成的区域26、28中的一种(alternation)，同时在表面上没有层或膜。
调平是优选的，使得由两种材料(第一种为层4中的材料，而第二种为区域22、24中的材料)形成的两个区域的表面处于相同的水平面，而没有表面层31。
在一些情况中，较小厚度的(例如20nm)一种材料可残留在整个结构的表面上，但是这在获得最终结构方面不会产生任何问题。
之后，将如此制备的该晶片与例如可由半成品硅制成的另一个晶片32结合或组合(图4F)。
在一个变型中，两个晶片可通过每个上限定的区域而组合在一起。例如，晶片32的表面包括这样一些元件，该元件已形成并即将与下方将形成空腔(在将与层4组合的侧部上)的区域相接触。在后一种情况中，这两个晶片可彼此对齐。
那么结果是，具有“被构造成”掩埋层4的结构包括支架，在该支架上具有填充有材料26、28的区域，该材料26、28可以比用于制造掩埋层4的初始材料更易于被蚀刻。
根据一个变型，两个晶片6、32中的至少一个可被打薄，以获得具有所需厚度的膜2(图4G)，该膜例如由单晶硅制成。
可通过使用选自以下方法中的不同方法来打薄一个或多个晶片，例如，机械打薄、和/或机械-化学打薄、和/或化学打薄、和/或在由于离子(例如氢)形成或多孔结构形成而被弱化的隐埋平面上进行热处理而导致的通过劈裂和碎裂的打薄。这些技术可独立使用或组合使用。
这样，例如，可通过先研磨后机械-化学抛光而打薄这两个晶片中的一个，以获得具有最终厚度为20μm的膜2。
所获得的元件或基板可用作使用上面参照图2A-2D描述的技术制成微系统18的初始材料。因此，由于掩埋层中存在材料26、28，用于获得隐埋空腔的方法比现有技术中的简单，特别是，可用于在层4的平面中制造更好控制的几何形状，尤其是具有任何形状的几何形状，诸如正方形、矩形、椭圆形或通过层4的平版印刷术和蚀刻步骤限定的任何其它形状。
以上描述涉及层4中的一个空腔(图3A)和两个空腔(图4D)的实例，但是在同一层中可制造具有不同形状的任意数量的空腔。
此外，同一层中的两个空腔可被填充以不同的材料，这两种材料具有不同于层4中材料的蚀刻特性，特别是蚀刻速率高于层4的蚀刻速率。
图5G示出了根据本发明的另一个元件，该元件包括位于第一掩埋层60和最初由第一材料制成的第二掩埋层34下面的基板72，以及例如由硅或锗、或III-IV族或II-VI族半导体、或诸如SiGe的半导体化合物制成的表面层61。
该层61也可由压电材料、热电材料、或磁性材料制成。
例如，层34的厚度可以在50nm至500nm或1μm之间，并且层61的厚度可在10nm至1μm或50μm之间。这些厚度也可变化超出上述范围。
第二掩埋层34包括由不同于层34中的第一材料的第二材料56、58制成的一个或多个隐埋区域，它们的关键差异在于在随后的蚀刻(诸如干法蚀刻或湿法蚀刻)过程中的特性；材料56、58的蚀刻速率低于层34中材料的蚀刻速率，而层34中材料本身的蚀刻速率大于层61的蚀刻速率。
换句话说，如上面参照图2A所述的一个或多个开口12的形成将使得优先蚀刻最初形成层34的第一材料成为可能，该层34具有大于材料56、58蚀刻速率的蚀刻速率。例如，第一材料与第二材料56、58蚀刻速率的比率大于1或2，或在2与10之间或在10与1000之间，并且甚至可能大于1000。
上面的表I给出了对于一些材料和某些化学蚀刻液的典型蚀刻速率。
在图5G中作为侧视图示出了包含第二材料56、58的区域外部的区域。但是，如图3B中所示，在平行于元件或层34的主平面的平面中，它们的形状可为正方形，或者在同一平面中它们可具有任何其它形状(圆形、多边形、椭圆形等)。由于蚀刻将优先在除材料56、58以外的材料上进行，因此可形成任意形状的空腔，特别是正方形、圆形、多边形、或椭圆形空腔等。
第二掩埋层60包含与材料56、58相同的材料或另一种材料，但该另一种材料也具有低于第一层34中第一材料蚀刻速率的蚀刻速率。
因此，层34中这种第一材料的蚀刻将留下材料56、58的锚固垫和底层60。这些垫和层60为基板72上的表面层61提供机械固定和稳定性。因此，这些装置增加了组件的可靠性。
现在将参照图5A至5G描述用于制造所述元件的方法。
在半成品硅晶片(图5A)上形成由第一材料(例如绝缘材料)制成的第一层34(图5B)，该绝缘材料例如为例如通过热氧化、LPCVD、或PECVD获得的二氧化硅(SiO2)。例如，该层的厚度可约为1μm。
在该晶片6上通过平版印刷术限定区域52、54，并且这些区域将通过例如化学蚀刻(例如通过10％HF)或RIE蚀刻来限定未来空腔的区域(图5C)。
在这些区域中蚀刻材料34，以完全去除所述材料并形成空腔。
之后，将第二材料56、58沉积在这些空腔中(图5D)，并且在低于第一材料34蚀刻速率的速率下蚀刻该材料。
如果层34或用于制成该层的第一材料是二氧化硅SiO2，则该第二材料56、58例如可为氮化硅或多晶硅Si。将该第二材料选择为其行为不同于第一材料，尤其是在气体或溶液优先蚀刻二氧化硅的蚀刻过程中。
该沉积步骤继续，以便留下表面层或膜60，接着该表面层或膜可被调平(图5E)，例如可通过机械-化学抛光或使用上面已描述的调平技术中的一种。
因此，如果第二材料56、58已由多晶硅(Si-poly，叠层硅)制成，则该膜60也可由多晶硅制成。
应该注意的是，制成层60的材料可不同于材料56、58，但是其蚀刻速率将低于第一材料34的蚀刻速率。
之后，在均匀的表面上进行调平，因此该调平是在最佳条件下进行的，这与以上参照图4E所描述的情况不同，在后一种情况中，调平是在具有与抛光有关的不同机械特性的两种材料构成的表面上进行的。
因此，在调平结束时将存在由第二材料制成的层60。
之后，将如此准备的该晶片粘合到另一个晶片72上或与其组合，该另一个晶片例如可由半成品硅制成(图5F)。
可将粘合层74预先沉积在基板72上或层60上。
基板72与层60的表面之间的分子键合将得益于上述在均匀表面上进行的最佳调平。之后，层60变成为掩埋层。
在一种变型中，两个晶片可通过每个上限定的区域而组合。例如，在晶片72的表面上存在这样的元件，该元件是已经形成的并将与(在将与层60组合的侧部上)即将形成有垫的面对区域相接触。在后一种情况中，两个晶片可彼此对齐。
那么结果是，制成了这样的结构，该结构包括“被构造的”掩埋层34，该掩埋层包括填充有第一材料的区域，该第一材料可以比第二材料56、58更易于被蚀刻，并且比制造第二层60的材料更易于被蚀刻。
两个晶片6、72中的至少一个可被打薄，以获得具有所需厚度的膜61(图5G)，该膜例如由单晶硅制成。
一个或多个晶片可通过从以上已作为实例描述的方法中选择的不同方法被打薄。
所获得的元件或基板可用作使用以上参照图2A-2D所述的技术制成层61中的微系统的初始材料。因此，由于掩埋层34中存在材料56、58，所以用于获得隐埋空腔的方法比现有技术中更简单，并且可用于在层34的平面中获得更好控制的几何形状，尤其是具有诸如圆形、正方形、矩形、椭圆形的任何形状或通过层34的平版印刷术和蚀刻步骤限定的任何其它形状。
可在同一层34中制造具有不同形状的任意数量的空腔。
此外，同一层中的两个空腔可被填充以不同的材料，与层34中的材料相比，这两种材料具有不同的蚀刻特性，特别是它们的蚀刻速率低于层34的蚀刻速率。
而且，在第一材料已被蚀刻之后残留的垫56、58提供了用于所获得的装置的锚固垫以及它的稳定性。如果它们导电，则它们也可提供电连续性。

Claims (26)

1.一种用于制造如下结构的方法，所述结构包括表面层(2、61)、至少一个掩埋层(4、34)、以及支架(6、72)，所述方法包括：
-在第一支架(6)上制造第一结构的第一步骤，所述第一结构包括第一层(4、34)，所述第一层具有由第一材料制成的第一区域以及包括空腔的至少一个第二区域，所述空腔中填充有第二材料，所述第二材料的蚀刻速率高于或低于所述第一材料的蚀刻速率；
-之后形成所述掩埋层以及形成所述表面层(2、61)的第二步骤，所述掩埋层由所述第一层形成，所述表面层(2、61)通过所述第一结构与第二支架(32、72)的组合而形成。
2.根据权利要求1所述的方法，还包括打薄所述两个支架中的至少一个。
3.根据权利要求1或2所述的方法，包括蚀刻所述第一层(4、34)，以形成至少一个空腔(22、24、52、54)；之后，在所述空腔中沉积所述第二材料。
4.根据权利要求1所述的方法，其中，所述组合通过分子键合或通过胶粘而进行。
5.根据权利要求1所述的方法，还包括在所述表面层(2、61)中制造至少一个开口(12)的步骤，以开口至所述掩埋层(4、34)的第一材料和第二材料中的具有较高蚀刻速率的材料。
6.根据权利要求5所述的方法，还包括蚀刻所述第一材料和第二材料中的具有较高蚀刻速率的材料，以在所述掩埋层(4、34)中形成至少一个空腔(22、24、52、54)。
7.根据权利要求6所述的方法，其中，所述空腔具有圆形、多边形、或椭圆形形状，或者在与所述底层(4、34)和表面层(2、61)的平面平行的平面中具有至少一个直角。
8.根据权利要求7所述的方法，其中，所述空腔具有正方形或矩形形状。
9.根据权利要求1所述的方法，其中，所述第一材料和所述第二材料中的具有较高蚀刻速率的材料由二氧化硅、热硅石、多晶硅、非晶硅或氮化硅制成。
10.根据权利要求1所述的方法，其中，所述第一材料和所述第二材料中的具有较低蚀刻速率的材料由PSG型掺杂的氧化硅制成。
11.根据权利要求10所述的方法，其中，所述第一材料和第二材料中的具有较低蚀刻速率的材料由BPSG型掺杂的氧化硅制成。
12.根据权利要求1所述的方法，其中，所述第一材料和第二材料中的具有较低蚀刻速率的材料由Si3N4或SiO2制成。
13.根据权利要求1所述的方法，其中，所述表面层(2、61)由半导体制成。
14.根据权利要求13所述的方法，其中，所述表面层(2、61)由硅、锗或SiGe制成。
15.根据权利要求1所述的方法，其中，所述表面层(2、61)由压电材料、热电材料、或磁性材料制成。
16.根据权利要求1所述的方法，还包括在所述表面层(2、61)中形成电子元件、或机电元件(18)中的至少一部分的步骤。
17.根据权利要求16所述的方法，包括在所述表面层(2、61)中形成微电子元件的至少一部分的步骤。
18.根据权利要求16所述的方法，包括在所述表面层(2、61)中形成MEMS元件的至少一部分的步骤。
19.根据权利要求1所述的方法，其中，所述第二材料的蚀刻速率高于所述第一材料的蚀刻速率。
20.根据权利要求1所述的方法，其中，所述第二材料的蚀刻速率低于所述第一材料的蚀刻速率。
21.根据权利要求20所述的方法，还包括在包含所述第一和第二材料的所述第一层上形成第二层(60)的步骤，所述第二层由第三材料制成，所述第三材料的蚀刻速率低于所述第一材料的蚀刻速率。
22.根据权利要求21所述的方法，所述第二材料和所述第三材料是相同的。
23.根据权利要求20至22中任一项所述的方法，其中，所述表面层通过所述第二层与所述第二支架(72)的组合而制成。
24.根据权利要求1所述的方法，还包括在形成所述表面层(2、61)之前对所述第一步骤中形成的所述第一层进行的抛光步骤。
25.根据权利要求21或22所述的方法，还包括对由所述第三材料制成的所述第二层进行的抛光步骤。
26.根据权利要求1所述的方法，其中，所述第二支架的待与所述第一层组合的表面的一侧包括即将与所述第一层中的所述至少一个区域相接触的元件，当将所述第一结构与所述第二支架组合时两个晶片彼此对齐。
CN201210058695XA 2004-09-30 2005-09-27 用于微电子和微系统的结构的制造方法 Pending CN102637626A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
FR0452217 2004-09-30
FR0452217A FR2875947B1 (fr) 2004-09-30 2004-09-30 Nouvelle structure pour microelectronique et microsysteme et procede de realisation
US67380105P 2005-04-22 2005-04-22
US60/673,801 2005-04-22

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CNA200580033080XA Division CN101032014A (zh) 2004-09-30 2005-09-27 用于微电子和微系统的新结构以及制造方法

Publications (1)

Publication Number Publication Date
CN102637626A true CN102637626A (zh) 2012-08-15

Family

ID=34952707

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201210058695XA Pending CN102637626A (zh) 2004-09-30 2005-09-27 用于微电子和微系统的结构的制造方法
CNA200580033080XA Pending CN101032014A (zh) 2004-09-30 2005-09-27 用于微电子和微系统的新结构以及制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNA200580033080XA Pending CN101032014A (zh) 2004-09-30 2005-09-27 用于微电子和微系统的新结构以及制造方法

Country Status (9)

Country Link
US (2) US20080036039A1 (zh)
EP (1) EP1794789B1 (zh)
JP (3) JP2008514441A (zh)
KR (1) KR100860546B1 (zh)
CN (2) CN102637626A (zh)
AT (1) ATE492029T1 (zh)
DE (1) DE602005025375D1 (zh)
FR (1) FR2875947B1 (zh)
WO (1) WO2006035031A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108190828A (zh) * 2018-02-07 2018-06-22 北京先通康桥医药科技有限公司 Mems传感器线阵、触诊探头及其制造方法
CN108682661A (zh) * 2018-04-17 2018-10-19 中芯集成电路（宁波）有限公司 一种soi基底及soi基底的形成方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2876220B1 (fr) * 2004-10-06 2007-09-28 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.
US20060276008A1 (en) * 2005-06-02 2006-12-07 Vesa-Pekka Lempinen Thinning
FR2897982B1 (fr) * 2006-02-27 2008-07-11 Tracit Technologies Sa Procede de fabrication des structures de type partiellement soi, comportant des zones reliant une couche superficielle et un substrat
FR2932789B1 (fr) 2008-06-23 2011-04-15 Commissariat Energie Atomique Procede de fabrication d'une structure electromecanique comportant au moins un pilier de renfort mecanique.
FR2932923B1 (fr) 2008-06-23 2011-03-25 Commissariat Energie Atomique Substrat heterogene comportant une couche sacrificielle et son procede de realisation.
FR2932788A1 (fr) 2008-06-23 2009-12-25 Commissariat Energie Atomique Procede de fabrication d'un composant electromecanique mems / nems.
US7927975B2 (en) * 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
US8637381B2 (en) * 2011-10-17 2014-01-28 International Business Machines Corporation High-k dielectric and silicon nitride box region
CN104507853B (zh) 2012-07-31 2016-11-23 索泰克公司 形成半导体设备的方法
CN104756233A (zh) * 2012-10-22 2015-07-01 夏普株式会社 半导体器件的制造方法
CN104944361B (zh) * 2014-03-25 2016-05-18 中芯国际集成电路制造(北京)有限公司 一种mems器件的制作方法
CN106348245B (zh) * 2015-07-23 2018-02-06 中芯国际集成电路制造(上海)有限公司 一种mems器件及其制备方法、电子装置
CN105895575B (zh) * 2016-05-09 2018-09-25 中国科学院上海微系统与信息技术研究所 一种图形化绝缘体上硅衬底材料及其制备方法
FR3086096B1 (fr) 2018-09-14 2021-08-27 Soitec Silicon On Insulator Procede de realisation d'un substrat avance pour une integration hybride
FR3091032B1 (fr) * 2018-12-20 2020-12-11 Soitec Silicon On Insulator Procédé de transfert d’une couche superficielle sur des cavités
US10981780B2 (en) 2019-08-19 2021-04-20 Infineon Technologies Ag Membrane support for dual backplate transducers
DE102021213259A1 (de) 2021-11-25 2023-05-25 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines Cavity SOI Substrats und mikromechanischen Strukturen darin

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004019362A1 (en) * 2002-08-26 2004-03-04 International Business Machines Corporation Diaphragm activated micro-electromechanical switch

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61184843A (ja) * 1985-02-13 1986-08-18 Toshiba Corp 複合半導体装置とその製造方法
FR2579809B1 (fr) * 1985-04-02 1987-05-15 Thomson Csf Procede de realisation de matrices decommande a diodes pour ecran plat de visualisation electro-optique et ecran plat realise par ce procede
NL8800847A (nl) * 1988-04-05 1989-11-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een soi-struktuur.
US4956314A (en) * 1989-05-30 1990-09-11 Motorola, Inc. Differential etching of silicon nitride
JPH088231B2 (ja) * 1989-10-02 1996-01-29 大日本スクリーン製造株式会社 絶縁膜の選択的除去方法
JPH0476951A (ja) * 1990-07-18 1992-03-11 Fujitsu Ltd 半導体装置の製造方法および半導体装置
US5376233A (en) * 1992-02-10 1994-12-27 Texas Instruments Incorporated Method for selectively etching oxides
JP3367113B2 (ja) * 1992-04-27 2003-01-14 株式会社デンソー 加速度センサ
JPH06302834A (ja) * 1993-04-09 1994-10-28 Fujikura Ltd 薄膜構造の製造方法
US5393692A (en) * 1993-07-28 1995-02-28 Taiwan Semiconductor Manufacturing Company Recessed side-wall poly plugged local oxidation
US5658698A (en) * 1994-01-31 1997-08-19 Canon Kabushiki Kaisha Microstructure, process for manufacturing thereof and devices incorporating the same
JP3181174B2 (ja) * 1994-06-08 2001-07-03 キヤノン株式会社 マイクロ構造体の形成方法
US5466630A (en) * 1994-03-21 1995-11-14 United Microelectronics Corp. Silicon-on-insulator technique with buried gap
JPH08105748A (ja) * 1994-10-06 1996-04-23 Murata Mfg Co Ltd 角速度センサ、その共振周波数調整方法及びその製造方法
JP3182301B2 (ja) * 1994-11-07 2001-07-03 キヤノン株式会社 マイクロ構造体及びその形成法
JP3430771B2 (ja) * 1996-02-05 2003-07-28 株式会社デンソー 半導体力学量センサの製造方法
JPH10290036A (ja) * 1997-04-11 1998-10-27 Nissan Motor Co Ltd 表面マイクロマシンの製造方法
US6191007B1 (en) * 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
JPH1131825A (ja) * 1997-07-10 1999-02-02 Denso Corp 半導体力学量センサの製造方法
JP4144047B2 (ja) * 1997-08-20 2008-09-03 株式会社デンソー 半導体基板の製造方法
US5976945A (en) 1997-11-20 1999-11-02 Vanguard International Semiconductor Corporation Method for fabricating a DRAM cell structure on an SOI wafer incorporating a two dimensional trench capacitor
US5972758A (en) * 1997-12-04 1999-10-26 Intel Corporation Pedestal isolated junction structure and method of manufacture
JP4032476B2 (ja) * 1997-12-25 2008-01-16 日産自動車株式会社 微小装置の製造方法
JP3424550B2 (ja) * 1998-04-13 2003-07-07 株式会社デンソー 半導体力学量センサの製造方法
US6713235B1 (en) * 1999-03-30 2004-03-30 Citizen Watch Co., Ltd. Method for fabricating thin-film substrate and thin-film substrate fabricated by the method
US6335292B1 (en) * 1999-04-15 2002-01-01 Micron Technology, Inc. Method of controlling striations and CD loss in contact oxide etch
FR2795554B1 (fr) * 1999-06-28 2003-08-22 France Telecom Procede de gravure laterale par trous pour fabriquer des dis positifs semi-conducteurs
WO2001006564A1 (en) * 1999-07-15 2001-01-25 Shin-Etsu Handotai Co., Ltd. Method for producing bonded wafer and bonded wafer
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
US6372657B1 (en) * 2000-08-31 2002-04-16 Micron Technology, Inc. Method for selective etching of oxides
DE10064494A1 (de) * 2000-12-22 2002-07-04 Bosch Gmbh Robert Verfahren zur Herstellung eines Halbleiterbauelements sowie ein nach dem Verfahren hergestelltes Halbleiterbauelement, wobei das Halbleiterbauelement insbesondere eine bewegliche Masse aufweist
DE10124038A1 (de) * 2001-05-16 2002-11-21 Atmel Germany Gmbh Verfahren zur Herstellung vergrabener Bereiche
US6835633B2 (en) * 2002-07-24 2004-12-28 International Business Machines Corporation SOI wafers with 30-100 Å buried oxide (BOX) created by wafer bonding using 30-100 Å thin oxide as bonding layer
EP1396883A3 (en) * 2002-09-04 2005-11-30 Canon Kabushiki Kaisha Substrate and manufacturing method therefor
FR2847077B1 (fr) * 2002-11-12 2006-02-17 Soitec Silicon On Insulator Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation
JP4007172B2 (ja) * 2002-12-03 2007-11-14 ソニー株式会社 マイクロマシンおよびその製造方法
FR2849269B1 (fr) * 2002-12-20 2005-07-29 Soitec Silicon On Insulator Procede de realisation de cavites dans une plaque de silicium
DE60324960D1 (de) * 2002-12-20 2009-01-08 Soitec Silicon On Insulator Herstellung von hohlräumen in einer siliziumscheibe
FR2850487B1 (fr) * 2002-12-24 2005-12-09 Commissariat Energie Atomique Procede de realisation de substrats mixtes et structure ainsi obtenue
KR100546855B1 (ko) * 2002-12-28 2006-01-25 동부아남반도체 주식회사 반도체 소자의 제조 방법
JP4238724B2 (ja) * 2003-03-27 2009-03-18 株式会社デンソー 半導体装置
JP2004319538A (ja) * 2003-04-10 2004-11-11 Seiko Epson Corp 半導体装置の製造方法、集積回路、電子光学装置及び電子機器
US6936491B2 (en) * 2003-06-04 2005-08-30 Robert Bosch Gmbh Method of fabricating microelectromechanical systems and devices having trench isolated contacts
US6936522B2 (en) * 2003-06-26 2005-08-30 International Business Machines Corporation Selective silicon-on-insulator isolation structure and method
FR2876220B1 (fr) * 2004-10-06 2007-09-28 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004019362A1 (en) * 2002-08-26 2004-03-04 International Business Machines Corporation Diaphragm activated micro-electromechanical switch

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
C.H. YUN AND N. W. CHEUNG: "SOI on Buried Cavity Patterns Using Ion-Cut Layer Transfer", 《PROCEEDINGS 1998 IEEE INTERNATIONAL SOI CONFERENCE》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108190828A (zh) * 2018-02-07 2018-06-22 北京先通康桥医药科技有限公司 Mems传感器线阵、触诊探头及其制造方法
CN108682661A (zh) * 2018-04-17 2018-10-19 中芯集成电路（宁波）有限公司 一种soi基底及soi基底的形成方法

Also Published As

Publication number Publication date
EP1794789B1 (en) 2010-12-15
JP2011098434A (ja) 2011-05-19
FR2875947B1 (fr) 2007-09-07
WO2006035031A1 (en) 2006-04-06
US20130012024A1 (en) 2013-01-10
JP2011098435A (ja) 2011-05-19
EP1794789A1 (en) 2007-06-13
DE602005025375D1 (de) 2011-01-27
KR100860546B1 (ko) 2008-09-26
KR20070046202A (ko) 2007-05-02
FR2875947A1 (fr) 2006-03-31
CN101032014A (zh) 2007-09-05
JP2008514441A (ja) 2008-05-08
US20080036039A1 (en) 2008-02-14
ATE492029T1 (de) 2011-01-15

Similar Documents

Publication Publication Date Title
CN102637626A (zh) 用于微电子和微系统的结构的制造方法
KR101026387B1 (ko) 표층 및 기판을 연결하는 구역들을 포함하는 부분적 ｓｏｉ구조들을 생성하기 위한 방법
KR100274924B1 (ko) 라인에서 불량으로 판별된 웨이퍼를 새 것처럼 사용할 수 있도록 복원하기 위한 공정
KR101044503B1 (ko) 실리콘으로부터 평판-형상의 구조체를 제조하는 방법, 상기방법의 용도, 및 실리콘으로부터 이와 같이 제조되는평판-형상의 구조체
KR101292111B1 (ko) 열팽창 계수의 국부적 적응을 갖는 헤테로구조를 제조하는 방법
JP2000031440A (ja) Ｓｏｉウエハの製造方法
JP2001196566A (ja) 半導体基板およびその製造方法
US20120061794A1 (en) Methods of forming through wafer interconnects in semiconductor structures using sacrificial material, and semiconductor structures formed by such methods
KR101473709B1 (ko) 전기기계 변환장치의 제조 방법
US10283582B2 (en) Microelectronic circuits and integrated circuits including a non-silicon substrate
US20060131687A1 (en) Method and structure for implanting bonded substrates for electrical conductivity
JP2013537363A (ja) 犠牲材料を使用して半導体構造体中にウェーハ貫通相互接続部を形成する方法、及びかかる方法により形成される半導体構造体
CN103227145B (zh) 集成电路以及用于处理具有埋入特征的集成电路的方法
KR100498446B1 (ko) Ｓｏｉ웨이퍼 및 그의 제조방법
KR20180017041A (ko) 다수의 에칭 중지 층들을 갖는 벌크 층 트랜스퍼 웨이퍼
US9875926B2 (en) Substrates with buried isolation layers and methods of formation thereof
TW202347615A (zh) 包含通孔的底材及相關製作方法
TW202403964A (zh) 包含通孔的底材及相關製作方法
KR102466929B1 (ko) 부분 soi 기판 및 그 제조 방법
KR100286776B1 (ko) 실리콘 온 인슐레이터 웨이퍼의 제조방법
JP2008130828A (ja) 半導体装置の製造方法および半導体装置
JPH098125A (ja) 絶縁分離基板及びその製造方法
JPH08340044A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120815