KR102466929B1 - 부분 soi 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 부분 SOI 기판 및 그 제조 방법에 관한 것으로서, 부분 SOI 기판의 제조 방법은, (a) 제1 단결정 실리콘 기판을 준비하는 단계; (b) 제1 단결정 실리콘 기판의 일면 상에 복수의 절연 패턴을 형성하는 단계; (c) 제1 단결정 실리콘 기판 및 절연 패턴 상에 단결정 실리콘 에피택셜층을 형성하는 단계; (d) 단결정 실리콘 에피택셜층을 평탄화는 단계; (e) 단결정 실리콘 에피택셜층 및 절연 패턴 상에 산화 실리콘층을 형성하는 단계; (f) 산화 실리콘층을 평탄화하는 단계; (g) 제2 단결정 실리콘 기판을 접합하는 단계; (h) 제1 단결정 실리콘 기판을 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

부분 SOI 기판 및 그 제조 방법 {PARTIAL SILICON ON INSULATOR SUBSTRATE AND PRODUCING METHOD THEREOF}
본 발명은 부분 SOI 기판 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 표면 균일도가 우수하고, 제조 공정을 단순하여 생산성을 향상시킬 수 있는 SOI 기판 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화 및 고성능화가 진행됨에 따라, 벌크 실리콘으로 이루어진 실리콘 웨이퍼를 대신하여 SOI(Silicon On Insulator) 웨이퍼를 이용한 반도체 집적 기술이 주목되고 있다. 이러한 SOI 기판 웨이퍼 상에 형성된 반도체 소자는 완전한 소자 분리와 기생 용량의 감소로 인하여, 고속 동작이 가능한 장점을 갖는다.
종래에는, SOI 웨이퍼를 제조하기 위한 방법으로서, SIMOX(Seperation by Implanted Oxygen)법, Smart Cut 등의 방법이 있다. SIMOX는 산소 이온주입을 이용하고, 실리콘 층의 결정성 복구를 위해 고온 열처리를 수행하며, 실리콘 층과 매몰 산화막의 두께가 얇게 형성되므로 thin-SOI 기판의 제조에 유리한 것으로 평가되는 반면, 제조 시간이 길게 되는 단점이 있다. Smart Cut은 실리콘 웨이퍼 위에 열 산화막을 성장시킨 후, 산화막을 통과하도록 수소 이온을 주입하여 분리될 층을 형성하며, 다른 실리콘 웨이퍼의 접합 후 이온 주입 부분을 경계로 하여 실리콘 기판을 분리하여 SOI 웨이퍼를 제조한다. 이 방법은 제조 공정은 단순한 편이나, 이온 주입 부분의 경계의 표면 균일도가 우수하지 않은 단점이 있다.
따라서, 제조 공정을 단순화 하면서도 표면 균일도가 우수한 SOI 기판의 제조 방법이 필요한 실정이다.
한편, 도 1은 종래의 SOI 제조 프로세스를 나타내는 개념도이다. 종래의 SOI 웨이퍼들은 전면에 SOI가 형성된 상태에서, 포토레지스트/식각 공정 등을 통해 액티브(active) SOI 영역을 형성하는 것이 일반적이다. 이에, 액티브 SOI를 형성하기 위한 별도의 공정이 필요하므로, 생산성이 낮아지고, 액티브 SOI 영역을 형성하는 과정에서 SOI의 품질이 저하되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위하여 안출된 것으로서, 표면 균일도가 우수한 SOI 기판을 제조할 수 있는 부분 SOI 기판 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.
또한, 본 발명은 제조 공정을 단순화하여 공정 시간, 원가를 절감하고 생산성을 향상시킬 수 있는 부분 SOI 기판 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 상기의 목적은, (a) 제1 단결정 실리콘 기판을 준비하는 단계; (b) 제1 단결정 실리콘 기판의 일면 상에 복수의 절연 패턴을 형성하는 단계; (c) 제1 단결정 실리콘 기판 및 절연 패턴 상에 단결정 실리콘 에피택셜층을 형성하는 단계; (d) 단결정 실리콘 에피택셜층을 평탄화는 단계; (e) 단결정 실리콘 에피택셜층 및 절연 패턴 상에 산화 실리콘층을 형성하는 단계; (f) 산화 실리콘층을 평탄화하는 단계; (g) 제2 단결정 실리콘 기판을 접합하는 단계; (h) 제1 단결정 실리콘 기판을 제거하는 단계를 포함하는, 부분 SOI 기판 제조 방법에 의해 달성된다.
절연 패턴은 산화 실리콘, 질화 실리콘 중 적어도 어느 하나의 재질일 수 있다.
(d) 단계 또는 (f) 단계의 평탄화는 H2 어닐링 또는 CMP 방법으로 수행할 수 있다.
(h) 단계는, 워터젯(water-jet) 방법 또는 기계적 충격(mechanical shock, mechanical lift) 방법으로 에너지를 인가하여 제1 단결정 실리콘 기판을 분리 제거하는 단계일 수 있다.
제1 단결정 실리콘 기판과 절연 패턴 사이에 다공질 실리콘층을 더 형성하고, 다공질 실리콘층에 에너지를 인가하여 다공질 실리콘층을 절단함에 따라 제1 단결정 실리콘 기판을 분리 제거할 수 있다.
(d) 단계에서, 절연 패턴이 형성된 부분까지 두께를 감축할 수 있다.
(e) 단계에서, 절연 패턴의 상부면보다 더 평탄화가 진행된 단결정 실리콘 에피택셜층 상에 산화 실리콘층이 채워질 수 있다.
(f) 단계에서, 절연 패턴이 형성된 부분까지 두께를 감축할 수 있다.
(f) 단계에서 노출된 단결정 실리콘 에피택셜층의 일부 영역이, (g) 단계에서 제2 단결정 실리콘 기판과 연결될 수 있다.
(f) 단계에서, 산화 실리콘층이 적어도 절연 패턴 및 단결정 실리콘 에피택셜층을 덮을만큼 평탄화를 수행할 수 있다.
그리고, 본 발명의 상기의 목적은, 단결정 실리콘 기판; 단결정 실리콘 기판 상에 형성되는 복수의 절연 패턴; 단결정 실리콘 기판 상에서 복수의 절연 패턴 사이에 형성되는 산화 실리콘층; 복수의 절연 패턴 사이에 형성되고, 단결정 실리콘 기판 및 산화 실리콘층 상에 형성되는 단결정 실리콘 에피택셜층을 포함하고, 산화 실리콘층은 단결정 실리콘 기판의 일부 영역 상에 배치되어 단결정 실리콘 기판과 단결정 실리콘 에피택셜층이 연결되는, 부분 SOI 기판에 의해 달성된다.
그리고, 본 발명의 상기의 목적은, 단결정 실리콘 기판; 단결정 실리콘 기판 상에 형성되는 산화 실리콘층; 산화 실리콘층 상에 형성되는 복수의 절연 패턴; 산화 실리콘층 상에서 복수의 절연 패턴 사이에 형성되는 단결정 실리콘 에피택셜층을 포함하고, 산화 실리콘층의 적어도 일부는 단결정 실리콘 에피택셜층 하부의 디싱된 영역에 채워지는, SOI 기판에 의해 달성된다.
상기와 같이 구성된 본 발명에 따르면, 표면 균일도가 우수한 SOI 기판을 제조할 수 있는 효과가 있다.
또한, 본 발명은 제조 공정을 단순화하여 공정 시간, 원가를 절감하고 생산성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 처음부터 액티브 영역에만 SOI 층을 형성할 수 있는 효과가 있다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 종래의 SOI process를 나타내는 개념도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 부분 SOI 기판의 제조 과정을 나타내는 개략도이다.
도 10은 본 발명의 일 실시예에 따른 부분 SOI 기판이 액티브 영역을 분리한 상태를 나타내는 개략도이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭하며, 길이 및 면적, 두께 등과 그 형태는 편의를 위하여 과장되어 표현될 수도 있다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 부분 SOI 기판의 제조 과정을 나타내는 개략도이다. 도 2 내지 도 9는 부분 SOI 기판의 일부분에 대한 측단면도를 나타내지만, 실제 부분 SOI 기판(100)은 이보다 큰 스케일일 수 있으며, 절연 패턴(120)은 평면상에서 가로, 세로 방향으로 더 많은 수의 복수 패턴이 이격되어 형성될 수 있음을 밝혀둔다.
본 발명의 SOI 기판 제조 방법은, (a) 제1 단결정 실리콘 기판(110)을 준비하는 단계, (b) 제1 단결정 실리콘 기판(110)의 일면 상에 복수의 절연 패턴(120)을 형성하는 단계, (c) 제1 단결정 실리콘 기판(110) 및 절연 패턴(120) 상에 단결정 실리콘 에피택셜층(130')을 형성하는 단계, (d) 단결정 실리콘 에피택셜층(130')을 평탄화(P)하는 단계, (e) 단결정 실리콘 에피택셜층(130) 및 절연 패턴(120) 상에 산화 실리콘층(140')을 형성하는 단계, (f) 산화 실리콘층(140')을 평탄화(P)하는 단계, (g) 제2 단결정 실리콘 기판(210)을 접합하는 단계, (h) 제1 단결정 실리콘 기판(110)을 제거하는 단계를 포함하는 것을 특징으로 한다.
먼저, 도 2를 참조하면, 제1 단결정 실리콘 기판(110)을 준비할 수 있다. 제1 단결정 실리콘 기판(110)은 단결정 실리콘 웨이퍼(wafer)를 사용할 수도 있고, 사각형 등의 단결정 실리콘 기판을 사용할 수도 있다.
이어서, 제1 단결정 실리콘 기판(110)의 일면(예를 들어, 상부면) 상에 복수의 절연 패턴(120)을 형성할 수 있다. 절연 패턴(120)은 실리콘 산화물(silicon oxide) 재질인 것이 바람직하나, 이에 제한되는 것은 아니며 실리콘 질화물 재질을 사용할 수도 있다. 절연 패턴(120)은 증착, 프린팅 등 공지의 박막 형성 방법을 제한없이 사용하여 형성할 수 있다.
복수의 절연 패턴(120)은 상호 간격을 이루어 형성될 수 있다. 후술할 단결정 실리콘 에피택셜층(130')이 형성될 정도의 빈 부분을 제공하고, 제1 단결정 실리콘 기판(110)에 대한 두께 감축의 스톱퍼(stopper) 역할을 하는 목적의 범위 및 액티브 SOI 영역들을 분리(도 10의 경우)해내는 목적의 범위라면, 제1 단결정 실리콘기판(110)의 일면 상에서 일 방향으로 평행하게 형성되거나, 교차되도록 형성되는 등, 복수의 절연 패턴(120)이 형성되는 형태에 대해서는 제한이 없다. 일 실시예에 따르면, 절연 패턴(120)은 제1 단결정 실리콘 기판(110) 상에 약 30nm의 두께, 약 5~10㎛의 폭을 가지고 형성될 수 있다.
다음으로, 도 3을 참조하면, 제1 단결정 실리콘 기판(110) 및 절연 패턴(120) 상에 단결정 실리콘 에피택셜층(130')을 형성할 수 있다. 단결정 실리콘 에피택셜층(130')은 공지의 에피택셜 방법을 사용하여 형성할 수 있다. 제1 단결정 실리콘 기판(110)의 노출된 면으로부터 단결정 실리콘 에피택셜층(130')이 형성될 수 있다. 일 실시예에 따르면, 단결정 실리콘 에피택셜층(130')은 약 10~50 nm의 두께로 형성될 수 있다.
다음으로, 단결정 실리콘 에피택셜층(130')을 평탄화(P) 할 수 있다. 여기서 평탄화(P)는 단결정 실리콘 에피택셜층(130')의 일면(상면)을 경면화 하면서 동시에 단결정 실리콘 에피택셜층(130')의 상부를 일부 제거하여 두께를 얇게 감축(130' -> 130)시키는 것을 의미한다. 평탄화(P)는 CMP(Chemical Mechanical Polishing) 또는 수소 열처리(H2 anneal)를 통해 수행하는 것이 바람직하나, 이에 제한되지 않는다.
도 4를 참조하면, 단결정 실리콘 에피택셜층(130')이 평탄화(P)되어 두께 편차가 줄어듦과 동시에 두께가 얇게 감축(130' -> 130)될 수 있다. 평탄화(P)는 적어도 절연 패턴(120)의 두께에 대응되는 정도까지 수행될 수 있다. 한편, 다른 관점으로 제1 단결정 실리콘 기판(110)의 평탄화는 절연 패턴(120)이 형성된 부분까지 수행될 수 있다. 즉, 절연 패턴(120)의 산화물, 질화물이 두께 감축의 스톱퍼(stopper) 역할을 할 수 있다. 일 실시예에 따르면, 1,100 ~ 1,150℃의 수소 열처리, 1,200℃의 아르곤 열처리 또는 CMP를 통해, 제2 단결정 실리콘 에피택셜층(150)이 약 30 nm 정도의 두께를 가질 수 있다.
한편, 절연 패턴(120)이 스톱퍼 역할을 하여 단결정 실리콘 에피택셜층(130)의 평탄화(P)가 절연 패턴(120)의 두께와 동일하게, 즉, 절연 패턴(120)의 상부 높이에 수평하도록 단결정 실리콘 에피택셜층(130)의 평탄화(P)가 수행되는 것이 바람직하나, 평탄화(P) 과정에서 디싱(dishing) 현상이 나타날 수 있다. 디싱 현상은 절연 패턴(120)의 상부 높이에 수평하도록 단결정 실리콘 에피택셜층(130)이 평탄화(P)되지 않고, 더 움푹파이게 두께가 감축되어 편차가 발생하는 현상을 나타낸다. 그리하여, 도 4에 도시된 바처럼, 단결정 실리콘 에피택셜층(130)의 상부가 평탄하지 않고 더 오목하게 될 수 있다.
다음으로, 도 5를 참조하면, 단결정 실리콘 에피택셜층(130) 및 절연 패턴(120) 상에 산화 실리콘층(140')을 형성할 수 있다. 공지의 열 산화(thermal oxidation), CVD 등 공지의 박막 형성 방법을 적용하여 산화 실리콘층(140')을 형성할 수 있다. 산화 실리콘층(140')은 디싱된 부분을 채울 수 있다. 산화 실리콘층(140')은 단결정 실리콘 에피택셜층(130)의 디싱된 두께에 대응하는 정도만큼의 두께로 형성하는 것이 바람직하나, 경면 가공을 추가 적용할 수 있기 때문에 디싱된 두께보다 큰 두께로 형성할 수도 있다. 일 실시예에 따르면, 약 2nm 내지 20nm 정도의 두께로 산화 실리콘층(140')을 형성할 수 있다.
다음으로, 도 6을 참조하면, 산화 실리콘층(140')을 평탄화(P) 할 수 있다. 평탄화 방법은 도 4에서 상술한 평탄화(P) 방법을 동일하게 적용할 수 있다. 산화 실리콘층(140')의 평탄화로 인한 두께 감축(140' -> 140) 외에, 절연 패턴(120)과 단결정 실리콘 에피택셜층(130)의 상부도 평탄화가 수행될 수 있다. 그리하여, 산화 실리콘층(140')에 의해 커버되었던 단결정 실리콘 에피택셜층(130)의 일부가 노출될 수 있다. 단결정 실리콘 에피택셜층(130)의 노출된 일부는 추후 제2 단결정 실리콘 기판(210)에 연결될 수 있다. 산화 실리콘층(140')의 평탄화(P) 과정에서도 절연 패턴(120)은 스톱퍼 역할을 할 수 있지만, 산화 실리콘층(140')과 단결정 실리콘 에피택셜층(130)의 강도가 다르므로 도 4과 같이 산화 실리콘층(140')에 디싱이 발생하지 않게 된다.
또한, 산화 실리콘층(140')의 평탄화(P)는 반드시 절연 패턴(120)의 상부면에 수평한 정도까지 정확히 수행될 필요는 없고, 즉, 절연 패턴(120)이 스톱퍼로 기능하도록 함이 없이, 산화 실리콘층(140')을 평탄하게 하는 정도면 충분하기 때문에 과다한 평탄화(P)로 인해 발생하는 디싱이 방지될 수 있다. 결국, 디싱이 발생함이 없이 평탄한 산화 실리콘층(140)을 형성할 수 있게 되는 효과가 있다.
다음으로, 도 7을 참조하면, 제2 단결정 실리콘 기판(210)을 준비할 수 있다. 제2 단결정 실리콘 기판(210)은 제1 단결정 실리콘 기판(110)과 같은 단결정 실리콘 웨이퍼(wafer)를 사용할 수도 있고, 사각형 등의 단결정 실리콘 기판을 사용할 수도 있다. 또한, 제2 단결정 실리콘 기판(210)은 제1 단결정 실리콘 기판(110)과 동일한 크기, 형태를 가지는 것이 바람직하나, 이에 제한되지 않는다.
한편, 제2 단결정 실리콘 기판(210)은 복수의 제1 단결정 실리콘 기판(110)의 면적을 합한 것과 대응하는 면적을 가질 수도 있다. 이 경우, 제2 단결정 실리콘 기판(210)에 도 6의 절연 패턴(120), 단결정 실리콘 에피택셜층(130) 및 산화 실리콘층(140)이 형성된 제1 단결정 실리콘 기판(110)을 일정 간격을 두고 복수개 접합하여 후속 공정을 진행할 수도 있다.
이어서, 제2 단결정 실리콘 기판(210)을 상부에 접합(bonding)할 수 있다. 제2 단결정 실리콘 기판(210)은 제2 단결정 실리콘 에피택셜층(130), 산화 실리콘층(140)을 매개하여 제1 단결정 실리콘 기판(110)과 접합될 수 있다. 진공, 불활성 가스 등의 환경 하에서 수백~ ℃의 온도로 열처리를 통해 접합을 수행할 수 있으나 다른 접합 방법을 사용할 수도 있다.
다음으로, 도 8을 참조하면, 제1 단결정 실리콘 기판(110)을 분리할 수 있다. 제1 단결정 실리콘 기판(110)의 상부, 즉, 제1 단결정 실리콘 기판(110)과 절연 패턴(120) 및 단결정 실리콘 에피택셜층(130)의 계면에 에너지를 인가(S)하여 분리를 수행할 수 있다. 에너지의 인가(S)는 워터젯(water-jet) 방법으로 수행될 수 있다. 또는, 에너지의 인가(S)는 진동, 충격 등을 인가하는 기계적 충격(mechanical shock, mechanical lift) 방법으로 수행될 수 있다.
또는, 도 2의 단계에서 제1 단결정 실리콘 기판(110)의 상부에 다공질 실리콘층(미도시)을 더 형성하고, 다공질 실리콘층 상에 절연 패턴(120)을 형성할 수도 있다. 이때, 다공질 실리콘층은 다공성(porous) 특성 때문에 측면에서 에너지가 인가(S)되면 쉽게 절단될 수 있다. 다공질 실리콘층이 절단되면서 제1 단결정 실리콘 기판(110)이 분리될 수 있다. 본 발명은 분리된 제1 단결정 실리콘 기판(110)은 일면에 잔류한 다공질 실리콘을 세정제거함으로써 재사용이 가능한 이점이 있다.
다음으로, 도 9를 참조하면, 제1 단결정 실리콘 기판(110)을 분리/제거하고, 소정의 세정, 후처리 공정을 마친 후에 부분 SOI 기판(100)의 제조를 완료할 수 있다. 본 발명의 부분 SOI 기판(100)은, 단결정 실리콘 기판(210), 단결정 실리콘 기판(210) 상에 형성되는 복수의 절연 패턴(120), 단결정 실리콘 기판(210) 상에서 복수의 절연 패턴(120) 사이에 형성되는 단결정 실리콘 에피택셜층(130)을 포함하고, 단결정 실리콘 에피택셜층(130)의 하부 적어도 일부 영역에 산화 실리콘층(140)이 배치되는 것을 특징으로 한다.
위와 같이 본 발명은, 표면 균일도가 우수한 SOI 기판을 제조할 수 있고, 제조 공정을 단순화하여 공정 시간, 원가를 절감하고 생산성을 향상시킬 수 있는 효과가 있다.
도 10은 본 발명의 일 실시예에 따른 부분 SOI 기판이 액티브 영역을 분리한 상태를 나타내는 개략도이다.
한편, 도 5의 산화 실리콘층(140')의 형성 단계 및 도 6의 산화 실리콘층(140')의 평탄화(P) 단계에서, 산화 실리콘층(140')의 형성 두께 및 평탄화(P) 정도를 제어함에 따라, 부분 SOI 기판이 아닌 도 10처럼 액티브 영역이 분리된 SOI 기판(100')을 제조할 수도 있다.
도 5의 산화 실리콘층(140')의 형성 단계에서, 산화 실리콘층(140')을 디싱된 부분을 채우면서도 절연 패턴(120)을 덮을 정도의 두께로 형성할 수 있다. 이 상태에서 산화 실리콘층(140')을 평탄화(P)를 수행하되, 절연 패턴(120)을 여전히 산화 실리콘층(140)이 덮을 정도가 되도록 조금만 평탄화(P)를 수행할 수 있다. 그리하면, 산화 실리콘층(140)의 상부는 평평하되, 절연 패턴(120) 및 단결정 실리콘 에피택셜층(130)상에 적층된 형태가 될 수 있다. 즉, 단결정 실리콘 에피택셜층(130)의 적어도 일부가 노출되지 않고, 산화 실리콘층(140)에 의해 단결정 실리콘 에피택셜층(130)과 제2 단결정 실리콘 기판(210)이 절연될 수 있다.
이에 따라, 절연 패턴(120)에 의해 구획된 단결정 실리콘 에피택셜층(130)은 액티브 영역으로서 작용할 수 있게 되고, 산화 실리콘층(140)은 단결정 실리콘 에피택셜층(130)과 제2 단결정 실리콘 기판(210) 사이에서 산화층으로서 작용할 수 있게 된다. 위와 같이 본 발명은, 처음부터 액티브 영역에만 SOI 층을 형성할 수 있는 효과가 있다.
본 발명은 상술한 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형과 변경이 가능하다. 그러한 변형예 및 변경예는 본 발명과 첨부된 특허청구범위의 범위 내에 속하는 것으로 보아야 한다.
100: 부분 SOI 기판
110: 제1 단결정 실리콘 기판
120: 절연 패턴
130: 단결정 실리콘 에피택셜층
140: 산화 실리콘층
210: 제2 단결정 실리콘 기판

Claims (12)

  1. (a) 제1 단결정 실리콘 기판을 준비하는 단계;
    (b) 제1 단결정 실리콘 기판의 일면 상에 복수의 절연 패턴을 형성하는 단계;
    (c) 제1 단결정 실리콘 기판 및 절연 패턴 상에 단결정 실리콘 에피택셜층을 형성하는 단계;
    (d) 단결정 실리콘 에피택셜층을 평탄화는 단계;
    (e) 단결정 실리콘 에피택셜층 및 절연 패턴 상에 산화 실리콘층을 형성하는 단계;
    (f) 산화 실리콘층을 평탄화하는 단계;
    (g) 제2 단결정 실리콘 기판을 접합하는 단계;
    (h) 제1 단결정 실리콘 기판을 제거하는 단계;
    를 포함하는, 부분 SOI 기판 제조 방법.
  2. 제1항에 있어서,
    절연 패턴은 산화 실리콘, 질화 실리콘 중 적어도 어느 하나의 재질인, 부분 SOI 기판 제조 방법.
  3. 제1항에 있어서,
    (d) 단계 또는 (f) 단계의 평탄화는 H2 어닐링 또는 CMP 방법으로 수행하는, 부분 SOI 기판 제조 방법.
  4. 제1항에 있어서,
    (h) 단계는, 워터젯(water-jet) 방법 또는 기계적 충격(mechanical shock, mechanical lift) 방법으로 에너지를 인가하여 제1 단결정 실리콘 기판을 분리 제거하는 단계인, 부분 SOI 기판 제조 방법.
  5. 제4항에 있어서,
    제1 단결정 실리콘 기판과 절연 패턴 사이에 다공질 실리콘층을 더 형성하고, 다공질 실리콘층에 에너지를 인가하여 다공질 실리콘층을 절단함에 따라 제1 단결정 실리콘 기판을 분리 제거하는, 부분 SOI 기판 제조 방법.
  6. 제1항에 있어서,
    (d) 단계에서, 절연 패턴이 형성된 부분까지 두께를 감축하는, 부분 SOI 기판 제조 방법.
  7. 제1항에 있어서,
    (e) 단계에서, 절연 패턴의 상부면보다 더 평탄화가 진행된 단결정 실리콘 에피택셜층 상에 산화 실리콘층이 채워지는, 부분 SOI 기판 제조 방법.
  8. 제1항에 있어서,
    (f) 단계에서, 절연 패턴이 형성된 부분까지 두께를 감축하는, 부분 SOI 기판 제조 방법.
  9. 제8항에 있어서,
    (f) 단계에서 노출된 단결정 실리콘 에피택셜층의 일부 영역이, (g) 단계에서 제2 단결정 실리콘 기판과 연결되는, 부분 SOI 기판 제조 방법.
  10. 제1항에 있어서,
    (f) 단계에서, 산화 실리콘층이 적어도 절연 패턴 및 단결정 실리콘 에피택셜층을 덮을만큼 평탄화를 수행하는, 부분 SOI 기판 제조 방법.
  11. 단결정 실리콘 기판;
    단결정 실리콘 기판 상에 형성되는 복수의 절연 패턴;
    단결정 실리콘 기판 상에서 복수의 절연 패턴 사이에 형성되는 산화 실리콘층;
    복수의 절연 패턴 사이에 형성되고, 단결정 실리콘 기판 및 산화 실리콘층 상에 형성되는 단결정 실리콘 에피택셜층
    을 포함하고,
    산화 실리콘층은 단결정 실리콘 기판의 일부 영역 상에 배치되어 단결정 실리콘 기판과 단결정 실리콘 에피택셜층이 연결되는, 부분 SOI 기판.
  12. 단결정 실리콘 기판;
    단결정 실리콘 기판 상에 형성되는 산화 실리콘층;
    산화 실리콘층 상에 형성되는 복수의 절연 패턴;
    산화 실리콘층 상에서 복수의 절연 패턴 사이에 형성되는 단결정 실리콘 에피택셜층을 포함하고,
    산화 실리콘층의 적어도 일부는 단결정 실리콘 에피택셜층 하부의 디싱된 영역에 채워지는, SOI 기판.
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