KR101044503B1 - 실리콘으로부터 평판-형상의 구조체를 제조하는 방법, 상기방법의 용도, 및 실리콘으로부터 이와 같이 제조되는평판-형상의 구조체 - Google Patents

실리콘으로부터 평판-형상의 구조체를 제조하는 방법, 상기방법의 용도, 및 실리콘으로부터 이와 같이 제조되는평판-형상의 구조체 Download PDF

Info

Publication number
KR101044503B1
KR101044503B1 KR1020067008261A KR20067008261A KR101044503B1 KR 101044503 B1 KR101044503 B1 KR 101044503B1 KR 1020067008261 A KR1020067008261 A KR 1020067008261A KR 20067008261 A KR20067008261 A KR 20067008261A KR 101044503 B1 KR101044503 B1 KR 101044503B1
Authority
KR
South Korea
Prior art keywords
substrate
intermediate layer
base material
upper substrate
molecules
Prior art date
Application number
KR1020067008261A
Other languages
English (en)
Other versions
KR20060117925A (ko
Inventor
미셸 브루엘
Original Assignee
트라씨 떼끄놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 트라씨 떼끄놀로지 filed Critical 트라씨 떼끄놀로지
Publication of KR20060117925A publication Critical patent/KR20060117925A/ko
Application granted granted Critical
Publication of KR101044503B1 publication Critical patent/KR101044503B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/02—Heat treatment

Abstract

본 발명은 평판 형상의 구조체를 제조하는 방법 및 실리콘으로부터 이와 같이 제조된 평판 형상의 구조체에 관한 것이다. 본 발명의 구조체는 1개 이상의 기재(2), 상부기재(3), 및 기재와 상부기재 사이에 끼워진 1개 이상의 중간층(4)을 포함한다. 상기 중간층(4)은 외인성 분자 또는 원자(이는 베이스 물질의 원자 또는 분자와 상이함)가 분포되어 있는 베이스 물질을 적어도 하나 포함한다. 본 발명에 따르면, 가열 처리를 평판에 가하여 가열 처리의 온도 범위에서 중간층(4)은 소성 변형가능하며, 선택된 베이스 물질내 선택된 외인성 원자 또는 분자의 존재로 인하여 비가역성의 미세 기포 또는 미세 공동(7)이 중간층내 형성되는 것을 특징으로 한다.

Description

실리콘으로부터 평판-형상의 구조체를 제조하는 방법, 상기 방법의 용도, 및 실리콘으로부터 이와 같이 제조되는 평판-형상의 구조체{METHOD OF PRODUCING A PLATE-SHAPED STRUCTURE, IN PARTICULAR, FROM SILICON, USE OF SAID METHOD AND PLATE-SHAPED STRUCTURE THUS PRODUCED, IN PARTICULAR FROM SILICON}
본 발명은 다층 평판을 제조하는 방법 및 얇은 웨이퍼(wafer)를 제조하는 방법에 관한 것이다.
마이크로테크놀러지(microtechnology) 분야, 특히 마이크로전자기기 및 광전자기기 분야에서, 절연층에 결합된 실리콘 웨이퍼(silicon wafer), 특히 실리콘으로부터 형성된 기재와 실리콘으로부터 형성된 상부기재(superstrate) 사이에 끼워진 절연층을 포함하는 구조체를 사용하는 것이 통상적이다.
본 발명은 현재의 기술 및 구조체를 개선시킴으로써 성능 및 다양화 용도를 개선시키는데 목적이 있다.
제1 측면에서, 본 발명은 적어도 1개의 기재, 상부기재, 및 기재와 상부기재 사이에 끼워진 적어도 1개의 중간층을 포함하는 평판 형상의 구조체를 제조하는 방법에 관한 것이다.
본 발명에 따르면, 상기 방법은 원자 또는 분자(베이스 물질의 원자 또는 분자와는 상이한 외인성 원자 또는 분자라고 함)가 분포되어 있는 베이스 물질을 적어도 1개 포함하는 중간층을 선택하는 단계; 및 상기 구조체를 가열 처리하여, 상기 가열 처리 온도 범위에서 중간층은 소성 변형가능(plastically deformable)하며, 선택된 베이스 물질내 선택된 외인성 원자 또는 분자의 존재로 인하여 비가역성의 미세 기포 또는 미세 공동이 중간층에 형성되는 단계를 포함한다.
본 발명에 따르면, 가열 처리는 미세 기포 또는 미세 공동을 생성하고, 이는 상기 중간층을 약화시킨다.
본 발명에 따르면, 가열 처리는 상기 중간층의 파열을 생성하고, 그 결과 기재와 상부기재의 분리를 생성한다.
또한, 본 발명은 상기 방법으로 수득된 구조체내 기재와 상부기재를 분리하는 방법에 관한 것이다.
본 발명의 변형예에서, 상기 분리 방법은 기재와 상부기재 사이에 힘을 가하여 상기 미세 기포 또는 미세 공동의 존재에 의해서 기재와 상부기재 사이의 중간층을 파열시키는 단계를 포함한다.
본 발명의 추가의 변형예에서, 상기 분리 방법은 중간층을 화학적으로 공격(chemically attacking)하여 상기 미세 기포 또는 미세 공동의 존재에 의해서 기재 및 상부기재 사이의 중간층을 적어도 일부 제거하는 단계를 포함한다.
본 발명에 따르면, 기재 및 상부기재는 단결정 실리콘으로부터 형성되는 것이 유익하며, 중간층은 도핑된 실리카(doped silica)로부터 형성되는 것이 유익하다.
또한, 본 발명은 실리콘 웨이퍼를 제조하는 방법에 관한 것으로서, 상기 방법은 실리콘으로부터 형성된 기재, 실리콘으로부터 형성된 상부기재, 및 유전성(dielectric) 중간층(베이스 물질의 원자 또는 분자와 상이한 외인성 원자 또는 분자로 불리는 원자 또는 분자가 분포되어 있는 베이스 물질을 적어도 1개 포함함)을 포함하는 평판 형상의 구조체를 제조하는 단계; 그 후 상기 구조체를 가열 처리하여, 상기 가열 처리 온도 범위에서 중간층은 소성 변형가능하며 선택된 베이스 물질내의 선택된 외인성 원자 또는 분자의 존재로 인하여 비가역성의 미세 기포 또는 미세 공동이 중간층내에 형성되는 단계를 포함한다.
본 발명에 따르면, 상기 베이스 물질은 실리카가 바람직하며 외인성 원자는 인 원자 및/또는 붕소 원자가 바람직하므로, 이는 포스포-실리케이트 유리(P.S.G.) 또는 보로-포스포-실리케이트 유리(B.P.S.G.)의 중간층을 형성한다.
본 발명에 따르면, 인의 농도 범위는 6% 내지 14%가 바람직할 수 있다.
본 발명에 따르면, 붕소의 농도 범위는 0% 내지 4%가 바람직할 수 있다.
본 발명에 따르면, 가열 처리는 900 ℃ 내지 1200 ℃의 온도에서 실시하는 것이 바람직하다.
본 발명에 따르면, 상기 방법은 상기 가열 처리 이전에 기재나 상부기재에 중간층을 부착시키고, 분자 웨이퍼 결합(molecular wafer bonding)에 의해서 상기 중간층에 각기 상부기재나 기재를 부착시키는 작업을 실시하는 것이 유익하다.
본 발명에 따르면, 상기 방법은 기재의 두께를 감소시키는 보충 단계를 포함하는 것이 유익하다.
본 발명에 따르면, 상기 중간층 측면에서, 기재 및 상부기재는 각각 열적(thermal) 실리콘 산화물을 포함하는 것이 유익하다.
본 발명의 변형에 따르면, 상기 방법은 중간층이 파열될 수 있는 방식으로 상기 구조체에 힘(force)을 가하여 미세 기포 또는 미세 공동의 존재에 의해 기재와 상부기재가 분리되어 기재로 구성된 웨이퍼 및/또는 상부기재로 구성된 웨이퍼를 수득하는 단계를 포함한다.
본 발명의 변형에 따르면, 상기 방법은 상기 구조체내 중간층을 화학적으로 공격하여 미세 기포 또는 미세 공동의 존재에 의해 기재와 상부기재가 분리되어 기재로 구성된 실리콘 웨이퍼 및/또는 상부기재로 구성된 실리콘 웨이퍼를 수득하는 단계를 포함한다.
본 발명에 따르면, 상기 방법은 상기 중간층 측면에 기재 및/또는 상부기재에서 돌출 부분을 제조하는 단계를 포함한다.
본 발명에 따르면, 상기 돌출 부분은 직선형인 것이 바람직하며, 상기 구조의 측면들로 연장된다.
본 발명에 따르면, 적어도 일부의 미세 기포 또는 미세 공동은 개방형 셀(open-celled)인 것이 바람직하며, 이의 적어도 일부는 채널을 구성한다.
또한, 본 발명은 집적 전자 회로 및/또는 집적 광전자 회로를 제조하기 위한 절연체 상의 실리콘(S.O.I.) 평판의 제조하는 방법에 관한 것이다.
또한, 본 발명은 적어도 하나의 기재, 상부기재, 및 기재와 상부기재 사이에 끼워져 있는 적어도 하나의 중간층을 포함하는 평판 형상의 구조체에 관한 것이다.
본 발명에 따르면, 상기 중간층은 원자 또는 분자(베이스 물질의 원자 또는 분자와 상이한 외인성 원자 또는 분자라고 함)가 분포된 적어도 하나의 베이스 물질을 포함하며, 가열 처리의 영향으로 중간층은 소성 변형가능하며, 선택된 베이스 물질내 선택된 외인성 원자 또는 분자의 존재로 인하여 비가역성의 미세 기포 또는 미세 공동이 중간층내에 형성된다.
본 발명에 따르면, 기재 및 상부기재는 단결정 실리콘으로부터 형성되는 것이 바람직하며, 중간층은 도핑된 실리카로부터 형성된다.
본 발명에 따르면, 베이스 물질은 실리카인 것이 바람직하며 외인성 원자는 인 원자 또는 붕소 원자인 것이 바람직하므로, 이는 포스포-실리케이트 유리(P.S.G.) 또는 보로-포스포-실리케이트 유리(B.P.S.G.)의 중간층을 형성한다.
본 발명에 따르면, 인의 농도 범위는 8% 내지 14%인 것이 바람직하다.
본 발명에 따르면, 붕소의 농도 범위는 0% 내지 4%인 것이 바람직하다.
본 발명에 따르면, 기재 및/또는 상부기재는 상기 중간층으로 돌출되는 부분을 갖는 것이 바람직하다.
본 발명에 따르면, 돌출 부분은 직선형이며, 중간층의 측면으로 연장되는 것이 바람직하다.
본 발명에 따르면, 적어도 일부의 미세 기포 또는 미세 공동은 개방형 셀이며, 이의 적어도 일부는 채널을 구성한다.
본 발명은 수반된 도면에 개시된 비제한적인 예를 참고로 기술하여 구조체의 연구 및 상기 구조체의 제조 형태를 더욱 잘 이해할 수 있을 것이다.
도 1은 초기 상태에서 본 발명에 따른 구조체의 단면도를 나타내며;
도 2는 제조하는 동안 도 1의 구조체의 분해 단면도를 나타내고;
도 3은 연속 제조 단계에서 도 1의 구조체의 단면도를 나타내며;
도 4 및 도 5는 제2 제조 상태에서 도 1의 구조체의 단면도를 나타내고;
도 6은 도 1의 구조체의 변형을 나타낸다.
도 1은 약 200 ㎜의 직경을 갖는 평판 형상의 구조체(1)를 나타낸다.
상기 구조체는 웨이퍼 형상의 기재(2), 웨이퍼 형상의 상부기재(3), 및 기재(2)와 상부기재(3) 사이에 끼워진 중간층(4)을 포함한다.
통상, 중간층(4)은 원자 또는 분자(베이스 물질의 원자 또는 분자와는 상이한 외인성 원자 또는 분자(extrinsic atoms or molecules)라고 함)가 분포되어 있는 적어도 하나의 베이스 물질로부터 형성되며, 적당한 가열 처리를 구조체(1)에 가하는 경우 미세 기포 또는 미세 공동, 특히 기체상(gaseous phase)이 비가역적으로 형성되어 상기 중간층(4)이 변형되어 다공질을 형성하며 상관적으로 두께를 증가시키는 조성물을 포함한다.
구조체(1)의 실시양태는 도 2를 참고로 기술되었다.
기재(2)는 수 백 마이크론 두께, 예를들면 500 마이크론 내지 1000 마이크론인 단결정 실리콘 웨이퍼에 의해서 구성될 수 있다.
선택적이지만 바람직하게는, 열적 실리콘 산화물의 필름(5)이 기재(2)의 한 쪽 표면에서 제조된다.
상기 필름(5)은 950 ℃ 내지 1100 ℃의 온도에서 산화노(oxidation furnace)에서 제조될 수 있으며, 약 0.5 마이크론의 두께를 가질 수 있다.
다음, 고비율의 인 및/또는 붕소를 함유하거나 도핑시킨 실리콘 층을 상부기재(3)의 산화된 표면(5)에 부착시켜서 포스포-실리케이트 유리(PSG) 또는 보로-포스포-실리케이트 유리(BPSG) 타입의 물질로 구성된 중간층(4)을 수득하였다.
예로서, 중간층(4)을 구성하는 물질내 인의 비율(퍼센트)은 6 내지 14이다. 상기 부착시키는 방법은 CVD, LPCVD 또는 PECVD 타입의 증착 장치내에서 공지된 기술을 사용하여 실시될 수 있다.
상기와 같이 구성된 중간층(4)의 두께는 5 마이크론의 영역내에 있다.
선택적이지만 바람직하게는, 중간층(4)의 표면은 화학적 세정 처리, 예컨대 RCA 타입 화학적 세정 처리(자체적으로 잘 공지되어 있음)를 실시할 수 있다.
선택적이지만 바람직하게는, 세정 처리 이전 또는 이후에, 화학적-기계적 연마(CMP) 작업은 중간층(4)에서 실시될 수 있다.
동일한 방식으로, 상부기재(3)는 열적 실리콘 산화물의 필름(6)을 선택적으로 갖는 실리콘 웨이퍼로 구성될 수 있으며, 선택적으로 RCA 화학적 세정 처리를 실시하고, 선택적으로 화학적-기계적 연마 작업(CMP)을 실시한다.
대응하는 방식으로, 중간층(4)은 상부기재(3)의 산화된 표면(6)에서 제조될 수 있다.
그 후, 기재(2) 및 상부기재(3)가 중간층(4)과 접촉하도록 상부기재(3)의 산화된 표면(6)을 놓아 분자 웨이퍼 결합을 수득하고, 선택적으로 기재(2)와 상부기재(3) 사이에 힘을 가하여 제조하며, 바람직하게는 포인트를 포함하는 힘을 가하여 제조된다.
계면 결합 에너지를 선택적으로 증가시키기위해서, 하기에 설명되는 바와 같이 중간층(4)의 변형, 예컨대 미세 기포 또는 미세 공동의 형성을 일으키지 않는 조건을 사용하여 통합 가열 처리를 조합된 구조체(1)에 가할 수 있다.
이와 같이 수득된 구조체(1)는 전기 절연 물질로부터 형성된 중간층(4)에 의해 분리되는 실리콘으로부터 형성된 기재(2)와 실리콘으로부터 형성된 상부기재(3)로 구성된다.
도 3에 따르면, 상부기재(3)의 두께는 기재(2)의 두께보다 더 작을 수 있으며, 1 마이크론 내지 수십 분의 1 마이크론의 범위일 수 있다.
상기 얇은 기재(3)는 도 2를 참고로 하여 기술된 바와 같이 초기에 사용되어 구조체(1)를 제조할 수 있다.
그러나, 변형예에서, 상기 얇은 상부기재(3)는 도 2를 참고로 개시된 바와 같이 구조체(1)를 제조하기위해서 초기에 사용된 두꺼운 상부기재(3)의 두께를 감소시킴으로써 수득될 수 있다. 공지된 분쇄, 화학적 공격 또는 화학적-기계적 연마 기술을 사용함으로써 두께가 감소될 수 있고, 또한 상기에 기술된 바와 같이 분자 웨이퍼 결합을 실시하기 이전에 상부기재(3)로 5E16Cm-2의 조사량으로 프로톤의 이온 주입을 필요로 하는 공지된 상업적 방법, SMART-CUT의 분해 기술에 의해서 수 득될 수 있다.
기재(2)의 두께를 감소시키는 작업이 또한 실시될 수 있다.
도 4에 개시된 바와 같이, 구조체(1)는 노, 예컨대 900 ℃ 내지 1100 ℃의 온도에서 실시되는 가열 처리를 실시할 수 있다.
상기에 언급된 선택된 물질에 관련하여, 선택된 온도 범위에서 가열 처리를 가하여 중간층(4)을 소성 변형가능하게 만들고, 비가역성의 미세 기포 또는 미세 공동(7)으로 구성된 기체 상을 중간층내에 형성시켜서, 상관적으로 상기 층(4)의 두께를 증가시킬 수 있다.
미세 기포 또는 미세 공동(7)의 양 및 부피는 중간층(4)의 조성 및 구조체(1)로 가해진 가열 처리의 조건에 따라 다르다.
예로서, 5 마이크론으로부터 시작하여, 처리후에 중간층은 15 마이크론 내지 20 마이크론의 두께를 가질 수 있다.
도 5에서 알 수 있는 바와 같이, 미세 기포 또는 미세 공동(7)은 기재(2) 및/또는 상부기재(3) 측면에 있어서 개방되도록 하는 부피이어야 하며, 또한 중간층(4)의 측면 말단으로 개방되는 채널을 구성하도록 상호적으로 개방될 수 있다.
도 6에서 알 수 있는 바와 같이, 예컨대 부식에 의해서 돌출 부분(8)을 제조하는 것이 특히 유익하며, 기재(2) 및/또는 상부기재(3)에서 직선형인 것이 바람직하며, 상기 돌출 부분(8)은 직사각형 노치(notch)를 구성한다. 상기 배치는 미세 기포 또는 미세 공동(7)의 외관을 이용할 수 있으며, 채널을 구성하도록 하나를 다른 것에 연결한다.
중간층(4)내 미세 기포 또는 미세 공동(7)을 포함하는, 이미 기술된 바와 같은 구조체(1)는 많은 용도를 가질 수 있다.
전기 절연체를 포함하는 중간층(4)을 통해서 두꺼운 기재(2)상에 장착된 실리콘 상부기재(3)상에 전자 집적 회로 또는 광전자 집적 회로의 제조에 사용될 수 있으며, 상부기재(3)로 구성된 외면층 및 기재(2)로 구성된 지지층 사이의 커패시턴스(capacitance)는 미세 기포 또는 미세 공동(7)의 존재에 의해서 특히 낮다.
추가의 적용예에서, 미세 기포 또는 미세 공동(7)에 의해서 중간층(4)내 선택적이지만 의도적으로 제조된 채널은 구조체(1)를 냉각시킬 목적으로 기재(2)와 상부기재(3) 사이에 냉각 유체를 순환시키는데 사용될 수 있다.
추가의 특정의 유익한 적용에서, 미세 기포 또는 미세 공동(7)을 포함하는 구조체(1)는 배출가능한 구조를 구성하며, 이는 중간층(4)내 미세 기포 또는 미세 공동(7)의 존재는 상기 층의 물리적 또는 화학적 강도를 약하게 하기 때문이다.
기재(2)와 상부기재(3) 사이에 공지된 수단을 사용하여 힘을 가함으로써, 예컨대 기재(2)와 상부기재(3) 사이에 미세한 블레이드를 삽입시키거나 또는 초고압하에 물을 제트 분사함으로써, 중간층(4)을 파열시키고 웨이퍼를 구성하는 기재(2)와 웨이퍼를 구성하는 상부기재를 분리시킴으로써 미세 기포 또는 미세 공동(7) 사이의 중간층(3)의 물질을 파괴함으로써 분리시킨다.
또한 불화수소산 용액을 사용하여 중간층(4)을 이들 측면으로부터 화학적 공격을 실시할 수 있으며, 이들은 미세 기포 또는 미세 공동(7)의 존재에 의하여 기재(2)와 상부기재(3)사이로 용이하게 진행시킬 수 있다.
그러므로, 도 3을 참고로 개시된 구조체(1)로부터 시작하여, 얇은 상부기재(3)로 구성되는 얇은 실리콘 웨이퍼가 제조된다.
수득된 얇은 실리콘 웨이퍼(3)는 이의 표면의 한 쪽 또는 다른 쪽을 플라스틱으로부터 형성된 최종 작업 지지체에 고정시켜서 가요성 전자 회로 및/또는 광전자 회로를 제조한다.
본 발명은 상기에 기술된 실시예에 제한되지 않는다. 수반된 청구의 범위에 정의된 본 발명의 범위로부터 벗어나지 않고 방법의 변형이 가능하다.

Claims (28)

1개 이상의 기재(2), 상부기재(superstrate, 3), 및 기재와 상부기재 사이에 끼워진 1개 이상의 중간층(4)을 포함하는 평판 형상의 구조체(structure)를 제조하는 방법으로서,
상기 방법은 원자 또는 분자(베이스 물질의 원자 또는 분자와 상이한 외인성 원자 또는 분자로 불림)가 분포되어 있는 베이스 물질을 1개 이상 포함하는 중간층(4)을 선택하는 단계; 및
상기 구조체(1)에 가열 처리를 가하여, 상기 가열 처리의 온도 범위에서 중간층은 소성 변형가능(plastically deformable)하며, 선택된 베이스 물질내의 선택된 외인성 원자 또는 분자의 존재로 인하여 비가역성의 미세 기포 또는 미세 공동(7)이 중간층내에 형성되는 것을 특징으로 하는 방법.
제 1 항에 있어서,
가열 처리는 미세 기포 또는 미세 공동을 생성하고, 이는 상기 중간층을 약화시키는 것을 특징으로 하는 방법.
제 1 항에 있어서,
가열 처리는 상기 중간층의 파열을 생성하고, 그 결과 기재와 상부기재의 분리를 생성하는 것을 특징으로 하는 방법.
제 1 항 내지 제 3 항 중 어느 한 항에 따른 방법에 의해서 수득되는 구조체내 기재와 상부기재를 분리시키는 방법으로서,
상기 방법은 기재(2)와 상부기재(3) 사이에 힘(force)을 가하여 미세 기포 또는 미세 공동의 존재에 의해서 기재와 상부기재 사이의 중간층을 파열시키는 것을 특징으로 하는 방법.
제 1 항 내지 제 3 항 중 어느 한 항에 따른 방법에 의해서 수득되는 구조체내 기재와 상부기재를 분리시키는 방법으로서,
상기 방법은 구조체내 중간층(4)을 화학적으로 공격(chemically attacking)하여 기재와 상부기재 사이의 중간층의 일부 또는 전부를 제거하는 것을 특징으로 하는 방법.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
기재(2)와 상부기재(3)는 단결정 실리콘으로부터 형성되며, 중간층(4)은 도핑된 실리카(doped silica)로부터 형성되는 것을 특징으로 하는 방법.
실리콘 웨이퍼(silicon wafer)를 제조하는 방법으로서,
Figure 112006030124460-pct00001
실리콘으로부터 형성된 기재(2), 실리콘으로부터 형성된 상부기재(3), 및 원자 또는 분자(베이스 물질의 원자 또는 분자와는 상이한 외인성 원자 또는 분자 라고 불림)가 분포된 베이스 물질을 1개 이상 포함하는 유전성(dielectric) 중간층(4)을 포함하는 평판 형상의 구조체(1)를 제조하는 단계; 및
Figure 112006030124460-pct00002
상기 구조체에 가열 처리를 가하여, 가열 처리의 온도 범위에서 중간층은 소성 변형가능하며 선택된 베이스 물질내의 선택된 외인성 원자 또는 분자의 존재로 인하여 비가역성의 미세 기포 또는 미세 공동(7)이 중간층(4)내 형성되는 단계를 포함하는 것을 특징으로 하는 방법.
제 7 항에 있어서,
베이스 물질은 실리카로부터 형성되며 외인성 원자는 인 원자 또는 붕소 원자로서, 이는 포스포-실리케이트 유리(P.S.G.) 또는 보로-포스포-실리케이트 유리(B.P.S.G.)의 중간층을 형성하는 것을 특징으로 하는 방법.
제 8 항에 있어서,
인의 농도 범위는 6% 내지 14%인 것을 특징으로 하는 방법.
제 8 항에 있어서,
붕소의 농도 범위는 0% 내지 4%인 것을 특징으로 하는 방법.
제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
가열 처리는 900 ℃ 내지 1200 ℃에서 실시하는 것을 특징으로 하는 방법.
제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 가열 처리 이전에, 기재(2)나 상부기재(3)에 중간층(4)을 부착시키고, 분자 웨이퍼 결합(molecular wafer bonding)에 의해서 상기 중간층(4)에 각기 상부기재나 기재를 부착시키는 작업을 실시하는 것을 특징으로 하는 방법.
제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
중간층(4) 측면에서 기재 및 상부기재는 각각 열적(thermal) 실리콘 산화물(5,6)을 포함하는 것을 특징으로 하는 방법.
제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 중간층이 파열될 수 있는 방식으로 상기 구조체(1)에 힘을 가하여 미세 기포 또는 미세 공동(7)의 존재에 의해 기재와 상부기재가 분리되어 기재(2)로 구성된 웨이퍼 및 상부기재(3)로 구성된 웨이퍼 중 적어도 어느 하나를 수득하는 것을 특징으로 하는 방법.
제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
구조체(1)내 중간층(4)을 화학적으로 공격하여 미세 기포 또는 미세 공동의 존재에 의해 기재와 상부기재를 분리시켜서 기재(2)로 구성된 웨이퍼 및 상부기재(3)로 구성된 웨이퍼 중 적어도 어느 하나를 수득하는 것을 특징으로 하는 방법.
제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 중간층(4) 측면 상의 기재(2) 및 상부기재(3) 중 적어도 어느 하나에 돌출 부분(8)을 제조하는 것을 특징으로 하는 방법.
제 16 항에 있어서,
돌출 부분(8)은 직선형이며, 중간층(4) 측면으로 연장되는 것을 특징으로 하는 방법.
제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
미세 기포 또는 미세 공동(7)의 일부 또는 전부는 개방형 셀(open-celled)이며, 이의 일부 또는 전부는 채널을 구성하는 것을 특징으로 하는 방법.
제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
상부기재(3) 및 기재 중 적어도 어느 하나의 두께를 감소시키는 보충 단계를 포함하는 것을 특징으로 하는 방법.
제 7 항 내지 제 10 항 중 어느 한 항에 따른 방법을 집적 전자 회로 및 집적 광전자 회로 중 적어도 어느 하나의 제조를 위한 절연체 상의 실리콘 (S.O.I.) 평판을 제조하는데 적용하는 것을 특징으로 하는 방법.
1개 이상의 기재(2), 상부기재(3), 및 기재와 상부기재 사이에 끼워진 1개 이상의 중간층(4)을 포함하는 평판 형상의 구조체(structure)로서,
상기 중간층(4)은 원자 또는 분자(베이스 물질의 원자 또는 분자와 상이한 외인성 원자 또는 분자로 불림)가 분포되어 있는 베이스 물질을 1개 이상 포함하며, 가열 처리의 영향으로 중간층(4)은 소성 변형가능하며, 선택된 베이스 물질내의 선택된 외인성 원자 또는 분자의 존재로 인하여 비가역성의 미세 기포 또는 미세 공동(7)이 중간층내 형성되는 것을 특징으로 하는 구조체.
제 21 항에 있어서,
기재(2) 및 상부기재(3)는 단결정 실리콘으로부터 형성되며, 중간층(4)은 도핑된 실리카로부터 형성되는 것을 특징으로 하는 구조체.
제 21 항 또는 제 22 항에 있어서,
베이스 물질은 실리카이며 외인성 원자는 인 원자 또는 붕소 원자로서, 이는 포스포-실리케이트 유리(P.S.G.) 또는 보로-포스포-실리케이트 유리(B.P.S.G.)의 중간층을 형성하는 것을 특징으로 하는 구조체.
제 23 항에 있어서,
인의 농도 범위는 8% 내지 14%인 것을 특징으로 하는 구조체.
제 23 항에 있어서,
붕소의 농도 범위는 0% 내지 4%인 것을 특징으로 하는 구조체.
제 21 항 또는 제 22 항에 있어서,
기재 및 상부기재 중 적어도 어느 하나는 상기 중간층(4)으로 돌출되는 부분(8)을 갖는 것을 특징으로 하는 구조체.
제 26 항에 있어서,
돌출 부분(8)은 직선형이며, 중간층의 측면까지 전개되는 것을 특징으로 하는 구조체.
제 21 항 또는 제 22 항에 있어서,
미세 기포 또는 미세 공동(7)의 일부 또는 전부는 개방형 셀이며, 이의 일부 또는 전부는 채널을 구성하는 것을 특징으로 하는 구조체.
KR1020067008261A 2003-09-30 2004-09-23 실리콘으로부터 평판-형상의 구조체를 제조하는 방법, 상기방법의 용도, 및 실리콘으로부터 이와 같이 제조되는평판-형상의 구조체 KR101044503B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0311450 2003-09-30
FR0311450A FR2860249B1 (fr) 2003-09-30 2003-09-30 Procede de fabrication d'une structure en forme de plaque, en particulier en silicium, application de procede, et structure en forme de plaque, en particulier en silicium

Publications (2)

Publication Number Publication Date
KR20060117925A KR20060117925A (ko) 2006-11-17
KR101044503B1 true KR101044503B1 (ko) 2011-06-27

Family

ID=34307284

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067008261A KR101044503B1 (ko) 2003-09-30 2004-09-23 실리콘으로부터 평판-형상의 구조체를 제조하는 방법, 상기방법의 용도, 및 실리콘으로부터 이와 같이 제조되는평판-형상의 구조체

Country Status (9)

Country Link
US (1) US8062564B2 (ko)
EP (1) EP1671361B1 (ko)
JP (1) JP4932485B2 (ko)
KR (1) KR101044503B1 (ko)
CN (1) CN100514560C (ko)
AT (1) ATE358889T1 (ko)
DE (1) DE602004005731T2 (ko)
FR (1) FR2860249B1 (ko)
WO (1) WO2005034218A2 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7018909B2 (en) 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
US8475693B2 (en) 2003-09-30 2013-07-02 Soitec Methods of making substrate structures having a weakened intermediate layer
FR2865574B1 (fr) * 2004-01-26 2006-04-07 Soitec Silicon On Insulator Procede de fabrication d'un substrat demontable
JP2008526010A (ja) * 2004-12-28 2008-07-17 エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ 低いホール密度を有する薄層を得るための方法
FR2895420B1 (fr) * 2005-12-27 2008-02-22 Tracit Technologies Sa Procede de fabrication d'une structure demontable en forme de plaque, en particulier en silicium, et application de ce procede.
FR2902699B1 (fr) 2006-06-26 2010-10-22 Skf Ab Dispositif de butee de suspension et jambe de force.
FR2906587B1 (fr) 2006-10-03 2009-07-10 Skf Ab Dispositif de galet tendeur.
ATE544594T1 (de) * 2006-12-22 2012-02-15 Telecom Italia Spa Tintenstrahldruckkopfherstellungsverfahren
FR2913081B1 (fr) 2007-02-27 2009-05-15 Skf Ab Dispositif de poulie debrayable
FR2913968B1 (fr) 2007-03-23 2009-06-12 Soitec Silicon On Insulator Procede de realisation de membranes autoportees.
FR2926674B1 (fr) 2008-01-21 2010-03-26 Soitec Silicon On Insulator Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable
FR2926672B1 (fr) 2008-01-21 2010-03-26 Soitec Silicon On Insulator Procede de fabrication de couches de materiau epitaxie
FR2931293B1 (fr) 2008-05-15 2010-09-03 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure support d'epitaxie et heterostructure correspondante
EP2151852B1 (en) 2008-08-06 2020-01-15 Soitec Relaxation and transfer of strained layers
EP2151861A1 (en) 2008-08-06 2010-02-10 S.O.I. TEC Silicon Passivation of etched semiconductor structures
EP2151856A1 (en) 2008-08-06 2010-02-10 S.O.I. TEC Silicon Relaxation of strained layers
TWI457984B (zh) 2008-08-06 2014-10-21 Soitec Silicon On Insulator 應變層的鬆弛方法
EP2159836B1 (en) 2008-08-25 2017-05-31 Soitec Stiffening layers for the relaxation of strained layers
FR2942073B1 (fr) 2009-02-10 2011-04-29 Soitec Silicon On Insulator Procede de realisation d'une couche de cavites
FR2963982B1 (fr) 2010-08-20 2012-09-28 Soitec Silicon On Insulator Procede de collage a basse temperature
FR2965396B1 (fr) * 2010-09-29 2013-02-22 S O I Tec Silicon On Insulator Tech Substrat démontable, procédés de fabrication et de démontage d'un tel substrat
FR2978600B1 (fr) 2011-07-25 2014-02-07 Soitec Silicon On Insulator Procede et dispositif de fabrication de couche de materiau semi-conducteur
FR2992464B1 (fr) * 2012-06-26 2015-04-03 Soitec Silicon On Insulator Procede de transfert d'une couche
US9875935B2 (en) * 2013-03-08 2018-01-23 Infineon Technologies Austria Ag Semiconductor device and method for producing the same
CN103779372A (zh) * 2014-02-10 2014-05-07 中国电子科技集团公司第四十四研究所 基于非本征吸杂技术的ccd制作工艺
WO2016071064A1 (en) * 2014-11-07 2016-05-12 Abb Technology Ag Semiconductor device manufacturing method using a sealing layer for sealing of a gap between two wafers bonded to each other
EP3221049B1 (en) * 2014-11-19 2019-04-17 IMEC vzw Microbubble generator device, systems and method to fabricate
FR3029538B1 (fr) 2014-12-04 2019-04-26 Soitec Procede de transfert de couche

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6127285A (en) 1997-02-28 2000-10-03 Dallas Instruments Incorporated Interlevel dielectrics with reduced dielectric constant
WO2001003171A1 (fr) * 1999-06-30 2001-01-11 Commissariat A L'energie Atomique Procede de realisation d'un film mince utilisant une mise sous pression
US6417075B1 (en) * 1998-06-22 2002-07-09 Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. Method for producing thin substrate layers

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4979015A (en) * 1987-01-28 1990-12-18 Texas Instruments Incorporated Insulated substrate for flip-chip integrated circuit device
JP3352340B2 (ja) * 1995-10-06 2002-12-03 キヤノン株式会社 半導体基体とその製造方法
JPH0851103A (ja) * 1994-08-08 1996-02-20 Fuji Electric Co Ltd 薄膜の生成方法
JP2666757B2 (ja) * 1995-01-09 1997-10-22 日本電気株式会社 Ｓｏｉ基板の製造方法
FR2767416B1 (fr) * 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
JP4075021B2 (ja) * 1997-12-26 2008-04-16 ソニー株式会社 半導体基板の製造方法および薄膜半導体部材の製造方法
JPH11233449A (ja) * 1998-02-13 1999-08-27 Denso Corp 半導体基板の製造方法
JP2000223682A (ja) * 1999-02-02 2000-08-11 Canon Inc 基体の処理方法及び半導体基板の製造方法
FR2795866B1 (fr) * 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'une membrane mince et structure a membrane ainsi obtenue
US6352909B1 (en) * 2000-01-06 2002-03-05 Silicon Wafer Technologies, Inc. Process for lift-off of a layer from a substrate
JP2002016239A (ja) * 2000-06-29 2002-01-18 Canon Inc 基板の処理方法及び製造方法
JP2002134375A (ja) * 2000-10-25 2002-05-10 Canon Inc 半導体基体とその作製方法、および貼り合わせ基体の表面形状測定方法
US6774010B2 (en) * 2001-01-25 2004-08-10 International Business Machines Corporation Transferable device-containing layer for silicon-on-insulator applications
FR2823596B1 (fr) * 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
KR100557946B1 (ko) * 2002-12-26 2006-03-10 주식회사 하이닉스반도체 Ｂｐｓｇ막 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6127285A (en) 1997-02-28 2000-10-03 Dallas Instruments Incorporated Interlevel dielectrics with reduced dielectric constant
US6417075B1 (en) * 1998-06-22 2002-07-09 Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. Method for producing thin substrate layers
WO2001003171A1 (fr) * 1999-06-30 2001-01-11 Commissariat A L'energie Atomique Procede de realisation d'un film mince utilisant une mise sous pression

Also Published As

Publication number Publication date
EP1671361A2 (fr) 2006-06-21
EP1671361B1 (fr) 2007-04-04
WO2005034218A2 (fr) 2005-04-14
DE602004005731D1 (de) 2007-05-16
WO2005034218A3 (fr) 2005-07-28
FR2860249A1 (fr) 2005-04-01
US20080038564A1 (en) 2008-02-14
JP2007507872A (ja) 2007-03-29
DE602004005731T2 (de) 2007-12-27
KR20060117925A (ko) 2006-11-17
ATE358889T1 (de) 2007-04-15
CN1883031A (zh) 2006-12-20
US8062564B2 (en) 2011-11-22
JP4932485B2 (ja) 2012-05-16
FR2860249B1 (fr) 2005-12-09
CN100514560C (zh) 2009-07-15

Similar Documents

Publication Publication Date Title
KR101044503B1 (ko) 실리콘으로부터 평판-형상의 구조체를 제조하는 방법, 상기방법의 용도, 및 실리콘으로부터 이와 같이 제조되는평판-형상의 구조체
EP1794789B1 (en) Structures for microelectronics and microsystem and manufacturing process
US8455287B2 (en) Method for manufacturing semiconductor device including microstructure
KR101272675B1 (ko) 저온 본딩 공정
JP2002273699A5 (ko)
KR20090024220A (ko) 고순도 이온 샤워를 이용한 ｓｏｉ 구조의 제조
JPH09508493A (ja) ウェファ基板のキャビティを含む構造とその製造方法
ATE511493T1 (de) Verfahren zur herstellung von genauen mikroelektromechanischen strukturen, und so hergestellte mikrostrukturen
KR20080107352A (ko) 웨이퍼 형태의 탈착가능한 구조물 제작 방법
JP2012034280A (ja) 電気機械変換装置及びその作製方法
US8475693B2 (en) Methods of making substrate structures having a weakened intermediate layer
JP6341190B2 (ja) 半導体装置の製造方法
CN104603930A (zh) 分离层的方法
CN112520689A (zh) 半导体器件及其制作方法
CN116825735A (zh) 一种半导体衬底结构、异质集成封装结构及其制造方法
KR20140087568A (ko) 멤즈 구조체의 제조 방법
JP4643933B2 (ja) プラズマ処理方法およびプラグ形成方法
WO2016132694A1 (ja) 半導体装置の製造方法
CN114664724A (zh) 晶圆键合方法以及半导体器件的制备方法或封装方法
WO2012108121A1 (ja) 貼り合わせ基板及びその製造方法
Richard et al. LOW TEMPERATURE ANODIC BONDING OF A SUB-u FABRY-PEROT CAVITY
JPH08293542A (ja) 誘電体分離基板の製造方法
JP2017028178A (ja) 半導体ウエーハの３次元実装方法及び半導体ウエーハの接合方法
JP2013251334A (ja) 複合基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140602

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150611

Year of fee payment: 5