KR20140087568A

KR20140087568A - 멤즈 구조체의 제조 방법

Info

Publication number: KR20140087568A
Application number: KR1020120158016A
Authority: KR
Inventors: 김병일; 이귀로; 임성규; 김영수
Original assignee: 한국과학기술원
Priority date: 2012-12-31
Filing date: 2012-12-31
Publication date: 2014-07-09
Also published as: KR101471190B1

Abstract

본 발명은 희생층을 사용하여 멤즈(mems) 구조체를 제조하기 위한 마이크로 머시닝 공정을 이용한 멤즈 구조체의 제조 방법에 있어서, 제1웨이퍼기판(100)에 비정질 탄소로 이루어진 희생층(200), 바닥전극층(300), 부도체층(400)을 적층하여 단층 인터커넥션 구조를 형성하거나 제1웨이퍼기판에 비정질 탄소로 이루어진 희생층, 바닥전극층과 부도체층이 교번 적층된 반복층을 형성하고 상기 바닥전극층들을 상호 전기적으로 연결하는 비아홀을 형성하여 다층 인터커넥션 구조를 형성하는 제1단계; 상기 부도체층(400)에 제2웨이퍼기판(500)을 본딩하고 상기 제1웨이퍼기판(100)을 연마하는 제2단계; 상기 제1웨이퍼기판(100)에 회로 패턴을 형성하여 멤즈 구조체(150)를 형성하는 제3단계; 및 상기 희생층(200)의 일부 또는 전부를 제거하여 상기 멤즈 구조체(150)의 일부를 허공에 띄우는 제4단계;를 포함하는 것을 특징으로 한다.

Description

멤즈 구조체의 제조 방법{Method of manufacturing Mems structure}

본 발명은 마이크로 머시닝 기술을 이용하여 멤즈(MEMS : mirco electro mechanical system} 구조체를 제조하는 방법에 관한 것으로서, 특히, 희생층을 이용하여 멤즈 구조체를 제조하는 방법에 관한 것이다.

웨이퍼기판에 박막소재를 가공하는 반도체 집적회로 제작 공정을 기반으로 하는 마이크로 머시닝 기술은 웨이퍼기판위에 멤즈 구조체를 제작하고 이를 반도체 회로와 접합시켜 멤즈 소자를 제작한다. 이 때, 멤즈 구조체는 일면 또는 양면을 제외한 나머지 부분을 웨이퍼기판에서 띄워서 공간을 형성하여 제조한다. 따라서 멤즈 구조체를 제작하기 위해서는 희생층이 필요하게 된다.

희생층은 웨이퍼기판 상에 형성된 다음, 습식식각방법, 즉 HF 용액을 포함하는 혼합 용액에 웨이퍼기판을 담그어 식각하고 세정한 다음, 건조하는 방법을 이용하여 제거한다.

그러나 이러한 희생층은 웨이퍼기판 상에서 완전히 제거되지 않고, 잔류물이 남아 있게 되는 문제점이 있었다.

상술한 문제점을 해결하기 위하여 한국등록특허 제0237000호의 희생층 산화막을 사용한 미소구조체 제조 방법에서는 희생층을 테트라에틸오쏘실리케이트글래스막으로 이용하고 무수 HF와 메탄올 증기를 포함하는 증기상 분위기에서 희생층을 식각하여 제거하되, 희생층의 잔류물이 발생하는 것을 방지하기 위하여 웨이퍼기판과 희생층 사이에 폴리실리콘막을 형성하였으나, 이는 웨이퍼기판과 희생층 사이에 폴리실리콘막을 형성하는 제조 공정이 추가됨으로써, 제조 공정이 더욱 복잡해지는 문제점이 있다.

따라서 상기한 바와 같은 문제점을 해결하기 위한 다양한 멤즈 구조체의 제조 방법의 개발이 필요한 실정이다.

한국등록특허 제0237000호 (1999.10.05)

본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 희생층 제거시 잔류물이 발생하지 않는 멤즈 구조체의 제조 방법을 제공하려는 것이다.

또한, 본 발명의 다른 목적은 외부와 전기적으로 연결하기 위한 패드를 형성하는 공정 없이 진행하여 제조 시간을 단축할 수 있는 멤즈 구조체의 제조 방법을 제공하려는 것이다.

본 발명은 희생층을 사용하여 멤즈(mems) 구조체를 제조하기 위한 마이크로 머시닝 공정을 이용한 멤즈 구조체의 제조 방법에 있어서, 제1웨이퍼기판(100)에 비정질 탄소로 이루어진 희생층(200), 바닥전극층(300), 부도체층(400)을 적층하여 단층 인터커넥션 구조를 형성하거나 제1웨이퍼기판에 비정질 탄소로 이루어진 희생층, 바닥전극층과 부도체층이 교번 적층된 반복층을 형성하고 상기 바닥전극층들을 전기적으로 연결하도록 도전성 물질이 채워지는 비아홀을 형성하여 다층 인터커넥션 구조를 형성하는 제1단계; 상기 부도체층(400)에 제2웨이퍼기판(500)을 본딩하고 상기 제1웨이퍼기판(100)을 연마하는 제2단계; 상기 제1웨이퍼기판(100)에 회로 패턴을 형성하여 멤즈 구조체(150)를 형성하는 제3단계; 및 상기 희생층(200)의 일부 또는 전부를 제거하여 상기 멤즈 구조체(150)의 일부를 허공에 띄우는 제4단계;를 포함하는 것을 특징으로 한다.

또한, 상기 제2단계는 상기 바닥전극층(300)의 일부를 외부와 전기적으로 연결하기 위한 본딩 패드로 이용하는 것을 특징으로 한다.

또한, 상기 제2단계에 있어, 상기 제2웨이퍼기판(500)은 CMOS(600, complementary metal oxide semiconductor) 회로가 형성된 것을 사용하는 것을 특징으로 한다.

또한, 상기 제4단계는 상기 제2웨이퍼기판(500)을 연마하고 상기 제2웨이퍼기판(500) 상에 상기 바닥전극층(300)과 외부를 전기적으로 연결하기 위한 실리콘 관통전극(700, Through silicon Via)을 형성하는 것을 특징으로 한다.

또한, 상기 멤즈 구조체의 제조 방법은 상기 멤즈 구조체(150)를 WLP(Wafer Level Packaging) 또는 WLVP(Wafer Level Vacuum Packaging)하는 제5단계;를 더 포함하는 것을 특징으로 한다.

이에 따라, 본 발명에 따른 멤즈 구조체의 제조 방법은 희생층이 비정질 탄소로 이루짐으로써, 희생층 제거시 잔류물이 발생하지 않는 장점이 있다.

또한, 본 발명에 따른 멤즈 구조체의 제조 방법은 바닥전극층의 일부를 외부와 전기적으로 연결하기 위한 본딩 패드로 이용함으로써, 외부와 전기적으로 연결하기 위한 패드를 형성하는 공정이 제거되어 제조 시간이 단축되는 장점이 있다.

도 1 내지 도 9는 본 발명의 실시예에 따른 멤즈구조체의 제조 방법을 나타낸 단면도

이하, 본 발명의 기술적 사상을 첨부된 도면을 사용하여 더욱 구체적으로 설명한다.

첨부된 도면은 본 발명의 기술적 사상을 더욱 구체적으로 설명하기 위하여 도시한 일예에 불과하므로 본 발명의 기술적 사상이 첨부된 도면의 형태에 한정되는 것은 아니다.

본 발명에 따른 멤즈구조체의 제조 방법은 소정 패턴의 희생층을 사용하며 멤즈(mems) 구조체를 제조하기 위한 마이크로 머시닝 공정에 있어서, 희생층을 비정질 탄소로 형성한 다음, 희생층의 소정 부분을 제거하는 것을 특징으로 한다.

여기에서 비정질 탄소는 비결정성 탄소라고 부르기도 하며, 탄소의 동위원소 중에서 확실한 결정 상태를 나타내지 않은 것으로서, 다이아몬드, 흑연, 천연탄소 등이 있으며, 확실한 결정 상태가 나타내지 않아 특정 부분의 제거가 용이하며 잔류물이 남지 않는 특징이 있다.

이에 따라, 본 발명에 따른 멤즈 구조체의 제조 방법은 희생층을 비정질 탄소로 형성한 다음, 희생층의 소정 부분을 제거함으로써, 희생층 제거시 잔류물이 발생하지 않는 장점이 있다.

도 1 내지 도 9는 본 발명의 실시예에 따른 멤즈구조체의 제조 방법을 나타낸 단면도이다.

이하, 본 발명의 실시예에 따른 멤즈 구조체의 제조 방법에 대해 좀 더 구체적으로 설명하기로 한다.

본 발명의 실시예에 따른 멤즈 구조체의 제조 방법의 제1단계는 도 1 내지 도 3에 도시된 바와 같이, 제1웨이퍼기판에 비정질 탄소로 이루어진 희생층, 바닥전극층, 부도체층을 적층하여 단층 인터커넥션 구조를 형성하거나 제1웨이퍼기판에 비정질 탄소로 이루어진 희생층, 바닥전극층과 부도체층이 교번 적층된 반복층을 형성하고 바닥전극층들을 상호 전기적으로 연결하는 비아홀을 형성하여 다층 인터커넥션 구조를 형성하는 구성이다.

먼저, 제1단계의 단층 인터커넥션 구조 형성에 대해 설명하기로 한다. 제1단계의 단층 인터커넥션 구조 형성은 희생층 형성 단계와 바닥전극층 형성 단계와 부도체층 형성 단계로 구성될 수 있다.

도 1을 참조하면, 희생층 형성 단계는 단결정 실리콘으로 이루어지는 제1웨이퍼기판(100) 상에 비정질 탄소를 증착 및 패터닝하여 소정 패턴의 희생층(200)을 형성한다.

또한, 제1웨이퍼기판(100) 상에 증착되어 형성되는 희생층(200)의 두께는 0.1 내지 5 마이크로미터인 깃이 바람직하며. 이와 같은 수치는 제1웨이퍼기판(100) 상에 형성되는 희생층(200)의 증착 시간과 증착 비용을 고려하여 결정된 것이다. 희생층(200)의 두께가 너무 두꺼우면 희생층(200)의 증착 시간과 증착 비용이 증가되나, 희생층(200)의 두께가 너무 얇으면 희생층(200)의 증착 시간과 증착 비용이 감소되나 제1웨이퍼기판(100) 상에 희생층(200)이 증착되지 않은 부분이 발생할 수 있다. 본 출원인은 상술한 바와 같은 다양한 요소들을 고려하여 경험적 및 실험적으로 상술한 바와 같은 비율을 도출하였다.

이에 따라, 본 발명은 희생층(200)을 0.1 내지 5마이크로미터의 두께로 형성함으로써, 최적의 증착 시간 및 증착 비용으로 희생층(200)을 형성할 수 있는 장점이 있다.

또한, 희생층 형성 단계는 제1웨이퍼기판(100) 상에 형성되는 희생층(200)을 화학 증착(CVD, chemical vapor deposition) 증발 증착 또는 물리 증착(PVD, physical vapor deposition으로 형성할 수 있으며, 희생층(200)을 화학 증착으로 형성하는 것이 희생층(200)의 좋은 단차 피복(step coverage)과 균일한 코팅을 위해 바람직하다.

도 2에 도시된 바와 같이, 바닥전극층 형성단계는 희생층(200) 상에 폴리실리콘 또는 도전성 금속을 증착한 다음, 패터닝하여 소정 패턴의 바닥전극층(300)을 형성한다.

여기에서, 폴리실리콘이란 실리콘 입자 결정체들로 이루어진 물질로서, 발수성 내화성, 저온 내화성, 가스 투과성이 뛰어난 특징을 가지고 있으며, 특히 전기 전달성이 뛰어난 특징이 있다.

바닥전극층(300)은 증착 조건에 따라 잔류 응력이 존재할 수 있으므로, 이를 제거하기 위하여 바닥전극층(300) 상에 폴리실리콘홀을 형성할 수 있다. 이 때, 바닥전극층(300) 상에 형성되는 폴리실리콘홀은 감광제로 패터닝한 다음, 건식 식각 또는 습식 식각을 통해 형성한다.

도 3에 도시된 바와 같이, 부도체층 형성단계는 바닥전극층 상에 부도체를 본딩하여 부도체층(400)을 형성한다.

여기에서 부도체는 실리콘나이트라이드, 실리콘옥사이드, 또는 에피택시 실리콘으로 형성되거나 이들 물질이 순차적으로 층을 이루는 형태로 형성될 수 있다.

한편, 본 발명의 실시예에 따른 멤즈 구조체의 제조 방법의 제1단계는 바닥전극층(300)의 일부를 외부와 전기적으로 연결하기 위한 패드로 이용한다.

즉, 외부와 전기적으로 연결하기 위한 패드를 제1웨이퍼기판(100)에 형성하는 종래의 방식과는 달리 바닥전극층(300)의 일부를 이용하는 것이다.

이에 따라, 본 발명에 따른 멤즈 구조체의 제조 방법은 바닥전극층(300)의 일부를 외부와 전기적으로 연결하기 위한 본딩 패드로 이용함으로써, 외부와 전기적으로 연결하기 위한 패드를 형성하는 공정이 제거되어 제조 시간이 단축되는 장점이 있다.

다음으로, 제1단계의 다층 인터커넥션 구조 형성에 대해 설명하기로 한다. 제1단계의 다층 인터커넥션 구조 형성은 희생층 형성 단계와 반복층 형성 단계와 비아홀 형성 단계로 구성될 수 있다.

희생층 형성 단계는 상기에 설명하였으므로 자세한 설명은 생략한다.

반복층 형성 단계는 제1웨이퍼기판에 비정질 탄소로 이루어진 희생층에 바닥전극층과 부도체층이 교번 적층된 반복층을 형성한다.

비아홀 형성 단계는 드릴을 이용하여 반복층의 소정 영역에 비아홀을 형성한 다음, 비아홀에 도전성 물질을 채워 반복층에 구성된 바닥전극층들을 상호 전기적으로 연결한다.

본 발명의 실시예에 따른 멤즈 구조체의 제조 방법의 제2단계는 도 4 내지 도 5에 도시된 바와 같이, 부도체층(400)에 제2웨이퍼기판(500)을 본딩하고 상기 제1웨이퍼기판(100)을 연마하며, 제2웨이퍼기판 본딩 단계와 제1웨이퍼기판 연마 단계로 구성될 수 있다.

도 4를 참조하면, 제2웨이퍼기판 본딩 단계는 부도체층(400)에 제2웨이퍼기판(500)을 본딩한다. 이 때, 제2웨이퍼기판(500)을 열압착이나 접착제에 의해 부도체층(400)에 본딩할 수 있으며, 부도체층(400)의 물성에 영향을 주지 않기 위하여 접착제에 의해 본딩되는 것이 바람직하다.

또한, 제2웨이퍼기판 본딩 단계는 제2웨이퍼기판에 CMOS(600, complementary metal oxide semiconductor) 회로를 형성한다.

여기에서, CMOS 회로란 P채널 및 N채널의 양쪽 MOS 트랜지스터로 구성된 회로를 말한다.

도 5를 참조하면 제1웨이퍼기판 연마 단계는 제1웨이퍼기판(100)을 폴리싱하여, 제1웨이퍼기판(100)의 표면을 균일화 한다.

여기에서, 폴리싱은 제1웨이퍼기판(100)의 표면을 1옹스트롱 이하로 평탄하게 만드는 것을 말한다.

이 때, 제1웨이퍼기판(100)의 표면에 있는 오염물질을 제거하기 위해 알칼리성 용액을 이용하는 디스미어 공정이 더 수행될 수 있다.

본 발명의 실시예에 따른 멤즈 구조체의 제조 방법의 제3단계는 도 6에 도시된 바와 같이, 제1웨이퍼기판(100)에 회로 패턴을 형성하여 멤즈 구조체(150)를 형성한다.

즉, 제1웨이퍼기판(100)의 소정 부분을 에칭하여 멤즈 구조체(150)를 형성하는 것이다.

이 때, 제1웨이퍼기판(100)의 에칭은 플라즈마 에칭, 플루오르화 수소산과 질산계 등의 용액을 사용하는 웨트 에칭을 이용할 수 있다.

본 발명의 실시예에 따른 멤즈 구조체의 제조 방법의 제4단계는 실리콘 관통전극 형성 단계와 희생층 제거 단계로 구성될 수 있다.

도 7을 참조하면 실리콘 관통전극 형성 단계는 제2웨이퍼기판(500)을 연마한 다음, 제2웨이퍼기판(500)과 부도체(400)를 관통하며 도전성 물질이 채워지는 실리콘 관통전극(700, Through silicon Via)을 다수개 형성하여 바닥전극층(300)과 외부를 전기적으로 연결한다.

도 8을 참조하면 희생층 제거 단계는 희생층(200)의 일부 또는 전부를 제거한다.

이 때, 희생층(200)의 제거는 잔류물이 발생하지 않도록 감광막 스트리퍼(PR Stripper)에서 희생층(200)을 식각할 수 있는 산소와 질소를 혼합한 혼합가스를 이용하여 제거한다.

한편, 본 발명의 실시예에 따른 멤즈 구조체의 제조 방법은 멤즈 구조체(500)를 WLP(Wafer Level Packaging) 또는 WLVP(Wafer Level Vacuum Packaging)하는 제5단계를 더 포함하여 구성된다.

도 9를 참조하면 WLP는 멤즈구조체(150)를 외부로부터 보호함과 동시에 소정 공간의 에어 캐비티(Air Cavity)를 확보할 수 있는 형태로 형성되는 제3웨이퍼기판(800)을 제1웨이퍼기판(100)의 연마면에 접착하여 멤즈구조체(150)를 패키징하는 것을 말한다.

또한, WLVP란, 멤즈구조체(150)를 외부로부터 보호함과 동시에 소정 공간의 에어 캐비티(Air Cavity)를 확보할 수 있는 형태로 형성되는 제3웨이퍼기판(800)을 제1웨이퍼기판(100)의 연마면에 진공 접합하여 패키징하는 것을 말한다.

본 발명은 상기한 실시예에 한정되지 아니하며, 적용범위가 다양함은 물론이고, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 다양한 변형 실시가 가능한 것은 물론이다.

1000 : 본 발명에 따른 멤즈 구조체의 제조 방법의 실시예
50 : 금속 배선
100 : 제1웨이퍼기판
150 : 미세구조체
200 : 희생층
300 : 바닥전극층
310 : 폴리실리콘전극
400 : 부도체층
500 : 제2웨이퍼기판
600 : CMOS
700 : 실리콘 관통 전극
800 : 제3웨이퍼기판

Claims

희생층을 사용하여 멤즈(mems) 구조체를 제조하기 위한 마이크로 머시닝 공정을 이용한 멤즈 구조체의 제조 방법에 있어서,
제1웨이퍼기판(100)에 비정질 탄소로 이루어진 희생층(200), 바닥전극층(300), 부도체층(400)을 적층하여 단층 인터커넥션 구조를 형성하거나
제1웨이퍼기판에 비정질 탄소로 이루어진 희생층, 바닥전극층과 부도체층이 교번 적층된 반복층을 형성하고 상기 바닥전극층들을 전기적으로 연결하도록 도전성 물질이 채워지는 비아홀을 형성하여 다층 인터커넥션 구조를 형성하는 제1단계;
상기 부도체층(400)에 제2웨이퍼기판(500)을 본딩하고 상기 제1웨이퍼기판(100)을 연마하는 제2단계;
상기 제1웨이퍼기판(100)에 회로 패턴을 형성하여 멤즈 구조체(150)를 형성하는 제3단계; 및
상기 희생층(200)의 일부 또는 전부를 제거하여 상기 멤즈 구조체(150)의 일부를 허공에 띄우는 제4단계;를 포함하는 것을 특징으로 하는 멤즈 구조체의 제조 방법.
제1항에 있어서, 상기 제2단계는
상기 바닥전극층(300)의 일부를 외부와 전기적으로 연결하기 위한 본딩 패드로 이용하는 것을 특징으로 하는 멤즈 구조체의 제조 방법.
제1항에 있어서,
상기 제2단계에 있어, 상기 제2웨이퍼기판(500)은 CMOS(600, complementary metal oxide semiconductor) 회로가 형성된 것을 사용하는 것을 특징으로 하는 멤즈 구조체의 제조 방법.
제1항에 있어서, 상기 제4단계는
상기 제2웨이퍼기판(500)을 연마하고 상기 제2웨이퍼기판(500) 상에 상기 바닥전극층(300)과 외부를 전기적으로 연결하기 위한 실리콘 관통전극(700, Through silicon Via)을 형성하는 것을 특징으로 하는 멤즈 구조체의 제조 방법.
제1항에 있어서, 상기 멤즈 구조체의 제조 방법은
상기 멤즈 구조체(150)를 WLP(Wafer Level Packaging) 또는 WLVP(Wafer Level Vacuum Packaging)하는 제5단계;를 더 포함하는 것을 특징으로 하는 멤즈 구조체의 제조 방법.