JP2008130828A

JP2008130828A - 半導体装置の製造方法および半導体装置

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Publication number: JP2008130828A
Application number: JP2006314456A
Authority: JP
Inventors: Koichi Ozawa; 弘一小沢
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2006-11-21
Filing date: 2006-11-21
Publication date: 2008-06-05

Abstract

【課題】ＳＯＩ基板を用いた素子分離は基板の反りへの対処が必要である。
【解決手段】Ｓｉ基板５０に形成した素子分離用の溝をＳｉＯ_２膜５２とＰｏｌｙ−Ｓｉ５４とで埋め込み、トランジスタ５６および層間絶縁膜５８を形成する。その後、Ｓｉ基板５０の裏面をＣＭＰにより研削し、ＳｉＯ_２膜５２とＰｏｌｙ−Ｓｉ５４の底部を露出させる。次にＳｉ基板５０とＰｏｌｙ−Ｓｉ５４とをウェットエッチングにより後退させてできた構造体６０を別のＳｉ基板６２に乗せ、熱酸化処理を施すことによりＳｉＯ_２膜６４を成長させる。
【選択図】図３

Description

本発明は、半導体装置に関し、特に基板に酸化膜層を有する半導体装置およびその製造方法に関する。

近年、半導体集積回路はその集積度が進み、多種多様な素子を高密度に配置する必要が出てきた。それらの素子を互いに干渉することなく動作させるために、ＬＯＣＯＳ（Local Oxidation of Silicon）法、ＳＴＩ（Shallow Trench Isolation）法、ＤＴＩ（Deep Trench Isolation）法などの素子分離技術が発展してきた。

ＤＴＩ法は、フラットパネルディスプレイ(FPD: Flat Panel Display)のスキャンドライバやデータドライバ、スイッチング素子などに用いられる高耐圧のトランジスタを搭載した集積回路などで用いられる手法である。ＤＴＩ法では、ＳＯＩ（Silicon on Insulator）基板の活性領域Ｓｉに、分離したい領域の外周に沿って深い溝を形成した後、溝の内壁にＳｉ酸化膜を形成し、さらにはＰｏｌｙ−Ｓｉなどを埋め込んでから表面を平坦化することによって素子分離用絶縁膜を形成する。このＳｉ酸化膜やＰｏｌｙ−Ｓｉによって電気的に分離されたＳｉ領域のそれぞれにトランジスタ等の素子を形成していく（例えば特許文献１参照）。

ＤＴＩ法などで一般的に用いられるＳＯＩ基板は、Ｓｉ酸化膜層をＳｉ基板で挟み込んだ構造を有し、典型的には表面にＳｉ酸化膜を形成した下層のＳｉ基板上に、別のＳｉ基板を載置して熱圧着するなどして形成される。

特開平５−６３０７３号公報

ＳＯＩ基板を用いて素子や配線などを形成していくと、途中でなされるウェットエッチングなどによって、元来、下層のＳｉ基板の全面に形成されていたＳｉ酸化膜のうち、基板の外周付近において上層のＳｉ基板から露出した部分のＳｉ酸化膜のみ除去されてしまう場合がある。この状態で熱処理などを行うと、Ｓｉ酸化膜が除去された部分と他の部分との熱膨張係数の差によって基板に反りが発生する。

基板の反りは、その後の微細加工プロセスにおけるアライメントや真空のチャッキングなどに支障をきたし、結果としてスループットや歩留まりに対して悪影響を及ぼす。この反りを防止するため、あらかじめＳＯＩ基板の全体を窒化膜で覆ってから各種プロセスを行う手法が導入されているが、窒化膜の形成および最終的な窒化膜の除去、というプロセスが必要となり、工程数の増加による製造コストの増加を引き起こす。

また、ＳＯＩ基板は基板の裏面と形成する素子との間にＳｉ酸化膜層が全面に渡り存在するため、基板裏面からドレイン電極をとる構造を有する縦型のＤＭＯＳ（Double-Diffused MOSFET）などをチップ内に混載することが困難である。その場合は、ＳＯＩ基板を用いない全く別のプロセス設計を行う必要が生じ、最終的なコストの増加につながる。

本発明はこうした課題に鑑みてなされたものであり、その目的は、安価かつ安定的に、素子分離用絶縁膜を選択的に形成する技術を提供することにある。

本発明のある態様は半導体装置の製造方法に関する。この半導体装置の製造方法は、素子分離用絶縁膜を備えた半導体装置の製造方法であって、第１の単層基板に溝を形成する工程と、溝内部に絶縁材料を埋め込む工程と、絶縁材料の底部が露出するまで第１の単層基板の裏面の研磨を行う工程と、第１の単層基板の裏面を絶縁材料を残してエッチングし、絶縁材料が裏面に突出した構造体を形成する工程と、構造体を第２の単層基板に載置する工程と、構造体および第２の単層基板との間隙に酸化膜を形成する工程と、を含むことを特徴とする。

本発明の別の態様も半導体装置の製造方法に関する。この半導体装置の製造方法は、素子分離用絶縁膜を備えた半導体装置の製造方法であって、第１の単層基板に溝を形成する工程と、溝内部に絶縁材料を埋め込む工程と、絶縁材料の底部が露出するまで第１の単層基板の裏面の研磨を行う工程と、第１の単層基板の裏面の所望の領域にマスクパターンを形成する工程と、第１の単層基板の裏面を絶縁材料およびマスクパターンを残してエッチングした後、マスクパターンを除去し、絶縁材料が裏面に突出するとともに当該所望の領域が凸形状を有する構造体を形成する工程と、構造体を第２の単層基板に載置する工程と、構造体および前記第２の単層基板との間隙に酸化膜を形成する工程と、を含むことを特徴とする。

本発明の別の態様は半導体装置に関する。この半導体装置は、素子分離用絶縁膜を備えた半導体装置であって、下層のＳｉ基板と、下層のＳｉ基板の上面の一部に形成されたＳｉ酸化膜と、下層のＳｉ基板の上面と前記Ｓｉ酸化膜の上面とに形成された上層のＳｉ基板と、上層のＳｉ基板中に上下方向に形成され、一方の端部がＳｉ酸化膜に接続した絶縁材料層と、を含み、Ｓｉ酸化膜と絶縁材料層とで素子分離用絶縁膜を構成したことを特徴とする。

なお、以上の構成要素の任意の組合せ、本発明の表現を半導体集積回路、半導体基板などの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、素子分離用絶縁膜を含む半導体装置を、安定的かつ安価に製造することができる。

（実施の形態１）
まず本実施の形態の特徴を明らかにするために、ＳＯＩ基板を用いた素子分離用絶縁膜と素子の形成手順について説明する。図１は、ＳＯＩ基板を用いて素子分離を行う際の処理手順を示す基板の断面図である。図１（ａ）に示すように、ＳＯＩ基板は下層Ｓｉ基板１６、ＳｉＯ_２膜層１４、および上層Ｓｉ基板１２を含む。このＳＯＩ基板に異方性エッチングを施してＳｉＯ_２膜層１４を底面とする素子分離用の溝を形成した後、図１（ｂ）に示すように、溝の内壁にＳｉＯ_２膜１８を形成し、さらに当該溝をＰｏｌｙ−Ｓｉ２０で埋め込む。これにより側壁をＳｉＯ_２膜１８とＰｏｌｙ−Ｓｉ２０で絶縁し、底面をＳｉＯ_２膜層１４で絶縁した分離領域２６が形成される。そして図１（ｃ）に示すように、分離領域２６の上面にトランジスタ２２などの素子およびＢＰＳＧ（Boron Phosphorus Silicon Glass）などの層間絶縁膜２４を形成する。

次に本実施の形態における素子分離用絶縁膜と素子の形成手法について説明する。図２および図３は本実施の形態において素子分離を行う際の処理手順を示す基板の断面図である。本実施の形態ではＳＯＩ基板を用いず、単層のＳｉ基板を用いる。まず図２に示すように、Ｓｉ基板５０に素子分離用の溝５１をＲＩＥ（Reactive Ion Etching）により形成する。この際、例えばパターニングした窒化膜上のＴＥＯＳ（tetra ethyl ortho silicate）（図示せず）をハードマスクとしてＳＦ_６／ＨＢｒ／Ｏ_２ガスによってエッチングを行う。溝５１の幅は設計により、ＳＯＩ基板を用いた場合と同様とするが、例えば幅１．０〜３．０μｍ程度である。深さは所望の出来上がり寸法以上であればよく、例えば５〜３０μｍである。

次に図２（ｂ）に示すように、溝５１の内壁および底面に、熱酸化またはＣＶＤ（Chemical Vapor Deposition）法によりＳｉＯ_２膜５２を０．３〜０．８μｍ程度形成した後、ＣＶＤ法によりＰｏｌｙ−Ｓｉ５４を気相成長させ溝５１の内部を埋め込み、エッチバックして上面のＰｏｌｙ−ＳｉとＴＥＯＳなどを除去して平坦化する。この後、Ｐｏｌｙ−Ｓｉ５４の上部にさらにＬＯＣＯＳ法により酸化膜を形成するなどしてもよい。そして図２（ｃ）に示すように、通常の方法でトランジスタ５６等の素子および層間絶縁膜５８を形成する。

次いで図３（ａ）に示すように、ＳｉＯ_２膜５２およびＰｏｌｙ−Ｓｉ５４の底部が露出するまでＳｉ基板５０の裏面をＣＭＰ（Chemical Mechanical Polishing）などにより研削する。次に図３（ｂ）に示すように、Ｓｉ基板５０の裏面およびＰｏｌｙ−Ｓｉ５４を例えばHF/HNO₃溶液など、ＳｉＯ_２膜が耐性を有する薬剤によりウェットエッチングする。エッチング量は絶縁に必要となる酸化膜厚に応じて決定され、例えば数μｍ以下である。これにより図３（ｂ）のように、ＳｉＯ_２膜５２がＳｉ基板５０の裏面において突出した状態の構造体６０が形成される。

こうしてできた構造体６０を、図３（ｃ）に示すように別のＳｉ基板６２上に載置する。すると構造体６０はＳｉＯ_２膜５２の突出部分によって支持され、構造体６０のＳｉ基板５０とＳｉ基板６２とに間隙が生じる。そしてその状態で熱酸化処理を施すことにより、図３（ｄ）に示すように、Ｓｉ基板５０とＳｉ基板６２との間隙にＳｉＯ_２膜６４を成長させる。以上の処理手順により、側壁がＳｉＯ_２膜５２およびＰｏｌｙ−Ｓｉ５４で絶縁され、底面がＳｉＯ_２膜６４で絶縁される分離領域６６にトランジスタ５６等の素子が形成された基板構造が形成される。

以上述べた本実施の形態によれば、ＳＯＩ基板を用いることなくＳｉ基板中にＳｉ酸化膜の層を形成することができる。これにより、素子分離用絶縁膜を備えた半導体装置を、基板の反りといった問題に処する工程を設けることなく、安定的に製造することができる。また本実施の形態は一般的な半導体プロセスで実現することができるため、ＳＯＩ基板を別に用意する場合と比較して製造コストを容易に削減させることができる。

（実施の形態２）
本実施の形態は実施の形態１と同様、ＳＯＩ基板を用いずに素子分離用絶縁膜を形成する。実施の形態１では、ＳＯＩ基板を用いた場合の基板構造と同様の構造を実現したが、本実施の形態ではＳＯＩ基板では実現が困難な、一部の領域において裏面電極を設けた素子を形成する場合について説明する。以後、実施の形態１と異なる点に主眼を置いて説明する。

図４は、本実施の形態において素子分離を行う際の処理手順を示す基板の断面図である。なお実施の形態１と同じ構成部位には同じ符号を付している。本図に先立つ手順は実施の形態１の図２および図３（ａ）について説明したのと同様である。すなわち、Ｓｉ基板５０に素子分離用の溝を形成し、ＳｉＯ_２膜５２とＰｏｌｙ−Ｓｉ５４とで埋め込む。その後、トランジスタ５６、７０などの素子と層間絶縁膜５８とを形成し、Ｓｉ基板５０の裏面を研削する。ここでトランジスタ７０は、縦型のＤＭＯＳのように、基板の裏面から電極をとる構造を有するとする。

次に図４（ａ）に示すように、トランジスタ７０のように裏面から電極をとる素子を形成する領域のみ、Ｓｉ基板５０の裏面にレジスト７２を形成する。そして図４（ｂ）に示すように、Ｓｉ基板５０およびＰｏｌｙ−Ｓｉ５４を、実施の形態１と同様にウェットエッチングしたあと、レジスト７２を除去する。するとＳｉ基板５０の裏面においてＳｉＯ_２膜５２が突出するとともに、レジスト７２を形成した領域がエッチングされずに、それ以外の領域との間に図のような段差が形成される。

こうしてできた構造体７４を、図４（ｃ）に示すように別のＳｉ基板６２上に載置し、図４（ｄ）に示すように熱酸化処理を行う。これにより構造体７４とＳｉ基板６２との間隙にＳｉＯ_２膜６４が形成されるが、トランジスタ７０を搭載した領域においては、上層のＳｉ基板５０と下層のＳｉ基板６２とが密着しているためＳｉＯ_２膜６４が形成されない。これにより、トランジスタ７０はＳｉ基板６２の裏面からドレイン電極をとることが可能となる。

以上述べた本実施の形態によれば、実施の形態１と同様に、ＳＯＩ基板を用いることなく素子分離用絶縁膜を形成することができ、安定的かつ安価に半導体装置を製造できる。さらに、Ｓｉ基板中にＳｉ酸化膜層を形成した領域と形成しない領域とを選択的に作り出すことができ、レジストパターンを変更するのみでそれらの領域を自在に変更することができる。したがって、同様のプロセスで混載することのできる素子の種類やレイアウトのバリエーションを容易に増やすことができ、より自由度の高いプロセス設計が可能となる。

以上、本発明を実施の形態をもとに説明した。上記実施の形態は例示であり、それらの各構成要素の組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

例えば、本実施の形態では、トランジスタや層間絶縁膜を形成後に、研磨やウェットエッチングを含むＳｉ酸化膜層形成工程を行ったが、Ｓｉ酸化膜層の形成は、トランジスタを形成する前や層間絶縁膜を形成した後のどの段階で行ってもよい。いずれの場合も、本実施の形態で述べたのと同様の効果を得ることができる。

ＳＯＩ基板を用いて素子分離を行う際の処理手順を示す基板の断面図である。実施の形態１において素子分離を行う際の処理手順を示す基板の断面図である。実施の形態１において素子分離を行う際の処理手順を示す基板の断面図である。実施の形態２において素子分離を行う際の処理手順を示す基板の断面図である。

符号の説明

５０Ｓｉ基板、５１溝、５２ＳｉＯ_２膜、５４Ｐｏｌｙ−Ｓｉ、５６トランジスタ、５８層間絶縁膜、６０構造体、６２Ｓｉ基板、６４ＳｉＯ_２膜、７０トランジスタ、７４構造体。

Claims

素子分離用絶縁膜を備えた半導体装置の製造方法であって、
第１の単層基板に溝を形成する工程と、
前記溝内部に絶縁材料を埋め込む工程と、
前記絶縁材料の底部が露出するまで前記第１の単層基板の裏面の研磨を行う工程と、
前記第１の単層基板の裏面を前記絶縁材料を残してエッチングし、前記絶縁材料が裏面に突出した構造体を形成する工程と、
前記構造体を第２の単層基板に載置する工程と、
前記構造体および前記第２の単層基板との間隙に酸化膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
素子分離用絶縁膜を備えた半導体装置の製造方法であって、
第１の単層基板に溝を形成する工程と、
前記溝内部に絶縁材料を埋め込む工程と、
前記絶縁材料の底部が露出するまで前記第１の単層基板の裏面の研磨を行う工程と、
前記第１の単層基板の裏面の所望の領域にマスクパターンを形成する工程と、
前記第１の単層基板の裏面を前記絶縁材料および前記マスクパターンを残してエッチングした後、前記マスクパターンを除去し、前記絶縁材料が裏面に突出するとともに前記所望の領域が凸形状を有する構造体を形成する工程と、
前記構造体を第２の単層基板に載置する工程と、
前記構造体および前記第２の単層基板との間隙に酸化膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記酸化膜を形成する工程は、熱酸化処理を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
素子分離用絶縁膜を備えた半導体装置であって、
下層のＳｉ基板と、
前記下層のＳｉ基板の上面の一部に形成されたＳｉ酸化膜と、
前記下層のＳｉ基板の上面と前記Ｓｉ酸化膜の上面とに形成された上層のＳｉ基板と、
前記上層のＳｉ基板中に上下方向に形成され、一方の端部が前記Ｓｉ酸化膜に接続した前記絶縁材料層と、
を含み、
前記Ｓｉ酸化膜と前記絶縁材料層とで前記素子分離用絶縁膜を構成したことを特徴とする半導体装置。