KR20070051355A - 반도체 구조물 및 반도체 구조물 형성 방법과, 전기적콘택트 형성 방법 - Google Patents

반도체 구조물 및 반도체 구조물 형성 방법과, 전기적콘택트 형성 방법 Download PDF

Info

Publication number
KR20070051355A
KR20070051355A KR1020077007367A KR20077007367A KR20070051355A KR 20070051355 A KR20070051355 A KR 20070051355A KR 1020077007367 A KR1020077007367 A KR 1020077007367A KR 20077007367 A KR20077007367 A KR 20077007367A KR 20070051355 A KR20070051355 A KR 20070051355A
Authority
KR
South Korea
Prior art keywords
trench
deep trench
deep
polysilicon
layer
Prior art date
Application number
KR1020077007367A
Other languages
English (en)
Inventor
누르트 비보 다니엘 반
피터 디슬러
Original Assignee
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Publication of KR20070051355A publication Critical patent/KR20070051355A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)

Abstract

전기적으로 절연되는 깊은 트렌치 절연(DTI) 구조물을 웨이퍼에 형성하고, 그 DTI 구조물의 일부분을 전기 접속 구조물로 변환하여 차폐 기능을 제공하거나 깊은 매립 층으로의 커넥션을 제공한다. 일 양상에서, DTI 구조물은 깊은 트렌치의 내부 표면 상에 배치시킨 라이너 층 위에 폴리실리콘 충진재를 포함하고, 등방성 에칭에 의해 폴리실리콘을 제거하며, 전도성 물질로 깊은 트렌치를 재충진한다. 그 대안으로는, 폴리실리콘 충진재를 남기고, 콘택트를 형성하여 폴리실리콘으로의 전기적 커넥션을 제공한다. 다른 양상에서는 깊은 트렌치를 웨이퍼에 배치하여, 그것의 바닥부를 깊은 매립 층 내에 배치하고, 폴리실리콘을 제거한 후에 깊은 트렌치 라이너의 일부분을 깊은 트렌치의 바닥부에서 이방성 에칭으로 제거하여 텅스텐 증착이 깊은 매립 층과의 전기적 콘택트를 이루게 한다.

Description

반도체 구조물 및 반도체 구조물 형성 방법과, 전기적 콘택트 형성 방법{CONTACTING AND FILLING DEEP-TRENCH-ISOLATION WITH TUNGSTEN}
본 발명은 전반적으로 반도체 구조물 및 그러한 구조물의 형성 방법에 관한 것이다. 보다 구체적으로, 본 발명은 깊은 트렌치 절연 구조물을, 예컨대, 매립 층 및 기판과의 전기적 통신을 위한 깊은 비아로 변환시키는 것에 관한 것이다.
반도체 제조 기술의 진보는 단일 칩 또는 집적 회로 내에 수백만의 능동 및 수동 전기 소자를 집적할 수 있게 하고 있다. 이러한 진보의 대다수는 그러한 전기 소자 및 상호 접속부의 크기 감소, 및 그러한 소자와 상호 접속부 사이의 공간(즉, 이격부)을 감소시키는 것과 관련된다. 소자들 및/또는 상호 접속부들 간의 공간을 감소시키면 소자들 및/또는 상호 접속부들 사이의 원치 않는 전기적 커플링이 일어날 수 있음을 잘 이해할 수 있을 것이다.
집적 회로 내에서 소자들을 더 가깝게 배치할 수 있게 하는 한 가지 수단은 얕은 트렌치 절연 (Shallow Trench Isolation: STI) 구조물을 사용하는 것이다. 일반적으로는, 반도체 기판의 표면 내에 형성하여 예컨대 실리콘 산화물과 같은 절 연 물질로 충진한 얕은 트렌치로 그러한 STI 구조물을 구성한다. 필드 산화물 영역(예컨대, LOCOS)을 STI 구조물로 대체시킴으로써, 반도체 기판의 표면 근처의 활성 반도체 영역들 사이의 횡방향 공간을 감소시킬 수 있게 된다.
STI 구조물과 마찬가지로, 깊은 트렌치 절연(Deep Trench Isolation: DTI) 구조물도 전기적 절연을 제공하지만, 일반적으로 STI 구조물보다 실질적으로 더 깊게 제조해야 한다. 예컨대, 매립 층과 같은 엘리먼트를 포함하는 이러한 반도체 공정에서는 전기적 절연을 제공하는 데 DTI 구조물을 사용할 수 있다.
현재 BiCMOS 집적 회로 공정은 매립 층을 포함하는 전기 노드들 사이에 필요한 전기적 절연을 제공하는 수단으로 거의 항상 DTI 구조물을 포함한다. 일반적으로는 STI 구조물의 바닥 내로 에칭시킨 비교적 깊은 트렌치(예컨대, 4-8㎛)로서 DTI 구조물을 형성하는데, 이것은 일반적으로 0.5㎛ 공정 기술 노드에서 발견되는 피처 크기보다 작은 피처 크기를 갖는 BiCMOS 및 CMOS 공정에서도 사용한다.
통상적으로는, 절연 장벽의 역할을 하는 매립 층을 갖는 영역에 인접한 DTI 구조물을 사용한다. 가깝게 이격되어 있는 매립 층들 사이에 배치시킨 DTI 구조물을 사용하여 그러한 매립 층(예를 들어, 매립된 N 층 및 인근에 매립된 P 층) 사이의 기생 용량을 현저히 감소시킨다. 마찬가지로, 매립 층들에 인접하게 배치한 DTI 구조물을 사용하여 매립 층과 기판 사이에서 측벽의 공헌도에 의해 좌우되는 기생 용량을 감소시킬 수 있다.
일반적으로, DTI 트렌치에 40-500㎜ 두께의 실리콘 산화물과 같은 절연 라이너 층을 제공하고, 폴리실리콘 플러그로 충진한다. 폴리실리콘 플러그는 기술적 인 이유로만 사용한다. 즉, 폴리실리콘 플러그는 특정한 전기적 기능이 없다. 저압 화학적 기상 증착(LPCVD) 공정으로 형성한 폴리실리콘 플러그는 탁월한 스텝-커버리지(step-coverage)를 가지며, 이는 트렌치의 완벽한 충진을 용이하게 한다. 이러한 폴리실리콘은 또한 그것의 증착에 후속한 평탄화에도 수월하다. 또한, 이 LPCVD 폴리실리콘은 기판을 둘러싼 실리콘의 열 팽창 계수와 거의 동일한 열 팽창 계수를 갖고 있으므로, 후속 처리 동안의 열적 응력을 경감한다.
도 1에서 알 수 있는 바와 같이, 통상적인 DTI 구조물을 전기적으로 절연시키거나 전기적으로 유동시킨다.
기판의 전기적 노드들 사이의 전기적 절연 및 누화 억압을 향상시키는 방법 및 장치와, 깊은 매립 층으로의 전기적 콘택트가 필요하다.
간단히 말해, 다수의 전기적으로 절연된 깊은 트렌치 절연 구조물을 반도체 기판에 형성하고, 깊은 트렌치 절연 구조물의 일부분을 전기 접속 구조물로 변환하여 차폐 기능 또는 깊은 매립 층으로의 커넥션을 제공한다.
본 발명의 일 양상에서는 깊은 트렌치 절연 구조물이 깊은 트렌치의 내부 표면 상에 배치시킨 라이너 층 위에 폴리실리콘 충진재를 포함하며, 이 폴리실리콘 충진재를 이방성 에칭에 의해 제거한다. 그 후, 깊은 트렌치를 텅스텐과 같은 전도성 물질로 재충진한다.
본 발명의 다른 양상에서는 깊은 트렌치 절연 구조물의 폴리실리콘 충진재를 제거하는 것이 아니라, 그 폴리실리콘으로의 전기적 커넥션을 제공하는 콘택트를 형성한다.
본 발명의 또 다른 양상에서는 깊은 트렌치의 하부가 깊은 매립 층 내에 위치하도록 깊은 트렌치를 배치하고, 폴리실리콘 충진재를 깊은 트렌치에서 제거한 후에는 트렌치의 바닥부에서 깊은 트렌치 라이너의 일부분을 제거하도록 이방성 에칭을 수행하여, 그에 따라 후속 텅스텐 증착을 통해 깊은 매립 층과의 전기적 콘택트를 제조한다.
도 1은 깊은 트렌치 절연 구조물로 이격시킨 매립 층들을 포함하는 통상적인 반도체 기판의 단면도,
도 2는 본 발명에 따라 금속 전 유전체 및 얕은 트렌치의 절연 충진 물질의 개구부를 형성한 부분적으로 완벽한 반도체 구조물의 단면도,
도 3은 본 발명에 따라 폴리실리콘 충진재를 제거하도록 선택적으로 에칭시킨 제 1 깊은 비아와, 전기 절연 충진재를 갖는 제 2 깊은 비아를 예시한 반도체 구조물의 단면도,
도 4는 전도성 충진재를 제 1 깊은 비아 내에 배치하고, 제 1 깊은 비아의 전도성 충진재에 전기적으로 접속하는 전기적 콘택트를 형성한 후의 도 1의 구조물의 단면도,
도 5는 제 1 깊은 비아의 충진재를 콘택트에 전기적으로 접속시키고, 제 2 깊은 비아의 충진재를 전기적으로 절연시키되, 제 1 및 제 2 깊은 비아의 충진재는 동일한 본 발명의 다른 실시예의 단면도,
도 6은 충진재를 제거하도록 선택적으로 에칭시키고, 그 바닥부에서 라이너의 일부분을 제거하도록 더 에칭시키며, 그에 의해 깊은 매립 층 내에 개구부를 형성하는 깊은 비아를 예시한 본 발명의 또 다른 실시예의 단면도,
도 7은 도전성 충진재를 깊은 비아 내에 배치하고, 깊은 비아의 도전성 충진재에 전기적으로 접속하며, 깊은 비아 층에 전기적으로 접속하는 전기적 콘택트를 형성한 후의 도 4의 구조물의 단면도,
도 8은 접지형 트렌치 대비 유동형 트렌치의 효과를 시뮬레이션하는 데 사용한 반도체 구조물의 개략적인 단면도,
도 9는 기판 내의 유동형 트렌치 및 접지형 트렌치 모두에 대한 트랜스-어드미턴스의 역(1/Y12)을 나타내는 시뮬레이션 출력,
도 10은 본 발명에 따라 반도체 구조물을 형성하는 방법을 예시한 순서도,
도 11은 본 발명에 따라 얕은 트렌치 구조물 아래에 배치한 폴리실리콘으로 충진한 깊은 트렌치 절연 구조물로의 전기적 콘택트를 형성하는 방법을 예시한 순서도,
도 12는 본 발명에 따라 얕은 트렌치 아래에 배치한 깊은 트렌치를 통한 깊은 매립 층으로의 전기적 콘택트를 형성하는 방법을 예시한 순서도이다.
본 발명의 다양한 실시예는 전기적으로 유동성(electrically floating)인 깊은 트렌치 절연 구조물을 전기적 신호의 전달에 적합한 구조물로 변환하는 것을 제공한다. 일 실시예에서는 금속 전 유전체 층(pre-metal dielectric layer) 및 얕은 트렌치의 유전체 충진재를 통과하는 콘택트 개구부를 형성하여 DTI 구조물의 상측 표면에 도달하게 하며, 그 DTI 구조물에서 충진재를 제거하고 트렌치를 텅스텐으로 재충진한다. 콘택트 개구부의 텅스텐 플러그를 이용하여, 깊은 트렌치 내의 텅스텐을 전원 또는 신호원에 접속시킨다. 다른 실시예에서는 금속 전 유전체 층 및 얕은 트렌치의 충전 유전체 충진재를 통과하는 개구부를 형성하여, 이전에 폴리실리콘으로 충진한 DTI 구조물의 상측 표면에 도달하게 하며, 그 콘택트 개구부의 텅스텐 플러그를 이용하여 전원을 고도 저항성 폴리실리콘에 접속시킨다. 또 다른 실시예에서는 금속 전 유전체 층 및 얕은 트렌치의 유전체 충진재를 통과하는 콘택트 개구부를 형성하여 깊은 매립 층 내로 연장한 DTI 구조물의 상측 표면에 도달하며, 그 DTI 구조물에서 충진재를 제거하고, DTI의 라이너 층을 이방성 에칭하여 트렌치의 바닥부에 위치한 라이터 부분을 제거하며, 트렌치를 텅스텐으로 재충진한다. 콘택트 개구부의 텅스텐 플러그를 이용하여 깊은 매립 층에 전기적으로 접촉하는 깊은 트렌치의 텅스텐을 전원 또는 신호원에 접속시킨다.
본원에서 "하나의 실시예", "일 실시예", 또는 유사 어구는 본 발명의 적어도 하나의 실시예에 그 실시예와 관련지어 설명되는 특정 피처, 구성, 동작 또는 특성을 포함시킨다는 것을 의미한다. 따라서, 본원에서 그러한 구문 또는 어구는 모두가 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 하나 이상의 실시예에서 다양한 특정 피처, 구성, 동작 또는 특성을 임의의 적합한 방식으로 조합할 수 있다.
본 분야에서는 간혹 칩, 집적 회로, 반도체 소자 또는 마이크로전자 소자 등의 용어를 혼용한다. 본 발명은 그러한 용어를 종래에 통상적으로 이해하는 대로 칩, 집적 회로, 반도체 소자 및 마이크로전자 소자의 제조에 관한 것이다.
본 분야에서는 간혹 콘택트, 비아 및 윈도우 등의 용어를 혼용하고 있는데, 일반적으로는 직접적인 전기 접속부용 물리 경로를 제공하는 층간 절연체 내의 개구부를 의미한다. 본원에서, 콘택트 홀 등의 용어는 층간 유전체 내의 실제 개구부를 지칭하며, 콘택트는 개구부 및 전기 전도성 충진재를 포함한 완벽한 구조물을 지칭한다.
본원에서 사용한 수직 등의 용어는 실질적으로 기판 표면과의 직교를 의미한다.
에피 층은 단결정 반도체 물질 층을 지칭한다.
다결정 실리콘은 랜덤하게 배향된 결정영역(crystallites) 또는 도메인으로 구성된 무공형 실리콘(nonporous form of silicon)이다. 다결정 실리콘은 흔히 실리콘 소스 가스의 화학적 기상 증착에 의해 또는 기타 방법으로 형성하며, 큰 각도의 결정립계(large-angle grain boundaries), 2개의 경계, 또는 이들 양측 모두를 포함하는 구조물을 갖는다. 다결정 실리콘은 본 분야에서 흔히 폴리실리콘이라고 지칭하며, 또는 간혹 보다 간단히 폴리라고도 지칭한다.
본원에서 사용하는 바와 같은 기판은 다양한 고정 동작에 의해 바람직한 마이크로 전자 구성으로 변환될 기본적인 중간 제품인 물리적 객체라고 지칭한다. 기판은 또한 웨이퍼라고도 지칭할 수 있다. 웨이퍼는 반도성 물질, 비반도성 물질, 또는 반도성 물질과 비반도성 물질의 조합으로 이루어질 수 있다.
도 1은 얕은 트렌치 절연 구조물과 하부의 깊은 트렌치 절연 구조물의 일반적인 조합을 도시한 것으로, 콘택트 홀의 에칭 이전의 BiCMOS 공정의 단면을 나타내고 있다. 콘택트 홀이 DTI 영역의 상단에 존재하도록 콘택트 마스크를 설계 또는 레이아웃한다. 포토레지스트 층을 패터닝한 후, 이방성 에칭을 수행하여 실리사이드 층에서 중지한다. 에칭 시간은 하부의 폴리실리콘 DTI 충진재에 도달할 수 있을 정도로 충분히 길다. 후속 포토레지스트 제거 후의 결과를 도 2에 도시한다. 콘택트 홀 개구부와 폴리실리콘을 제거한 깊은 트렌치와의 오버랩과 관련하여, 현재 바람직한 실시예에서는 깊은 트렌치 내의 실리콘만을 에칭 공정에 노출시킨다는 점에 유의한다.
다음 단계는 콘택트 홀이 액세스한 트렌치에서 폴리실리콘을 제거하는 등방성 폴리실리콘 에칭이다. 이러한 에칭은 건성 육불화황(sulfur hexafluoride: SF6), 수성 포타슘 하이드록사이드(potassium hydroxide: KOH), 또는 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide: TMAH) 에칭 화학제를 이용하여 달성할 수 있다. 에칭은 실리사이드와 금속 전 유전체 물질(일반적으로는 실리콘 산화물) 모두에 대해 선택적이어야 한다. DTI만의 콘택트를 포함하는 추가 콘 택트 마스크는 실리사이드에 대한 선택도에 문제가 있는 경우에만 사용할 수 있다. 그 결과를 도 3에 도시한다. 모든 콘택트 홀을 개방한 후, 평탄화를 위해 텅스텐 충진에 뒤이어 화학적 기계적 연마(CMP)로 이루어진 공정을 진행한다. 텅스텐 충진은 일반적으로 텅스텐의 공지된 화학적 기상 증착(CVD) 공정으로 달성한다. 텅스텐의 스퍼터링 또는 증발은 충진시킬 필요가 있는 깊은 트렌치의 깊이 및 종횡비 때문에 문제가 있을 수 있다는 점에 유의한다. 그 결과를 도 4에 도시한다. 그 후, 텅스텐을 상호접속 층의 나머지 부분에 일반적인 방식으로 접속시킨다. 도 4는 또한 트렌치와 반도체(즉, 기판) 사이의 잠재적 차이를 이용하여 반도체 내의 공핍 구역을 제어할 수 있음을 예시한다.
추가 기능 또는 잠재적 공정 문제에 대한 해결책을 제공하는 기본적인 테마에 대한 몇몇 변화를 계획할 수 있다. 등방성 폴리 에칭을 생략하고, (일반적으로 고도의 저항성인) 폴리실리콘을 직접 접촉시킨 한 가지 변형을 도 5에 도시한다. 이 간소한 접근방안은 트렌치의 정적인 바이어싱만을 희망하는 경우에 이용할 수 있다.
두 번째 변형은 깊은(수 ㎛) 매립 층을 접촉시키는 경우에 채용할 수 있다. 도 6 및 도 7을 참조하면, 깊은 트렌치에서 폴리실리콘을 제거한 후, 이방성 에칭을 수행하여 달성한다. 이러한 에칭은 깊은 트렌치 라이너의 바닥부에 홀(hole)을 만들 것이다. 후속하여 증착시킨 텅스텐을 개방된 바닥부와 전기적으로 접촉시킬 것이다. 바람직하게는, 포토레지스트 마스크를 이용하여 적절한 위치에 에칭을 수행함으로써 여전히 금속 전 유전체를 보호한다. 따라서, 포토레지스트를 이용하여 적절한 위치에서 여전히 폴리실리콘을 제거해야 하는데, 이는 건식의 등방성 SF6 에칭을 이용하여 실행할 수 있다.
이와 같이 접속시킨 트렌치의 한 가지 이점을 예시하기 위해, 접지형 또는 부동형 트렌치로 이격시킨 2개의 매립 층 사이의 절연을 시뮬레이션하였다. 시뮬레이션한 구조를 도 8에 도시한다. 트랜스-어드미턴스(trans-admittance)의 역(1/Y12)을 도 9에 도시한다. 이 수치는 트렌치를 접속시키면 상당히 증가하며, 2개의 매립 층 간의 절연이 증가하고 있음을 명백히 나타내고 있다. 따라서 접속시킨 트렌치 방식은 누화(crosstalk)의 억압에 매우 유용할 수 있다. 마찬가지로 두 번째 변형을 이용하여 트렌치 충진재를 기판에 접속시키면, 이 특성을 더욱 증가시킬 수 있다.
도 10을 참조하여, 본 발명에 따라 반도체 구조물을 형성하는 예시적인 방법을 설명한다. 실리콘 웨이퍼(이것으로 제한하는 것은 아님) 등의 반도체 기판을 마련하는데, 웨이퍼는 일반적으로 다양한 도전 타입을 갖는 다수의 매립 층을 갖추고 있다. 반도체 제조 분야에서는 매립 층의 형성이 잘 알려져 있으므로, 본원에서는 더 이상 설명하지 않는다. 예시적인 방법은 반도체 기판에 얕은 트렌치를 에칭하는 단계(1002)를 포함한다. 얕은 트렌치의 형성은 일반적으로 기판 표면 위에 포토레지스트 층을 형성하는 단계와, 포토레지스트를 패터닝하는 단계와, 에칭에 의해 웨이퍼 표면에서 물질을 제거하는 단계를 포함한다. 본 발명에 따르면 임의의 적합한 에칭 화학제를 사용할 수도 있다. 그 후, 얕은 트렌치의 바닥부를 통과 하는 깊은 트렌치를 에칭한다(1004). 깊은 트렌치는 내부 표면을 갖는다. 깊은 트렌치의 내부 표면 상에 라이너 층을 형성한다(1006). 라이너 층은 실리콘 산화물일 수 있다. 그 후, 깊은 트렌치를 폴리실리콘으로 충진한다(1008). 일반적으로, 저압 화학 기상 증착 공정으로 깊은 트렌치 내에 폴리실리콘을 증착한다. 얕은 트렌치를 실리콘 산화물(이것으로 제한하는 것은 아님) 등의 유전체 물질로 충진한다. 충진시킨 얕은 트렌치 위에 제 1 유전체 층을 형성한다(1012). 일반적으로 제 1 유전체 층은 실리콘 산화물이다. 제 1 유전체 층은 제 1의 일반적인 금속 상호접속 층의 증착 및 패터닝 이전에 형성한 유전체 층이기 때문에, 일반적으로 금속 전 유전체 층이라고도 지칭한다. 제 1 유전체 층을 형성하기 이전에 다양한 기타의 제조 동작을 수행할 수도 있음을 이해할 수 있을 것이다. 통상적으로는, 제 1 유전체 층을 형성하기 이전에 예를 들어, 마스킹, 확산, 이온 주입, 어닐링, 산화, 증착, 실리사이데이션(즉, 내화 금속 증착 및 열 처리) 및 에칭 모두를 수행한다. 그 후, 제 1 유전체 층 및 충진시킨 얕은 트렌치를 통과하는 개구부를 에칭하여 깊은 트렌치 내의 폴리실리콘의 상측 표면을 노출시킨다(1014). 이러한 개구부는 일반적으로 콘택트 홀이라고 지칭한다. 그 후, 깊은 트렌치의 폴리실리콘 충진재를 제거한다(1016). 폴리실리콘과 깊은 트렌치 라이너 층 사이에 적합한 선택도를 제공하는 에칭 화학제를 이용하여 폴리실리콘을 제거함을 이해할 수 있을 것이다. 예시한 방법은 제 1 유전체 층 및 충진시킨 얕은 트렌치를 통해서 깊은 트렌치 및 개구부를 전기 전도성 물질로 충진하는 단계(1018)를 더 포함한다. 이 예시적인 실시예에서는 깊은 트렌치 및 콘택트 홀을 텅스텐으로 충진하고 있지만, 본 발명을 텅스텐의 사용으로만 제한하는 것은 아니다.
도 11을 참조하여, 본 발명에 따라 얕은 트렌치 구조물 아래에 배치시킨 폴리실리콘으로 충진한 깊은 트렌치 절연 구조물로의 전기적 콘택트를 형성하는 예시적 방법을 설명한다. 반도체 기판을 마련하되, 기판은 내부에 증착시킨 다양한 도전 타입의 다수의 매립 층을 갖는다. 예시적인 방법은 기판 내에 얕은 트렌치를 에칭하는 단계(1102)를 포함한다. 그 후, 얕은 트렌치의 바닥을 통과하는 깊은 트렌치를 에칭한다(1104). 깊은 트렌치는 내부 표면을 갖는다. 깊은 트렌치의 내부 표면 상에 라이너 층을 형성한다(1106). 그 후, 깊은 트렌치를 폴리실리콘으로 충진한다(1108). 얕은 트렌치를 실리콘 산화물(이것으로 제한하는 것은 아님)과 같은 유전체 물질로 충진한다(1110). 충진시킨 얕은 트렌치 위에 제 1 유전체 층을 형성한다(1112). 일반적으로 제 1 유전체 층은 실리콘 산화물이다. 그 후, 제 1 유전체 층 및 충진시킨 얕은 트렌치를 통과하는 개구부를 에칭하여, 깊은 트렌치 내의 폴리실리콘의 상측 표면을 노출시킨다(1114). 예시적인 방법은 제 1 유전체 층 및 충진시킨 얕은 트렌치를 통해 개구부를 전기적 전도성 물질로 충진하는 단계를 더 포함한다. 이 예시적인 방법에서는 텅스텐으로 콘택트 홀(텅스텐 플러그라고 지칭함)을 충진한다.
도 12를 참조하여, 본 발명에 따라 얕은 트렌치 아래에 배치시킨 깊은 트렌치를 통과하여 깊은 매립 층으로의 전기적 콘택트를 형성하는 방법을 설명한다. 실리콘 웨이퍼(이것으로 제한하는 것은 아님)와 같은 반도체 기판을 마련하되, 일반적으로 웨이퍼는 다양한 도전 타입의 다수의 매립 층을 갖는다. 반도체 제조 분 야에서는 매립 층의 형성이 잘 알려져 있으므로, 본원에서는 더 이상 설명하지 않는다. 예시적인 방법은 웨이퍼 내에 얕은 트렌치를 에칭하는 단계(1202)를 포함한다. 그 후, 얕은 트렌치의 바닥부를 통과하는 깊은 트렌치를 에칭한다(1204). 깊은 트렌치는 내부 표면을 갖는다. 깊은 트렌치의 내부 표면 상에 라이너 층을 형성한다(1206). 라이너 층은 실리콘 산화물일 수 있다. 그 후, 깊은 트렌치를 폴리실리콘으로 충진한다(1208). 얕은 트렌치를 실리콘 산화물(이것으로 제한하는 것은 아님)과 같은 유전체 물질로 충진한다(1210). 충진시킨 얕은 트렌치 위에 제 1 유전체 층을 형성한다. 제 1 유전체 층 위에 포토레지스트 층을 패터닝한다(1213). 그 후, 제 1 유전체 층 및 충진시킨 얕은 트렌치를 통과하는 콘택트 홀을 에칭하여 깊은 트렌치 내의 폴리실리콘의 상측 표면을 노출시킨다(1214). 그 후, 깊은 트렌치의 폴리실리콘 충진재를 제거한다. 폴리실리콘과 깊은 트렌치 라이너 층 사이에 적합한 선택도를 제공하는 에칭 화학제를 이용하여 폴리실리콘을 제거함을 이해할 수 있을 것이다. 예시적인 방법은 깊은 트렌치 라이너를 이방성으로 에칭하여 깊은 트렌치의 바닥부에서 깊은 매립 층을 노출시키는 단계를 포함한다. 예시적인 방법은 깊은 트렌치를 충진하고, 콘택트 홀을 전기적 도전성 물질로 충진하는 단계(1218))를 더 포함한다. 이 예시적인 실시예에서는 깊은 트렌치 및 콘택트 홀을 텅스텐으로 충진하고 있지만, 본 발명을 텅스텐의 사용으로 제한하는 것은 아니다.
다양한 다른 실시예에서는 먼저 깊은 트렌치를 에칭하고, 이어서 얕은 트렌치를 에칭할 수 있다.
본 발명의 다양한 실시예는 많은 반도체 공정에서 발견되는 깊은 트렌치 절연 구조물의 일부분을 변형하여 기판 영역 내에 전기적 커넥션을 제공하는 방법 및 장치를 포함한다.
본 발명의 몇몇 실시예의 이점은 집적 회로 내에서 가까운 전기 엘리먼트들 사이의 더욱 큰 전기 절연이다.
본 발명의 몇몇 실시예의 다른 이점은 접지시킨 수직 필드 플레이트와의 누화 억압이다.
본 발명의 몇몇 실시예의 또 다른 이점은 매우 깊은 매립 층의 커넥션이다.
본 발명은 전술한 실시예로 제한되는 것이 아니라 보충되는 청구범위의 범주 내의 임의의 실시예 및 모든 실시예를 포괄하는 것으로 이해되어야 한다.

Claims (17)

  1. 기판과,
    상기 기판 내에 배치시킨 제 1 도전성 타입의 제 1 매립 층과,
    상기 기판 내에 배치시키면서 상기 제 1 매립 층과는 이격시킨 제 2 도전성 타입의 제 2 매립 층과,
    상기 기판 내에서 상기 제 1 매립 층과 상기 제 2 매립 층 사이에 배치시킨 제 1 깊은 트렌치를 포함하되,
    상기 제 1 깊은 트렌치는 자신의 내부 표면 상에 배치시킨 유전체 라이너 층을 가지며,
    상기 제 1 깊은 트렌치를 텅스텐으로 충진시킨
    반도체 구조물.
  2. 제 1 항에 있어서,
    상기 제 1 깊은 비아를 상기 기판 내에서 상기 제 1 매립 층의 깊이 및 상기 제 2 매립 층의 깊이보다 더 큰 깊이로 연장하고,
    상기 제 1 도전 타입과 상기 제 2 도전 타입은 서로 반대되는 도전 타입인
    반도체 구조물.
  3. 제 2 항에 있어서,
    상기 기판 내에 배치시킨 상기 제 1 도전 타입의 제 3 매립 층 - 상기 제 3 매립 콘택트는 상기 제 2 매립 층으로부터 이격되어 있음 - 과,
    상기 제 2 매립 층과 상기 제 3 매립 층 사이에 배치시킨 제 2 깊은 트렌치를 더 포함하되,
    상기 제 2 깊은 트렌치는 자신의 내부 표면 상에 배치시킨 유전체 층을 가지며,
    상기 제 2 깊은 트렌치를 폴리실리콘으로 충진한
    반도체 구조물.
  4. 제 3 항에 있어서,
    상기 제 2 깊은 트렌치를 상기 기판 내에서 상기 제 2 매립 층의 상기 깊이 및 상기 제 3 매립 층의 깊이보다 더 큰 깊이로 연장한
    반도체 구조물.
  5. 제 4 항에 있어서,
    상기 기판에 형성한 얕은 트렌치 아래에 상기 제 1 깊은 트렌치 및 상기 제 2 깊은 트렌치를 배치시킨
    반도체 구조물.
  6. 제 5 항에 있어서,
    상기 제 1 깊은 트렌치를 깊은 매립 층 내로 연장하고,
    상기 제 1 깊은 트렌치의 텅스텐 충진재를 상기 제 1 깊은 트렌치의 바닥부 전체에 연장하여 상기 깊은 매립 층과의 전기적 콘택트를 형성한
    반도체 구조물.
  7. 반도체 구조물을 형성하는 방법에 있어서,
    반도체 기판에 얕은 트렌치를 에칭하는 단계(1002)와,
    상기 얕은 트렌치의 바닥부를 통과하는 깊은 트렌치 - 상기 깊은 트렌치는 내부 표면을 가짐 - 를 에칭하는 단계(1004)와,
    상기 깊은 트렌치의 상기 내부 표면 상에 라이너 층을 형성하는 단계(1006)와,
    상기 깊은 트렌치를 폴리실리콘으로 충진하는 단계(1008)와,
    상기 얕은 트렌치를 유전체 물질로 충진하는 단계(1010)와,
    상기 얕은 트렌치 위에 제 1 유전체 층을 형성하는 단계(1012)와,
    상기 제 1 유전체 층 및 상기 충진시킨 얕은 트렌치를 통과하는 개구부를 에칭하여, 상기 깊은 트렌치 내의 폴리실리콘의 상측 표면을 노출시키는 단계(1014)와,
    상기 깊은 트렌치에서 상기 폴리실리콘을 제거하는 단계(1016)와,
    상기 제 1 유전체 층 및 상기 충진시킨 얕은 트렌치를 통해 상기 깊은 트렌치 및 상기 개구부를 전기 전도성 물질로 충진하는 단계(1018)를 포함하는
    반도체 구조물 형성 방법.
  8. 제 7 항에 있어서,
    상기 라이너 층은 실리콘 산화물을 포함하고,
    상기 얕은 트렌치를 충진하는 상기 유전체 물질은 실리콘 산화물을 포함하며,
    상기 깊은 트렌치를 충진하는 상기 전기 전도성 물질은 텅스텐을 포함하는
    반도체 구조물 형성 방법.
  9. 제 8 항에 있어서,
    상기 깊은 트렌치에서 상기 폴리실리콘을 제거하는 단계는 등방성 폴리실리콘 에칭을 포함하는
    반도체 구조물 형성 방법.
  10. 제 9 항에 있어서,
    상기 등방성 폴리실리콘 에칭은 수성 KOH 에칭을 포함하는
    반도체 구조물 형성 방법.
  11. 제 9 항에 있어서,
    상기 등방성 폴리실리콘 에칭은 건성 SF6 에칭을 포함하는
    반도체 구조물 형성 방법.
  12. 제 9 항에 있어서,
    상기 깊은 트렌치에서 상기 폴리실리콘을 제거하는 단계는, 폴리실리콘을 제거하고, 상기 제 1 유전체 물질을 제거하지 않으며, 상기 얕은 트렌치 유전체 충진 물질을 제거하지 않고, 금속 실리사이드를 제거하지 않는 선택적 에칭을 포함하는
    반도체 구조물 형성 방법.
  13. 제 9 항에 있어서,
    상기 등방성 폴리실리콘 에칭은 테트라메틸암모늄 하이드록사이드 에칭을 포함하는
    반도체 구조물 형성 방법.
  14. 얕은 트렌치 구조물 아래에 배치시킨 폴리실리콘으로 충진한 깊은 트렌치 절연 구조물로의 전기적 콘택트를 형성하는 방법으로서,
    반도체 기판에서 얕은 트렌치를 에칭하는 단계(1102)와,
    상기 얕은 트렌치의 바닥부로부터 깊은 트렌치 - 상기 깊은 트렌치는 내부 표면을 가짐 - 를 에칭하는 단계(1104)와,
    상기 깊은 트렌치의 상기 내부 표면 상에 라이너 층을 형성하는 단계(1106)와,
    상기 깊은 트렌치를 폴리실리콘으로 충진하는 단계(1108)와,
    상기 얕은 트렌치를 유전체 물질로 충진하는 단계(1110)와,
    상기 충진시킨 얕은 트렌치 위에 제 1 유전체 층을 형성하는 단계(1112)와,
    상기 제 1 유전체 층 및 상기 충진시킨 얕은 트렌치를 통과하는 개구부를 에칭하여, 상기 깊은 트렌치 내의 상기 폴리실리콘의 상측 표면을 노출시키는 단계(1114)와,
    상기 제 1 유전체 층 및 상기 충진시킨 얕은 트렌치를 통해 상기 개구부를 상기 전도성 물질로 충진하는 단계(1118)를 포함하는
    전기적 콘택트 형성 방법.
  15. 제 14 항에 있어서,
    상기 라이너 층은 실리콘 산화물을 포함하고,
    상기 얕은 트렌치를 충진하는 상기 유전체 물질은 실리콘 산화물을 포함하는
    전기적 콘택트 형성 방법.
  16. 얕은 트렌치 구조물 아래에 배치시킨 깊은 트렌치를 통과하는 깊은 매립 층으로의 전기적 콘택트를 형성하는 방법으로서,
    반도체 기판에서 얕은 트렌치를 에칭하는 단계(1202)와,
    상기 얕은 트렌치의 바닥부로부터 깊은 트렌치 - 상기 깊은 트렌치를 내부 표면을 가짐 - 를 에칭하되, 상기 깊은 트렌치의 바닥부가 상기 깊은 매립 층 내에 위치할 때까지 에칭하는 단계(1204)와,
    상기 깊은 트렌치의 상기 내부 표면 상에 라이너 층을 형성하는 단계(1206)와,
    상기 깊은 트렌치를 폴리실리콘으로 충진하는 단계(1208)와,
    상기 얕은 트렌치를 유전체 물질로 충진하는 단계(1210)와,
    상기 충진시킨 얕은 트렌치 위에 제 1 유전체 층을 형성하는 단계(1212)와,
    상기 제 1 유전체 층 위에 포토레지스트 층을 패터닝하는 단계(1213)와,
    상기 제 1 유전체 층 및 상기 충진시킨 얕은 트렌치를 통과하는 개구부를 에칭하여, 상기 깊은 트렌치 내의 상기 폴리실리콘의 상측 표면을 노출시키는 단계(1214)와,
    상기 깊은 트렌치에서 상기 폴리실리콘을 제거하는 단계(1216)와,
    상기 트렌치 라이너를 이방성으로 에칭하여 상기 깊은 트렌치의 상기 바닥부에 있는 상기 깊은 매립 층을 노출시키는 단계(1217)와,
    상기 제 1 유전체 층 및 상기 충진시킨 얕은 트렌치를 통해 상기 깊은 트렌치 및 상기 개구부를 상기 전도성 물질로 충진하는 단계(1218)를 포함하는
    전기적 콘택트 형성 방법.
  17. 제 16 항에 있어서,
    상기 폴리실리콘을 제거하는 단계는 상기 패터닝시킨 포토레지스트 층을 제거하기 전에 이행하되, SF6을 이용한 건식 등방성 에칭을 포함하는
    전기적 콘택트 형성 방법.
KR1020077007367A 2004-09-02 2005-09-02 반도체 구조물 및 반도체 구조물 형성 방법과, 전기적콘택트 형성 방법 KR20070051355A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US60697904P 2004-09-02 2004-09-02
US60/606,979 2004-09-02

Publications (1)

Publication Number Publication Date
KR20070051355A true KR20070051355A (ko) 2007-05-17

Family

ID=35385375

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077007367A KR20070051355A (ko) 2004-09-02 2005-09-02 반도체 구조물 및 반도체 구조물 형성 방법과, 전기적콘택트 형성 방법

Country Status (6)

Country Link
US (1) US8294203B2 (ko)
EP (1) EP1790005A1 (ko)
JP (1) JP2008511981A (ko)
KR (1) KR20070051355A (ko)
TW (1) TW200713494A (ko)
WO (1) WO2006025037A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8035198B2 (en) * 2008-08-08 2011-10-11 International Business Machines Corporation Through wafer via and method of making same
US8587121B2 (en) * 2010-03-24 2013-11-19 International Business Machines Corporation Backside dummy plugs for 3D integration
JP6130755B2 (ja) 2013-08-12 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI528525B (zh) * 2013-09-03 2016-04-01 瑞昱半導體股份有限公司 金屬溝渠減噪結構及其製造方法
US9484370B2 (en) 2014-10-27 2016-11-01 Omnivision Technologies, Inc. Isolated global shutter pixel storage structure
US9490223B2 (en) 2014-12-11 2016-11-08 Globalfoundries Inc. Structure to prevent deep trench moat charging and moat isolation fails
US9595555B2 (en) * 2015-05-04 2017-03-14 Semiconductor Components Industries, Llc Pixel isolation regions formed with conductive layers
US9683890B2 (en) 2015-06-30 2017-06-20 Semiconductor Components Industries, Llc Image sensor pixels with conductive bias grids
US9761624B2 (en) 2016-02-09 2017-09-12 Semiconductor Components Industries, Llc Pixels for high performance image sensor
US10566359B1 (en) * 2018-08-22 2020-02-18 Omnivision Technologies, Inc. Variably biased isolation structure for global shutter pixel storage node
CN113013086B (zh) * 2020-06-03 2024-02-02 上海积塔半导体有限公司 深沟道隔离结构及其制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6078090A (en) * 1997-04-02 2000-06-20 Siliconix Incorporated Trench-gated Schottky diode with integral clamping diode
DE69841435D1 (de) 1997-07-11 2010-02-25 Infineon Technologies Ag Ein herstellungsverfahren für hochfrequenz-ic-komponenten
JPH11214502A (ja) * 1998-01-28 1999-08-06 Nec Corp 半導体装置およびその製造方法
US6316336B1 (en) * 1999-03-01 2001-11-13 Richard A. Blanchard Method for forming buried layers with top-side contacts and the resulting structure
US6433396B1 (en) * 1999-10-05 2002-08-13 International Rectifier Corporation Trench MOSFET with integrated schottky device and process for its manufacture
EP1220312A1 (en) * 2000-12-29 2002-07-03 STMicroelectronics S.r.l. Integration process on a SOI substrate of a semiconductor device comprising at least a dielectrically isolated well
SE0103036D0 (sv) * 2001-05-04 2001-09-13 Ericsson Telefon Ab L M Semiconductor process and integrated circuit
US6498069B1 (en) 2001-10-17 2002-12-24 Semiconductor Components Industries Llc Semiconductor device and method of integrating trench structures
JP4097417B2 (ja) * 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
JP4047153B2 (ja) * 2002-12-03 2008-02-13 株式会社東芝 半導体装置
FR2848724B1 (fr) * 2002-12-13 2005-04-15 St Microelectronics Sa Connexions enterrees dans un substrat de circuit integre
US7015086B2 (en) * 2004-02-05 2006-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a shallow trench-deep trench isolation region for a BiCMOS/CMOS technology

Also Published As

Publication number Publication date
EP1790005A1 (en) 2007-05-30
US20110147884A1 (en) 2011-06-23
JP2008511981A (ja) 2008-04-17
TW200713494A (en) 2007-04-01
US8294203B2 (en) 2012-10-23
WO2006025037A1 (en) 2006-03-09

Similar Documents

Publication Publication Date Title
US8294203B2 (en) Contacting and filling deep-trench-isolation with tungsten
US9041087B2 (en) Semiconductor devices having dielectric caps on contacts and related fabrication methods
US7056822B1 (en) Method of fabricating an interconnect structure employing air gaps between metal lines and between metal layers
KR101055711B1 (ko) 이중 배선된 집적 회로 칩
CN107452672B (zh) 半导体结构、制造其的方法及制造密封环结构的方法
CN113658868B (zh) 半导体元件及其制作方法
JPH0430426A (ja) 種々の深さの接点又は溝を選択的に充填する方法
KR20040051069A (ko) ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자
US7205190B2 (en) Semiconductor device fabrication method
US6395598B1 (en) Semiconductor device and method for fabricating the same
CN100533725C (zh) 半导体器件的金属互连形成方法
CN101211849A (zh) 半导体器件电容制备方法
KR100823395B1 (ko) 반도체 장치 및 그 제조 방법
US6137126A (en) Method to reduce gate-to-local interconnect capacitance using a low dielectric constant material for LDD spacer
US7649218B2 (en) Lateral MOS transistor and method for manufacturing thereof
JP2011044625A (ja) 半導体装置、および半導体装置の製造方法
KR20140137222A (ko) 반도체 장치 및 그 제조 방법
KR100592581B1 (ko) 집적 회로용 콘택의 제조 방법 및 상기 콘택을 가진반도체 소자
JP2008130829A (ja) 半導体装置の製造方法および半導体装置
KR100955841B1 (ko) 반도체 소자의 제조 방법
KR20100013948A (ko) 반도체 소자 및 그 제조 방법
CN113611659B (zh) 射频器件及其形成方法
US20090294809A1 (en) Reduction of metal silicide diffusion in a semiconductor device by protecting sidewalls of an active region
KR100784074B1 (ko) 반도체 소자의 비트 라인 형성 방법
KR100863419B1 (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid