JP2007507872A - 平板型構造物、特にシリコンの平板型構造物を製造する方法、前記方法の使用、及び、特にシリコンからこのようにして製造した平板型構造物 - Google Patents
平板型構造物、特にシリコンの平板型構造物を製造する方法、前記方法の使用、及び、特にシリコンからこのようにして製造した平板型構造物 Download PDFInfo
- Publication number
- JP2007507872A JP2007507872A JP2006530396A JP2006530396A JP2007507872A JP 2007507872 A JP2007507872 A JP 2007507872A JP 2006530396 A JP2006530396 A JP 2006530396A JP 2006530396 A JP2006530396 A JP 2006530396A JP 2007507872 A JP2007507872 A JP 2007507872A
- Authority
- JP
- Japan
- Prior art keywords
- intermediate layer
- substrate
- upper layer
- layer
- atoms
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 23
- 239000010703 silicon Substances 0.000 title claims abstract description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 238000010438 heat treatment Methods 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims abstract description 12
- 239000000126 substance Substances 0.000 claims description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 239000005360 phosphosilicate glass Substances 0.000 claims description 15
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 14
- 229910052796 boron Inorganic materials 0.000 claims description 14
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 10
- 229910052698 phosphorus Inorganic materials 0.000 claims description 10
- 239000011574 phosphorus Substances 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 5
- 230000005693 optoelectronics Effects 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000002427 irreversible effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 104
- 235000012431 wafers Nutrition 0.000 description 17
- 238000004140 cleaning Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000003776 cleavage reaction Methods 0.000 description 1
- 238000007596 consolidation process Methods 0.000 description 1
- 239000002826 coolant Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
- C30B29/02—Elements
- C30B29/06—Silicon
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
- C30B33/02—Heat treatment
Abstract
本発明は、平板型の構造物を製造する方法と、この方法で製造された平板型の構造物に関し、特にシリコンによるものに関する。発明にかかる構造物は、少なくとも１つの基板（２）と、上部層（３）と、基板と上部層の間に配された少なくとも１つの中間層（４）を有する。上記中間層（４）は、基板の物質の原子又は分子とは異なる外因性分子又は原子が配列された少なくとも１つの基本物質を有している。本発明によれば、中間層（４）が可塑的に変形可能であり、選択された基本物質内の選択された外因性分子又は原子の存在により、中間層内で微小バブル又は微小空隙部（７）の不可逆的生成を引き起こすような熱処理が平板に対して行われる。
【選択図】図３
【選択図】図３
Description
本発明は、多層板製造の分野、また薄型ウェーハの製造に関する。
マイクロテクノロジーの分野、特に超小型電子技術（マイクロエレクトロニクス）及び光電子技術の分野では、絶縁層に結合したシリコンウェーハを用いるのが普通であり、さらに詳しくは、シリコンで形成された基板と、シリコンで形成された上部層の間に挟まれた絶縁層により構成される構造物が用いられている。
本発明は、現在の技術と構造物を改良し、これによって性能を向上させ、応用分野を広げることを目的とする。
第１の態様では、本発明は、少なくとも１つの基板と、１つの上部層と、前記基板と前期上部層の間に挟まれ少なくとも１つの中間層とによって構成される平板型の構造物を製造する方法に関する。
本発明によれば、前記方法は基本物質の原子又は分子とは異なる外因性原子又は分子と呼ばれる原子又は分子を含む少なくとも１つの基本物質で構成される中間層を選び、前記構造物に熱処理を加えることによって、前記熱処理の温度範囲内で、中間層が可塑的に変形可能となり、選ばれた基本物質中に、選ばれた外因性原子又は分子が存在するために、中間層内に微小バブル又は微小空隙部が不可逆的に形成される方法により構成される。
本発明によれば、前記方法は基本物質の原子又は分子とは異なる外因性原子又は分子と呼ばれる原子又は分子を含む少なくとも１つの基本物質で構成される中間層を選び、前記構造物に熱処理を加えることによって、前記熱処理の温度範囲内で、中間層が可塑的に変形可能となり、選ばれた基本物質中に、選ばれた外因性原子又は分子が存在するために、中間層内に微小バブル又は微小空隙部が不可逆的に形成される方法により構成される。
本発明によれば、熱処理によって前記微小バブル又は前記微小空隙部が形成され、これによって前記中間層が弱められることが好ましい。
本発明によれば、熱処理によって前記中間層が破断し、その結果、基板と上部層が分離することが好ましい。
本発明はまた、上記の方法により得られた構造物中で前記基板と前記上部層を分離する方法を提供する。
本発明の１つの変形例では、前記分離方法は、前記基板と前記上部層の間に力を加えることによって、前記微小バブル又は微小空隙部の存在によって基板と上部層の間の中間層を破断する方法が提供される。
本発明の１つの変形例では、前記分離方法は、前記基板と前記上部層の間に力を加えることによって、前記微小バブル又は微小空隙部の存在によって基板と上部層の間の中間層を破断する方法が提供される。
本発明の、さらにもう１つの変形例では前記分離方法では中間層に化学的作用を加えて前記微小バブル又は微小空隙部の存在によって基板と上部層の間で中間層を破断する方法が提供される。
本発明によれば、前記基板と前記上部層が単結晶シリコンで形成され、前記中間層がドーピングされたシリカで形成されると有利である。
本発明はまた、シリコンで形成された基板と、シリコンで形成された上部層と、誘電体の中間層とで構成された平板型の構造物からなるシリコンウェーハを製造する方法であって、基本物質の原子又は分子とは異なる外因性原子又は分子と呼ばれる原子又は分子を含む少なくとも１つの基本物質によって構成される中間層を選び、前記構造物に熱処理を加えて、前記熱処理の温度範囲内で、中間層が可塑的に変形可能となり、選ばれた基本物質内に、選ばれた外因性原子又は分子が存在することによって、前記中間層内に微小バブル又は微小空隙部が不可逆的に形成されることを特徴とする方法に関するものである。
本発明によれば、前記基本物質がシリカで形成され、外因性原子がリン又はホウ素であり、リン珪酸塩ガラス（ＰＳＧ）又はホウ素リン珪酸塩ガラス（ＢＰＳＧ）の中間層が形成されることが好ましい。
本発明によれば、リンの濃度が、６％〜１４％の範囲内にあることが有利である。
本発明によれば、ホウ素の濃度が、０％〜４％の範囲内にあることが有利である。
本発明によれば、リンの濃度が、６％〜１４％の範囲内にあることが有利である。
本発明によれば、ホウ素の濃度が、０％〜４％の範囲内にあることが有利である。
本発明によれば、熱処理が、９００℃〜１２００℃の温度範囲で行われることが有利である。
本発明によれば、前記熱処理の前に、前記基板上又は前記上部層上に前記中間層を形成し、前記上部層又は前記基板を分子ウェーハ結合によって前記中間層に付着することが有利である。
本発明によれば、基板の厚さを低減させるための補足的段階を含むと有利である。
本発明によれば、前記中間層の側面で、基板と上部層がそれぞれ熱酸化ケイ素を含むと有利である。
本発明によれば、前記熱処理の前に、前記基板上又は前記上部層上に前記中間層を形成し、前記上部層又は前記基板を分子ウェーハ結合によって前記中間層に付着することが有利である。
本発明によれば、基板の厚さを低減させるための補足的段階を含むと有利である。
本発明によれば、前記中間層の側面で、基板と上部層がそれぞれ熱酸化ケイ素を含むと有利である。
本発明の１つの変形例によれば、前記微小バブル又は微小空隙部の存在によって前記基板と前記上部層を分離し、前記基板により構成されるウェーハ及び／又は上前記部層により構成されるウェーハが得られるようにすると有利である。
本発明の１つの変形例によれば、前記構造物の前記中間層に化学的作用を加えて、前記微小バブル又は微小空隙部の存在によって基板と上部層を分離し、前記基板により構成されるシリコンウェーハと上部層により構成されるシリコンウェーハを得ると有利である。
本発明によれば、前記中間層の側面で、基板及び／又は前記上部層に突出部を形成すると有利である。
本発明によれば、前記中間層の側面へと延びる直線状の突出部を形成すると有利である。
本発明によれば、前記微小バブル又は微小空隙部のうちの少なくともいくつかが開放状態であり、少なくともその一部がチャネル（通路）を形成していると有利である。
本発明はまた、電子集積回路及び／又は光電子集積回路を製造するために絶縁（Ｓ．Ｏ．Ｉ）板状にシリコンを形成する方法の応用に関するものである。
本発明によれば、前記中間層の側面へと延びる直線状の突出部を形成すると有利である。
本発明によれば、前記微小バブル又は微小空隙部のうちの少なくともいくつかが開放状態であり、少なくともその一部がチャネル（通路）を形成していると有利である。
本発明はまた、電子集積回路及び／又は光電子集積回路を製造するために絶縁（Ｓ．Ｏ．Ｉ）板状にシリコンを形成する方法の応用に関するものである。
本発明はまた、少なくとも１つの基板と、１つの上部層と、基板と上部層の間に挟まれた少なくとも１つの中間層とによって構成される平板型の構造物に関するものである。
本発明によれば、前記基本物質が、基本物質の原子又は分子とは異なる外因性原子又は分子と呼ばれる原子又は分子を含む少なくとも１つの基本物質によって構成され、前記構造物に熱処理を加えることによって、前記熱処理の作用により中間層が可塑的に変形可能となり、選ばれた基本物質中に、選ばれた外因性原子又は分子が存在するために、前記中間層内に微小バブル又は微小空隙部が不可逆的に形成されることを特徴とする構造物が提供される。
本発明によれば、前記基本物質が、基本物質の原子又は分子とは異なる外因性原子又は分子と呼ばれる原子又は分子を含む少なくとも１つの基本物質によって構成され、前記構造物に熱処理を加えることによって、前記熱処理の作用により中間層が可塑的に変形可能となり、選ばれた基本物質中に、選ばれた外因性原子又は分子が存在するために、前記中間層内に微小バブル又は微小空隙部が不可逆的に形成されることを特徴とする構造物が提供される。
本発明によれば、前記基板及び前記上部層が単結晶シリコンで形成され、前記中間層がドーピングされたシリカで形成されると有利である。
本発明によれば、前記基本物質がシリカで形成され、外因性原子がリン又はホウ素であり、リン珪酸塩ガラス（ＰＳＧ）又はホウ素リン珪酸塩ガラス（ＢＰＳＧ）の中間層が形成されると有利である。
本発明によれば、リンの濃度が、８％〜１４％の範囲内にあることが好ましい。
本発明によれば、ホウ素の濃度が、０％〜４％の範囲内にあることが好ましい。
本発明によれば、リンの濃度が、８％〜１４％の範囲内にあることが好ましい。
本発明によれば、ホウ素の濃度が、０％〜４％の範囲内にあることが好ましい。
本発明によれば、基板及び／又は上部層が、前記中間層内に突出する部分を含むことが好ましい。
本発明によれば、中間層の側面へと延びている直線状の突出部を形成することが好ましい。
本発明によれば、前記微小バブル又は微小空隙部のうちの少なくともいくつかが開放状態であり、少なくともその一部がチャネル（通路）を形成していることが好ましい。
本発明によれば、中間層の側面へと延びている直線状の突出部を形成することが好ましい。
本発明によれば、前記微小バブル又は微小空隙部のうちの少なくともいくつかが開放状態であり、少なくともその一部がチャネル（通路）を形成していることが好ましい。
本発明は、添付図面に示された非限定的実施例に関連して述べた構造物及び構造物の製造方法を検討することにより、より良く理解されるであろう。
図１は、例えば、直径が約２００ｍｍの平板の形の構造物１を示している。
この構造物はウェーハの形をした基板２と、ウェーハの形をした上部層３と、基板２と上部層３の間にある中間層４とにより構成されている。
一般に、中間層４は、基本物質の原子又は分子とは異なる外因性原子又は分子と呼ばれる原子又は分子を含む少なくとも１つの基本物質で形成され、適当な熱処理が構造物１に加えられると、特に気相状態の微小バブル又は微小空隙部が不可逆的に形成され、前記中間層４が変形してスポンジ状となり、相互関係から見て厚さが増大しやすくなる。
構造物の実施例の１つの例について、図２を参照しながら説明する。
基板２は、厚さが数百ミクロン、例えば、５００〜１０００ミクロンの範囲の単結晶シリコンによって構成されている。
基板２は、厚さが数百ミクロン、例えば、５００〜１０００ミクロンの範囲の単結晶シリコンによって構成されている。
選択により、また好ましくは、基板２の片面には熱酸化ケイ素の膜５が形成されることが望ましい。
この膜５は、酸化炉の中で、９５０℃〜１１００℃の温度範囲で形成することができ、厚さは約０．５ミクロンとすることができる。
この膜５は、酸化炉の中で、９５０℃〜１１００℃の温度範囲で形成することができ、厚さは約０．５ミクロンとすることができる。
次に、リン及び／又はホウ素を高い割合で含み、又はこれをドープしたシリコン層を上部層３の酸化面５上に形成して、リン珪酸塩ガラス（ＰＳＧ）又はホウ素リン珪酸塩ガラス（ＢＰＳＧ）型の物質で構成される中間層４を得る。
例えば、中間層４を構成する物質中でのリンの割合を６〜１４％とすることができる。このような析出物は、ＣＶＤ、ＬＰＣＶＤ又はＰＥＣＶＤ型の蒸着装置により既知の技術を用いて作り出すことができる。
このように構成した中間層４の厚さは、５ミクロンの範囲とすることができる。
例えば、中間層４を構成する物質中でのリンの割合を６〜１４％とすることができる。このような析出物は、ＣＶＤ、ＬＰＣＶＤ又はＰＥＣＶＤ型の蒸着装置により既知の技術を用いて作り出すことができる。
このように構成した中間層４の厚さは、５ミクロンの範囲とすることができる。
選択により、また好ましくは中間層４の表面には化学的洗浄処理、例えば、公知の技術であるＲＣＡ型化学的洗浄を行うことが好ましい。
選択により、また好ましくは、洗浄処理の前又は後に、中間層４に化学機械的研磨（ＣＭＰ）作業を行うことが好ましい。
選択により、また好ましくは、洗浄処理の前又は後に、中間層４に化学機械的研磨（ＣＭＰ）作業を行うことが好ましい。
同じように、上部層３は、選択により、熱酸化ケイ素の膜６を有するシリコンウェーハにより構成することができ、これは選択により、ＲＣＡ化学的洗浄処理を、また化学機械的研磨（ＣＭＰ）を行うことができる。
また同様に、上部層３の酸化面６に中間層４を形成することができる。
また同様に、上部層３の酸化面６に中間層４を形成することができる。
そのあと、上部層３の酸化面６を中間層４に接触させることによって、基板２と上部層３を組立てて分子ウェーハ結合を得る。これは選択的には、力を加えることにより行い、また好ましくは、基板２と上部層３の間に点支承力を加えて行う。
選択により、界面結合エネルギーを増大させるために、中間層４の変形を起こさないように、すなわち、後で述べるように微小バブルや微小空隙部を生じないように、組立てた構造物１に圧密熱処理を加える。
このようにして構造物が得られ、これは、シリコンで形成された基板と、シリコンで形成された上層部３が電気絶縁材料でできた中間層４で分離された状態となっている。
このようにして構造物が得られ、これは、シリコンで形成された基板と、シリコンで形成された上層部３が電気絶縁材料でできた中間層４で分離された状態となっている。
図３を見ると、上部層３の厚さは基板２の厚さよりもはるかに小さく、１ミクロン以下から数十ミクロンの範囲内にある。
このような薄い基板３は、当初は図２に関して述べたような構造物１を作るのに用いることができる。
このような薄い基板３は、当初は図２に関して述べたような構造物１を作るのに用いることができる。
しかし、１つの変形例では、薄い上部層３は、当初、図２に関して述べたような構造物１を作るのに用いた厚い上部層３を厚さを薄くすることによって得られる。このような厚さの低減は、既知の研磨、化学反応による作用、又は化学機械的研磨によって行うことができ、また開裂技術（例えば、既知の方法であるスマート・カット法）によって、上に述べた分子ウェーハ結合を行う前に上部層３に５Ｅ１６Ｃｍ−２の用量で陽子をイオン注入することによって実施することができる。
また、基板２の厚さを低減させる作業も行うことができる。
また、基板２の厚さを低減させる作業も行うことができる。
図４で明らかなように、構造物１には、炉の中で、例えば９００℃〜１１００℃の温度範囲で熱処理を行うことができる。
上記のような選ばれた材質に関しては、選ばれた温度範囲で熱処理を行うと、中間層４は可塑的に変形可能となり、中間層中の微小バブル又は微小空隙部７により構成される気相が不可逆的に形成され、その結果、前記中間層の厚さが増大する。
微小バブル又は微小空隙部７の分量と体積は、中間層４の組成及び構造物１に加えられる熱処理の条件によって左右される。
例えば、５ミクロンから開始して、熱処理後には、中間層の厚さは１５〜２０ミクロンとなる。
上記のような選ばれた材質に関しては、選ばれた温度範囲で熱処理を行うと、中間層４は可塑的に変形可能となり、中間層中の微小バブル又は微小空隙部７により構成される気相が不可逆的に形成され、その結果、前記中間層の厚さが増大する。
微小バブル又は微小空隙部７の分量と体積は、中間層４の組成及び構造物１に加えられる熱処理の条件によって左右される。
例えば、５ミクロンから開始して、熱処理後には、中間層の厚さは１５〜２０ミクロンとなる。
図５で明らかなように、微小バブル又は微小空隙部７は、基板２及び／又は上部層３の面側に開いており、さらに互いに開いて、中間層４の側端に対して開いたチャネル（通路）を形成している。
図６に見られるように、例えばエッチングによって、基板２及び／又は上部層３に突出部８（好ましくは、直線状）を形成し、この突出部８が長方形のノッチ（切込み部）を形成するようにすると有利である。この処置によって微小バブル又は微小空隙部７は互いに連通してチャネルを形成する。
中間層４内に微小バブル又は微小空隙部７を含む上記の構造物１には多くの用途がある。
これは、電気絶縁体を構成する中間層４を挟んで（経由して）厚い基板２上に取付けられたシリコン上部層３上に電子又は光電子集積回路を形成するのに用いることができ、上部層３により構成される表面層と基板により構成される支持層の間のキャパシタンス（静電容量）は、微小バブル又は微小空隙部７が存在するため、特に低くなる。
これは、電気絶縁体を構成する中間層４を挟んで（経由して）厚い基板２上に取付けられたシリコン上部層３上に電子又は光電子集積回路を形成するのに用いることができ、上部層３により構成される表面層と基板により構成される支持層の間のキャパシタンス（静電容量）は、微小バブル又は微小空隙部７が存在するため、特に低くなる。
さらにもう１つの応用例では、微小バブル又は微小空隙部７によって中間層４内に選択的に、しかし意図的に形成されたチャネルを通じて、基板２と上部層３の間に冷却液を循環させることによって構造物を冷却することができる。
さらに有利なもう１つの応用例では、微小バブル又は微小空隙部７を含む構造物１を剥離構造物とすることができる。これは中間層４内に微小バブル又は微小空隙部７が存在することによって、この層の物理的又は化学的強度が弱まるからである。
既知の手段によって、基板２と上部層３の間に力を加えることによって、また例えば、基板２と上部層３の間に細い刃や高圧の水のジェット流を加えることによって、中間層４が破断し、ウェーハを構成する基板２とウェーハを構成する上部層３が、微小バブル又は微小空隙部７の間にある中間層４の材質が破断することにより分離する。
既知の手段によって、基板２と上部層３の間に力を加えることによって、また例えば、基板２と上部層３の間に細い刃や高圧の水のジェット流を加えることによって、中間層４が破断し、ウェーハを構成する基板２とウェーハを構成する上部層３が、微小バブル又は微小空隙部７の間にある中間層４の材質が破断することにより分離する。
また例えば、フッ化水素酸溶液を用いると、これは、微小バブル又は微小空隙部７が存在するため、基板２と上部層３の間を容易に進むことができるので、中間層４をその側面から化学的作用を加えることができる。
したがって、図３を参照して説明した構造物１から開始して、薄い上部層３によって構成される薄いシリコンウェーハを製造することができる。
したがって、図３を参照して説明した構造物１から開始して、薄い上部層３によって構成される薄いシリコンウェーハを製造することができる。
こうして得られた薄いシリコンウェーハ３は、例えばプラスチック製の最終的作用支持体に、その面の１つ又はそれ以上を固定することによって、可撓性の電子及び／又は光電子回路を形成することができる。
本発明は、上記の例に限定されない。添付の特許請求の範囲に規定された発明の範囲から逸脱することなしに実施にあたって変更を加えることができる。
Claims (28)
- 少なくとも１つの基板（２）と、上部層（３）と、前記基板と前記上部層の間に挟まれ少なくとも１つの中間層（４）とによって構成される平板型の構造物を製造する方法であって、基本物質の原子又は分子とは異なる外因性原子又は分子と呼ばれる原子又は分子を含む少なくとも１つの基本物質によって構成される中間層（４）を選び、前記構造物（１）に熱処理を加えることによって、前記熱処理の温度範囲内で、中間層が可塑的に変形可能となり、選ばれた基本物質中に、選ばれた外因性原子又は分子が存在するために、中間層内に微小バブル又は微小空隙部（７）が不可逆的に形成されることを特徴とする方法。
- 熱処理によって前記微小バブル又は前記微小空隙部（７）が形成され、これによって前記中間層が弱められることを特徴とする請求項１に記載の方法。
- 熱処理によって前記中間層が破断し、その結果、基板と上部層が分離することを特徴とする請求項１に記載の方法。
- 前記構造物中の前記基板と前記上部層を分離する方法であって、前記基板（２）と前記上部層（３）の間に力を加えることによって、前記微小バブル又は微小空隙部（７）の存在によって、基板と上部層の間の中間層を破断することを特徴とする請求項１から３のいずれか１つに記載の方法。
- 構造物中の基板と上部層を分離する方法であって、構造物の中間層（４）に化学的作用を加えて、基板と上部層の間の前記中間層を少なくとも部分的に除去することを特徴とする請求項１から３のいずれか１つに記載の方法。
- 前記基板（２）及び前記上部層（３）が単結晶シリコンで形成され、前記中間層（４）がドーピングされたシリカで形成されることを特徴とする請求項１から５のいずれか１つに記載の方法。
- シリコンウェーハを製造する方法であって、
・シリコンで形成される基板（２）と、シリコンで形成される上部層（３）と、誘電性中間層（４）とで構成される構造物（１）であって、基本物質の原子又は分子とは異なる外因性原子又は分子と呼ばれる原子又は分子を含む少なくとも１つの基本物質を製造する段階と、
・前記構造物に熱処理を加えて、前記熱処理の温度範囲内で、前記中間層が可塑的に変形可能となり、選ばれた基本物質内に選ばれた外因性原子又は分子が存在することによって、前記中間層（４）内に微小バブル又は微小空隙部（７）が不可逆的に形成される段階と、
によって構成されることを特徴とする方法。 - 基本物質がシリカで形成され、外因性原子がリン又はホウ素であり、リン珪酸塩ガラス（ＰＳＧ）又はホウ素リン珪酸塩ガラス（ＢＰＳＧ）の中間層が形成されることを特徴とする請求項７に記載の方法。
- リンの濃度が、６％〜１４％の範囲内にあることを特徴とする請求項８に記載の方法。
- ホウ素の濃度が、０％〜４％の範囲内にあることを特徴とする請求項８に記載の方法。
- 前記熱処理が、９００℃〜１２００℃の温度範囲で行われることを特徴とする請求項７から１０のいずれか１つに記載の方法。
- 前記熱処理の前に、前記基板（２）上又は前記上部層（３）上に前記中間層（４）を形成し、前記上部層又は前記基板を分子ウェーハ結合によって前記中間層（４）に付着することを特徴とする請求項７から１１のいずれか１つに記載の方法。
- 前記中間層（４）の側で、前記基板と前記上部層がそれぞれ熱酸化ケイ素（５、６）を含むことを特徴とする請求項７から１２のいずれか１つに記載の方法。
- 前記構造物（１）に力を加えることによって、前記中間層が破断し、前記微小バブル又は微小空隙部（７）の存在によって前記基板と前記上部層を分離し、前記基板（２）により構成される前記ウェーハ及び／又は前記上部層（３）により構成されるウェーハが得られることを特徴とする請求項７から１３のいずれか１つに記載の方法。
- 前記構造物（１）の前記中間層（４）に化学的作用を加えて、前記微小バブル又は微小空隙部（７）の存在によって前記基板と上部層を分離し、前記基板（２）により構成される前記ウェーハ及び／又は上部層（３）により構成されるウェーハが得られることを特徴とする請求項７から１４のいずれか１つに記載の方法。
- 前記中間層（４）の側面で、前記基板（２）及び／又は前記上部層（３）に突出（８）を形成することを特徴とする請求項１から１５のいずれか１つに記載の方法。
- 前記中間層（４）の側面へと延びる直線状の突出部（８）を形成することを特徴とする請求項１から１６のいずれか１つに記載の方法。
- 前記微小バブル又は前記微小空隙部（７）のうちの少なくともいくつかが開放状態であり、少なくともその一部がチャネル（通路）を形成していることを特徴とする請求項１から１７のいずれか１つに記載の方法。
- 前記上部層（３）及び／又は前記基板（２）の厚さを低減させる補足的段階を含むことを特徴とする請求項１から１８のいずれか１つに記載の方法。
- 電子集積回路及び／又は光電子集積回路を製造するために絶縁（Ｓ．Ｏ．Ｉ）板状にシリコンを形成することを特徴とする請求項１から１９のいずれか１つに記載の方法。
- 少なくとも１つの基板（２）と、上部層（３）と、基板と上部層の間に挟まれた少なくとも１つの中間層（４）とによって構成される平板型の構造物であって、基本物質の原子又は分子とは異なる外因性原子又は分子と呼ばれる原子又は分子を含む少なくとも１つの基本物質によって構成される中間層（４）を選び、前記構造物（１）に熱処理を加えることによって、前記熱処理の作用により、前記中間層が可塑的に変形可能となり、選ばれた基本物質中に、選ばれた外因性原子又は分子が存在するために、前記中間層内に微小バブル又は微小空隙部（７）が不可逆的に形成されることを特徴とする構造物。
- 前記基板（２）及び前記上部層（３）が単結晶シリコンで形成され、前記中間層（４）がドーピングされたシリカで形成されることを特徴とする請求項２１に記載の構造物。
- 前記基本物質がシリカで形成され、前記外因性原子がリン又はホウ素であり、リン珪酸塩ガラス（ＰＳＧ）又はホウ素リン珪酸塩ガラス（ＢＰＳＧ）の中間層が形成されることを特徴とする請求項２１又は２２に記載の構造物。
- リンの濃度が、８％〜１４％の範囲内にあることを特徴とする請求項２３に記載の構造物。
- ホウ素の濃度が、０％〜４％の範囲内にあることを特徴とする請求項２３に記載の構造物。
- 前記基板及び／又は前記上部層が、前記中間層（４）内に突出する部分（８）を含むことを特徴とする請求項２１から２５のいずれか１つに記載の構造物。
- 前記突出部（８）が直線状であり、側面へと延びていることを特徴とする請求項２６に記載の構造物。
- 前記微小バブル又は微小空隙部（７）のうちの少なくともいくつかが開放状態であり、少なくともその一部がチャネル（通路）を形成していることを特徴とする請求項２１から２７のいずれか１つに記載の構造物。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0311450 | 2003-09-30 | ||
| FR0311450A FR2860249B1 (fr) | 2003-09-30 | 2003-09-30 | Procede de fabrication d'une structure en forme de plaque, en particulier en silicium, application de procede, et structure en forme de plaque, en particulier en silicium |
| PCT/FR2004/002398 WO2005034218A2 (fr) | 2003-09-30 | 2004-09-23 | Procede de fabrication d’une structure en forme de plaque, en particulier en silicium, application de procede, et structure en forme de plaque, en particulier en silicium |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007507872A true JP2007507872A (ja) | 2007-03-29 |
| JP4932485B2 JP4932485B2 (ja) | 2012-05-16 |
Family
ID=34307284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006530396A Active JP4932485B2 (ja) | 2003-09-30 | 2004-09-23 | 平板型構造物、特にシリコンの平板型構造物を製造する方法、前記方法の使用、及び、特にシリコンからこのようにして製造した平板型構造物 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US8062564B2 (ja) |
| EP (1) | EP1671361B1 (ja) |
| JP (1) | JP4932485B2 (ja) |
| KR (1) | KR101044503B1 (ja) |
| CN (1) | CN100514560C (ja) |
| AT (1) | ATE358889T1 (ja) |
| DE (1) | DE602004005731T2 (ja) |
| FR (1) | FR2860249B1 (ja) |
| WO (1) | WO2005034218A2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016111365A (ja) * | 2014-12-04 | 2016-06-20 | ソイテック | 層転写プロセス |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7018909B2 (en) | 2003-02-28 | 2006-03-28 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Forming structures that include a relaxed or pseudo-relaxed layer on a substrate |
| US8475693B2 (en) | 2003-09-30 | 2013-07-02 | Soitec | Methods of making substrate structures having a weakened intermediate layer |
| FR2865574B1 (fr) * | 2004-01-26 | 2006-04-07 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat demontable |
| JP2008526010A (ja) * | 2004-12-28 | 2008-07-17 | エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ | 低いホール密度を有する薄層を得るための方法 |
| FR2895420B1 (fr) * | 2005-12-27 | 2008-02-22 | Tracit Technologies Sa | Procede de fabrication d'une structure demontable en forme de plaque, en particulier en silicium, et application de ce procede. |
| FR2902699B1 (fr) | 2006-06-26 | 2010-10-22 | Skf Ab | Dispositif de butee de suspension et jambe de force. |
| FR2906587B1 (fr) | 2006-10-03 | 2009-07-10 | Skf Ab | Dispositif de galet tendeur. |
| ATE544594T1 (de) * | 2006-12-22 | 2012-02-15 | Telecom Italia Spa | Tintenstrahldruckkopfherstellungsverfahren |
| FR2913081B1 (fr) | 2007-02-27 | 2009-05-15 | Skf Ab | Dispositif de poulie debrayable |
| FR2913968B1 (fr) | 2007-03-23 | 2009-06-12 | Soitec Silicon On Insulator | Procede de realisation de membranes autoportees. |
| FR2926674B1 (fr) | 2008-01-21 | 2010-03-26 | Soitec Silicon On Insulator | Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable |
| FR2926672B1 (fr) | 2008-01-21 | 2010-03-26 | Soitec Silicon On Insulator | Procede de fabrication de couches de materiau epitaxie |
| FR2931293B1 (fr) | 2008-05-15 | 2010-09-03 | Soitec Silicon On Insulator | Procede de fabrication d'une heterostructure support d'epitaxie et heterostructure correspondante |
| EP2151852B1 (en) | 2008-08-06 | 2020-01-15 | Soitec | Relaxation and transfer of strained layers |
| EP2151861A1 (en) | 2008-08-06 | 2010-02-10 | S.O.I. TEC Silicon | Passivation of etched semiconductor structures |
| EP2151856A1 (en) | 2008-08-06 | 2010-02-10 | S.O.I. TEC Silicon | Relaxation of strained layers |
| TWI457984B (zh) | 2008-08-06 | 2014-10-21 | Soitec Silicon On Insulator | 應變層的鬆弛方法 |
| EP2159836B1 (en) | 2008-08-25 | 2017-05-31 | Soitec | Stiffening layers for the relaxation of strained layers |
| FR2942073B1 (fr) | 2009-02-10 | 2011-04-29 | Soitec Silicon On Insulator | Procede de realisation d'une couche de cavites |
| FR2963982B1 (fr) | 2010-08-20 | 2012-09-28 | Soitec Silicon On Insulator | Procede de collage a basse temperature |
| FR2965396B1 (fr) * | 2010-09-29 | 2013-02-22 | S O I Tec Silicon On Insulator Tech | Substrat démontable, procédés de fabrication et de démontage d'un tel substrat |
| FR2978600B1 (fr) | 2011-07-25 | 2014-02-07 | Soitec Silicon On Insulator | Procede et dispositif de fabrication de couche de materiau semi-conducteur |
| FR2992464B1 (fr) * | 2012-06-26 | 2015-04-03 | Soitec Silicon On Insulator | Procede de transfert d'une couche |
| US9875935B2 (en) * | 2013-03-08 | 2018-01-23 | Infineon Technologies Austria Ag | Semiconductor device and method for producing the same |
| CN103779372A (zh) * | 2014-02-10 | 2014-05-07 | 中国电子科技集团公司第四十四研究所 | 基于非本征吸杂技术的ccd制作工艺 |
| WO2016071064A1 (en) * | 2014-11-07 | 2016-05-12 | Abb Technology Ag | Semiconductor device manufacturing method using a sealing layer for sealing of a gap between two wafers bonded to each other |
| EP3221049B1 (en) * | 2014-11-19 | 2019-04-17 | IMEC vzw | Microbubble generator device, systems and method to fabricate |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09162090A (ja) * | 1995-10-06 | 1997-06-20 | Canon Inc | 半導体基体とその製造方法 |
| JPH11233449A (ja) * | 1998-02-13 | 1999-08-27 | Denso Corp | 半導体基板の製造方法 |
| JP2001507525A (ja) * | 1997-12-30 | 2001-06-05 | コミツサリア タ レネルジー アトミーク | 包含物作成工程を含んで成る薄膜の移行法 |
| JP2002016239A (ja) * | 2000-06-29 | 2002-01-18 | Canon Inc | 基板の処理方法及び製造方法 |
| JP2002134375A (ja) * | 2000-10-25 | 2002-05-10 | Canon Inc | 半導体基体とその作製方法、および貼り合わせ基体の表面形状測定方法 |
| JP2002519847A (ja) * | 1998-06-22 | 2002-07-02 | フラウンホファー ゲセルシャフトツール フェールデルンク ダー アンゲヴァンテン フォルシュンク エー．ファオ． | 薄い基層の製造方法 |
| WO2002084721A2 (fr) * | 2001-04-13 | 2002-10-24 | Commissariat A L'energie Atomique | Substrat ou structure demontable et procede de realisation |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4979015A (en) * | 1987-01-28 | 1990-12-18 | Texas Instruments Incorporated | Insulated substrate for flip-chip integrated circuit device |
| JPH0851103A (ja) * | 1994-08-08 | 1996-02-20 | Fuji Electric Co Ltd | 薄膜の生成方法 |
| JP2666757B2 (ja) * | 1995-01-09 | 1997-10-22 | 日本電気株式会社 | Ｓｏｉ基板の製造方法 |
| US6127285A (en) * | 1997-02-28 | 2000-10-03 | Dallas Instruments Incorporated | Interlevel dielectrics with reduced dielectric constant |
| FR2767416B1 (fr) * | 1997-08-12 | 1999-10-01 | Commissariat Energie Atomique | Procede de fabrication d'un film mince de materiau solide |
| JP4075021B2 (ja) * | 1997-12-26 | 2008-04-16 | ソニー株式会社 | 半導体基板の製造方法および薄膜半導体部材の製造方法 |
| JP2000223682A (ja) * | 1999-02-02 | 2000-08-11 | Canon Inc | 基体の処理方法及び半導体基板の製造方法 |
| FR2795865B1 (fr) | 1999-06-30 | 2001-08-17 | Commissariat Energie Atomique | Procede de realisation d'un film mince utilisant une mise sous pression |
| FR2795866B1 (fr) * | 1999-06-30 | 2001-08-17 | Commissariat Energie Atomique | Procede de realisation d'une membrane mince et structure a membrane ainsi obtenue |
| US6352909B1 (en) * | 2000-01-06 | 2002-03-05 | Silicon Wafer Technologies, Inc. | Process for lift-off of a layer from a substrate |
| US6774010B2 (en) * | 2001-01-25 | 2004-08-10 | International Business Machines Corporation | Transferable device-containing layer for silicon-on-insulator applications |
| KR100557946B1 (ko) * | 2002-12-26 | 2006-03-10 | 주식회사 하이닉스반도체 | Ｂｐｓｇ막 형성 방법 |
-
2003
- 2003-09-30 FR FR0311450A patent/FR2860249B1/fr not_active Expired - Fee Related
-
2004
- 2004-09-23 AT AT04787425T patent/ATE358889T1/de not_active IP Right Cessation
- 2004-09-23 KR KR1020067008261A patent/KR101044503B1/ko active IP Right Grant
- 2004-09-23 WO PCT/FR2004/002398 patent/WO2005034218A2/fr active Application Filing
- 2004-09-23 US US10/574,120 patent/US8062564B2/en active Active
- 2004-09-23 DE DE602004005731T patent/DE602004005731T2/de active Active
- 2004-09-23 EP EP04787425A patent/EP1671361B1/fr active Active
- 2004-09-23 CN CNB2004800338489A patent/CN100514560C/zh active Active
- 2004-09-23 JP JP2006530396A patent/JP4932485B2/ja active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09162090A (ja) * | 1995-10-06 | 1997-06-20 | Canon Inc | 半導体基体とその製造方法 |
| JP2001507525A (ja) * | 1997-12-30 | 2001-06-05 | コミツサリア タ レネルジー アトミーク | 包含物作成工程を含んで成る薄膜の移行法 |
| JPH11233449A (ja) * | 1998-02-13 | 1999-08-27 | Denso Corp | 半導体基板の製造方法 |
| JP2002519847A (ja) * | 1998-06-22 | 2002-07-02 | フラウンホファー ゲセルシャフトツール フェールデルンク ダー アンゲヴァンテン フォルシュンク エー．ファオ． | 薄い基層の製造方法 |
| JP2002016239A (ja) * | 2000-06-29 | 2002-01-18 | Canon Inc | 基板の処理方法及び製造方法 |
| JP2002134375A (ja) * | 2000-10-25 | 2002-05-10 | Canon Inc | 半導体基体とその作製方法、および貼り合わせ基体の表面形状測定方法 |
| WO2002084721A2 (fr) * | 2001-04-13 | 2002-10-24 | Commissariat A L'energie Atomique | Substrat ou structure demontable et procede de realisation |
| JP2004535664A (ja) * | 2001-04-13 | 2004-11-25 | コミサリヤ・ア・レネルジ・アトミク | 剥離可能な基板または剥離可能な構造、およびそれらの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016111365A (ja) * | 2014-12-04 | 2016-06-20 | ソイテック | 層転写プロセス |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1671361A2 (fr) | 2006-06-21 |
| EP1671361B1 (fr) | 2007-04-04 |
| WO2005034218A2 (fr) | 2005-04-14 |
| DE602004005731D1 (de) | 2007-05-16 |
| WO2005034218A3 (fr) | 2005-07-28 |
| FR2860249A1 (fr) | 2005-04-01 |
| US20080038564A1 (en) | 2008-02-14 |
| DE602004005731T2 (de) | 2007-12-27 |
| KR20060117925A (ko) | 2006-11-17 |
| ATE358889T1 (de) | 2007-04-15 |
| CN1883031A (zh) | 2006-12-20 |
| KR101044503B1 (ko) | 2011-06-27 |
| US8062564B2 (en) | 2011-11-22 |
| JP4932485B2 (ja) | 2012-05-16 |
| FR2860249B1 (fr) | 2005-12-09 |
| CN100514560C (zh) | 2009-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4932485B2 (ja) | 平板型構造物、特にシリコンの平板型構造物を製造する方法、前記方法の使用、及び、特にシリコンからこのようにして製造した平板型構造物 | |
| KR100860546B1 (ko) | 새로운 미세 전자적 구조, 마이크로 시스템, 및 그 제조프로세스 | |
| US7691730B2 (en) | Large area semiconductor on glass insulator | |
| US6417075B1 (en) | Method for producing thin substrate layers | |
| JP2001210810A (ja) | 半導体ウェハ及びその製作法 | |
| US20090301995A1 (en) | Method for Making a Plate-Like Detachable Structure, in Particular Made of Silicon, and Use of Said Method | |
| JPH1197379A (ja) | 半導体基板及び半導体基板の製造方法 | |
| KR20090024220A (ko) | 고순도 이온 샤워를 이용한 ｓｏｉ 구조의 제조 | |
| JP2005528779A (ja) | 半導体膜の薄層化方法 | |
| JP2012034280A (ja) | 電気機械変換装置及びその作製方法 | |
| US6867459B2 (en) | Isotopically pure silicon-on-insulator wafers and method of making same | |
| TW200414542A (en) | Semiconductor device | |
| US7119400B2 (en) | Isotopically pure silicon-on-insulator wafers and method of making same | |
| US8475693B2 (en) | Methods of making substrate structures having a weakened intermediate layer | |
| JP2846994B2 (ja) | 半導体ウェーハの貼合わせ方法 | |
| JPH10335616A (ja) | Ｓｏｉ基板の製造方法 | |
| JP2017157814A (ja) | Ｓｏｉ基板及びその製造方法 | |
| JPH1197654A (ja) | 半導体基板の製造方法 | |
| JP2017157815A (ja) | Ｓｏｉ基板及びその製造方法 | |
| US20070108522A1 (en) | SOI substrate and method of manufacturing the same | |
| KR100925136B1 (ko) | 다공성 Ｓｉ 엔지니어링에 의한 패터닝된실리콘-온-인슐레이터(ＳＯＩ)/실리콘-온-낫싱 (ＳＯＮ)복합 구조물의 형성 | |
| JPH10144894A (ja) | 半導体装置およびその製造方法 | |
| JPH0645429A (ja) | 半導体装置の製造方法 | |
| JP2008130828A (ja) | 半導体装置の製造方法および半導体装置 | |
| JPH01189145A (ja) | 半導体基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070612 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070622 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110621 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110623 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110817 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110817 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110916 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110927 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111021 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120120 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120215 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4932485 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150224 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |