JP2017157814A - Soi基板及びその製造方法 - Google Patents

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Abstract

【課題】絶縁体上シリコン(SOI)基板の製造法を提供する。
【解決手段】第1半導体基板を提供する工程、第1ウェーハを形成するために第1半導体基板の上部表面上で第1絶縁層を焼結膨張させる工程、第1ウェーハのある所定の深さで重水素と水素との共ドープ層を埋め込む工程、第2基板を提供する工程、第2ウェーハを形成するために第2半導体基板の上部表面上で第2絶縁層を焼結膨張させる工程、第1ウェーハを第2ウェーハと接合させる工程、第1ウェーハ及び第2ウェーハを焼き鈍す工程、第2ウェーハから第1ウェーハの一部を分離する工程、ならびに重水素と水素との共ドープ半導体層を第2ウェーハ上に形成する工程、を含む。
【選択図】図1

Description

本発明は、半導体基板及び半導体基板の製造方法に関するものであり、特に、絶縁体上シリコン基板、及び絶縁体上シリコン基板の製造方法に関する。
近年、半導体集積回路を製造するため、一片のシリコンウェーハを使用する代わりに多くの産業で絶縁体上シリコン(SOI)基板が使用されてきている。何故ならSOI基板を使用することにはドレーンと基板との間の寄生容量を低減するという利点があるからであり、それにより半導体集積回路の性能を促進できる。
米国特許第5374564号(特許文献1)などの半導体装置を製造する方法に関し、ここでは水素イオンをシリコンウェーハにドープし、所定のシリコンウェーハの深さでイオンドープ層を形成する方法が提供されている。次に水素イオンによってドープしたシリコンウェーハを別のシリコンウェーハに結合し、酸化シリコン膜を2枚のシリコンウェーハ間に形成する。次いで、2枚のシリコンウェーハをイオンドープ層において熱処理により分離し、それにより単結晶シリコン膜をイオンドープ層上に形成することが可能になる。
例えば米国特許第5872387号(特許文献2)は、基板を焼き鈍し、重水素雰囲気でゲート酸化物層を焼結膨張させる方法を提供しており、これによりゲート酸化物と基板との間の未結合手を除去することが可能となる。しかしこの方法は非常に高い重水素圧で進行させる必要があり、半導体装置の製造コストが増大してしまう。
上記の先行技術を考慮すると、少なくとも上記の欠点を解消するSOI基板を製造するために改善された方法が必要である。
米国特許第5374564号 米国特許第5872387号
本発明の出願の目的は、絶縁体上シリコン基板及びその方法を提供することであり、そのSOI基板はドレーンと基板との間の寄生容量を低減する利点を有し、SOI基板の製造コストを削減することが可能になる。
上記課題を解決するため、本発明の出願はSOI基板の製造法を提供しており、当該方法は、第1半導体基板を提供する工程、第1ウェーハを形成するために第1半導体基板の上部表面上で第1絶縁層を焼結膨張させる工程、第1絶縁層の上部表面からの所定の深さまで重水素と水素との共ドープ層を形成するためにイオンビームで第1半導体基板を照射する工程、第2基板を提供する工程、第2ウェーハを形成するために第2半導体基板の上部表面上で第2絶縁層を焼結膨張させる工程、対面させる態様で第1ウェーハを第2ウェーハと接合させる工程、第1ウェーハ及び第2ウェーハを焼き鈍す工程、第2ウェーハから第1ウェーハの一部を分離する工程、重水素と水素との共ドープ半導体層を第2ウェーハ上に形成する工程、を含む。
本発明の出願は更にSOI基板を提供し、当該基板は、半導体基板、半導体基板の上部表面上で焼結膨張された絶縁層、及び絶縁層上で焼結膨張された重水素と水素との共ドープ半導体層、を備える。
例示的な実施形態は、以下の詳細な説明を添付図面と併せて読むと更に容易に理解できる。
本発明の1実施形態に従って絶縁体上シリコン基板を製造する方法のフローチャートである。 絶縁体上シリコン基板を製造するプロセスの断面図である。 絶縁体上シリコン基板を製造するプロセスの断面図である。 絶縁体上シリコン基板を製造するプロセスの断面図である。 絶縁体上シリコン基板を製造するプロセスの断面図である。 絶縁体上シリコン基板を製造するプロセスの断面図である。 絶縁体上シリコン基板を製造するプロセスの断面図である。 絶縁体上シリコン基板を製造するプロセスの断面図である。 絶縁体上シリコン基板を製造するプロセスの断面図である。
本開示及びその利点を更に完全に理解するため、添付図面と併せて以下の説明を述べる。ここでは同系列の参照番号は同様の特徴を示す。当業者は、例示的な実施形態を実施するための他の変形例が本明細書に記載の変形例も包含していることを理解しているものとする。
図1は本発明の1実施形態に従って絶縁体上シリコン基板を製造する方法を提供しており、当該製造方法は以下の工程を含む。
工程101(S101):第1半導体基板を提供する工程。
工程102(S102):第1ウェーハを形成するために第1半導体基板の下部表面上で第1絶縁層を焼結膨張させる工程。
工程103(S103):重水素及び水素を原料ガスに使用し、また、第1絶縁層の上部表面からの所定の深さまで重水素と水素との共ドープ層を形成するために、重水素及び水素イオン共ビームで第1半導体基板を照射する工程。
工程104(S104):第2半導体基板を提供する工程。
工程105(S105):第2ウェーハを形成するために第2半導体基板の上部表面上で第2絶縁層を焼結膨張させる工程。
工程106(S106):対面させる態様で第1ウェーハを第2ウェーハと接合させる工程。
工程107(S107):第1ウェーハ及び第2ウェーハを焼き鈍す工程。
工程108(S108):第2ウェーハから第1ウェーハの一部を分離する工程。
工程109(S109):重水素と水素との共ドープ半導体層を第2ウェーハ上に形成する工程。
工程110(S110):第1ウェーハの分離した一部を再利用する工程。
絶縁体上シリコンの製造方法をより具体的に説明するために、図2A〜2Gは絶縁体上シリコン基板を製造するためのプロセスの断面図を提供する。
第1工程を図2Aに示す。第1半導体基板100を提供しており、ここでは第1半導体基板100の材料はIV族元素、SiGe、III〜V族化合物、III族元素‐窒素化合物、又はII〜VI族化合物としてもよい。
1実施形態では、第1半導体基板100の材料は単結晶シリコンである。別の実施形態では、第1半導体基板100の材料はSiGeであり、ゲルマニウムの重量百分率は5〜90%である。
次のプロセスを図2Bに示す。第1ウェーハ106を形成するために第1半導体基板100の上部表面102上で第1絶縁層104を焼結膨張させる。ここでは第1絶縁層104の材料には二酸化シリコン、窒化シリコン又は窒化アルミニウムが挙げられる。1実施形態では、第1絶縁層の材料は二酸化シリコンであり、第1絶縁層104の厚さは0.1〜500nmとしてもよい。
次のプロセスを図2Cに示す。水素及び重水素は水素プラズマ及び重水素プラズマを生成するための電界で処理することが可能であり、水素プラズマの水素イオン及び重水素プラズマの重水素イオンを利用することで水素及び重水素イオン共ビームの生成が可能になる。重水素と水素との共ドープ層112を第1絶縁層110の上部表面110からの所定の深さHで埋め込むため、第1ウェーハ106を水素及び重水素イオン共ビーム108で照射する。
所定の深さHは、水素及び重水素イオン共ビーム108の加速エネルギーならびに水素及び重水素イオン共ビーム108の入射角で制御し、水素及び重水素イオン共ビーム108の加速エネルギーは加速電圧及びドープ濃度で制御してもよい。1実施形態では、所定の深さHは0.1〜5μmであり、水素及び重水素イオン共ビーム108の加速電圧は1〜200keVであり、水素及び重水素イオン共ビーム108のドープ量はイオン1016個〜2×1017個/cmである。
次の工程を図2Dに示す。第2半導体基板200を提供しており、ここでは第2半導体基板200の材料にはIV族元素、シリコン‐ゲルマニウム(SiGe)、III〜V族化合物、III族元素‐窒素化合物、又はII〜VI族化合物が挙げられる。1実施形態では、第2半導体基板200の材料は単結晶シリコンである。
次のプロセスを図2Eに示す。第2ウェーハ206を形成するために第2半導体基板200の上部表面202上で第2絶縁層204を焼結膨張させる。ここでは第2絶縁層204の材料には二酸化シリコン、窒化シリコン又は窒化アルミニウムが挙げられる。1実施形態では、第2絶縁層204の材料は二酸化シリコンであり、第2絶縁層204の厚さは0.05〜10nmとしてもよい。
次の工程を図2Fに示す。第1ウェーハ106を第2ウェーハ206と対面させて接合する。1実施形態では、第1ウェーハ106は親水性接合プロセスにより第2ウェーハ206と接合する。ここでは第1ウェーハ106は摂氏200〜400度の温度で第2ウェーハ206と接合する。
親水性接合プロセスの詳細な工程には更に、第1絶縁層104及び第2絶縁層204を湿潤させる工程、湿潤した第1絶縁層104を湿潤した第2絶縁層204に接触させる工程、第1絶縁層104を第2絶縁層204と緊密に接合するために第1絶縁層104及び第2絶縁層204を押圧する工程、が含まれる。
次の工程を図2Gに示す。第1ウェーハ106及び第2ウェーハ206を焼き鈍す。焼き鈍しプロセスには、第1ウェーハ106及び第2ウェーハ206を摂氏600〜900度の温度に加熱する工程、第1ウェーハ106及び第2ウェーハ206を摂氏400〜600度の温度に冷却する工程、が含まれる。ここで第1ウェーハ106及び第2ウェーハ206を冷却する時間は30〜120分である。第1ウェーハ106及び第2ウェーハ206を焼き鈍した後、重水素と水素との共ドープ層112は複数の重水素と水素との共ドープ気泡300に移行する。
次の工程を図2Hに示す。重水素と水素との共ドープ半導体層400を形成するため、第1ウェーハ106の一部を第2ウェーハ206から分離し、重水素と水素との共ドープ半導体層400を第1絶縁層104と接合する。重水素と水素との共ドープ半導体層400の厚さは50〜50000Åであり、重水素と水素との共ドープ気泡300は重水素と水素との共ドープ半導体層400の内部にある。
経費節約のために第1ウェーハ106の分離した部分を再使用できるよう、第1ウェーハ106の分離した部分が更に化学‐機械研磨(CMP)に供して洗浄できることは注目に値する。重水素と水素との共ドープ半導体層400と接合した第2ウェーハ206は更に摂氏10000度まで加熱してもよく、第2ウェーハ206を加熱する時間は30分〜8時間である。
未結合手は高い活性を有することから、電子が電子正孔と再度結合するように捕獲中心を生成してもよい。従ってホットキャリア効果に対する半導体装置の復元力が減少する。
本発明は半導体装置を製造するためのSOI基板を提供する。SOI基板は半導体装置のドレーンとソースとの間の寄生容量を減少させることが可能であり、SOI基板上でゲート酸化物を焼結膨張させた後に、SOI基板にドープした重水素原子(又は重水素イオン)をゲート酸化物とSOI基板との間の界面に拡散させてもよく、未結合手を排除し、ホットキャリア効果に対する半導体装置の復元力を増加させるため、重水素原子(又は重水素イオン)を半導体原子に共有結合させる。更に、SOI基板の製造方法には左程高い重水素圧は必要ではなく、SOI基板の製造コストは実質的に削減可能である。
開示した原理に一致する多様な実施形態が上述されているが、これらは例示にすぎず、限定するものではないことを理解すべきである。従って、例示的な実施形態(単数又は複数)の幅及び範囲は上述したいかなる実施形態にも限定すべきではなく、請求項、及び本開示から提示されたその等価物と一致する場合のみ規定すべきである。更に、記載した実施形態で上記利点及び特徴を提供しているが、このような提示された請求項の用途を、上記利点の一部又は全てを達成するプロセス及び構造に限定するものではない。

Claims (10)

  1. 絶縁体上シリコン基板の製造方法であって、
    第1半導体基板を提供する工程、
    第1ウェーハを形成するために前記第1半導体基板の上部表面上で第1絶縁層を焼結膨張させる工程、
    前記第1絶縁層の上部表面からの所定の深さまで重水素と水素との共ドープ層を形成するためにイオンビームで前記第1半導体基板を照射する工程、
    第2基板を提供する工程、
    第2ウェーハを形成するために前記第2半導体基板の上部表面上で第2絶縁層を焼結膨張させる工程、
    対面させる態様で前記第1ウェーハを前記第2ウェーハと接合させる工程、
    前記第1ウェーハ及び第2ウェーハを焼き鈍す工程、
    前記第2ウェーハから前記第1ウェーハの一部を分離する工程、ならびに、
    重水素と水素との共ドープ半導体層を前記第2ウェーハ上に形成する工程、を含むことを特徴とする、
    方法。
  2. 水素及び重水素イオン共ビームにより前記重水素と水素との共ドープ層を前記第1半導体基板に埋め込み、前記水素及び重水素イオン共ビームの加速電圧は1〜200keVであり、前記水素及び重水素イオン共ビームのドープ量はイオン1016個〜2×1017個/cmであることを特徴とする請求項1に記載の方法。
  3. 摂氏200〜400度の温度で前記第1ウェーハを前記第2ウェーハと対面させて接合することを特徴とする請求項1に記載の方法。
  4. 前記第1ウェーハを前記第2ウェーハと接合する工程には更に、前記第1絶縁層及び前記第2絶縁層を湿潤させる工程、前記第1絶縁層を前記第2絶縁層に接触させる工程、ならびに前記第1絶縁層を前記第2絶縁層に接合するために前記第1絶縁層及び前記第2絶縁層を押圧する工程が含まれることを特徴とする請求項1に記載の方法。
  5. 前記第1ウェーハ及び前記第2ウェーハを焼き鈍す工程には更に、前記第1ウェーハ及び前記第2ウェーハを摂氏600〜900度の温度に加熱する工程、ならびに前記第1ウェーハ及び前記第2ウェーハを摂氏400〜600度の温度に冷却する工程が含まれることを特徴とする請求項1に記載の方法。
  6. 前記第1ウェーハ及び前記第2ウェーハを冷却する時間は30〜120分であることを特徴とする請求項5に記載の方法。
  7. 前記重水素と水素との共ドープ半導体層の厚さは50〜50000Åであることを特徴とする請求項1に記載の方法。
  8. 前記第1ウェーハの一部を前記第2ウェーハから分離した後、前記第2ウェーハを再度摂氏10000度まで加熱する工程を更に含むことを特徴とする請求項1に記載の方法。
  9. 絶縁体上シリコン基板であって、
    半導体基板、
    前記半導体基板の上部表面上で焼結膨張させた絶縁層、及び、
    前記絶縁層の上部表面上で焼結膨張させた重水素と水素との共ドープ半導体層、を備えることを特徴とする、
    絶縁体上シリコン基板。
  10. 前記重水素と水素との共ドープ半導体層の厚さは50〜50000Åであることを特徴とする請求項9に記載の絶縁体上シリコン基板。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107154378B (zh) 2016-03-03 2020-11-20 上海新昇半导体科技有限公司 绝缘层上顶层硅衬底及其制造方法
CN112864006B (zh) * 2021-01-11 2022-11-08 中国科学院上海微系统与信息技术研究所 一种半导体衬底的制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330438A (ja) * 1998-05-08 1999-11-30 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
US20070123012A1 (en) * 2005-11-29 2007-05-31 Walther Steven R Plasma implantation of deuterium for passivation of semiconductor-device interfaces
JP2007141946A (ja) * 2005-11-15 2007-06-07 Sumco Corp Soi基板の製造方法及びこの方法により製造されたsoi基板
JP2009031784A (ja) * 2007-06-29 2009-02-12 Semiconductor Energy Lab Co Ltd 表示装置およびその作製方法
JP2009253212A (ja) * 2008-04-10 2009-10-29 Shin Etsu Handotai Co Ltd Soi基板の製造方法
US20100317140A1 (en) * 2009-05-13 2010-12-16 Silicon Genesis Corporation Techniques for forming thin films by implantation with reduced channeling
JP2014017513A (ja) * 2007-05-18 2014-01-30 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
WO2015112308A1 (en) * 2014-01-23 2015-07-30 Sunedison Semiconductor Limited High resistivity soi wafers and a method of manufacturing thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5872387A (en) 1996-01-16 1999-02-16 The Board Of Trustees Of The University Of Illinois Deuterium-treated semiconductor devices
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
US7608521B2 (en) * 2006-05-31 2009-10-27 Corning Incorporated Producing SOI structure using high-purity ion shower
US7781306B2 (en) * 2007-06-20 2010-08-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate and method for manufacturing the same
CN106601663B (zh) * 2015-10-20 2019-05-31 上海新昇半导体科技有限公司 Soi衬底及其制备方法
CN107154378B (zh) 2016-03-03 2020-11-20 上海新昇半导体科技有限公司 绝缘层上顶层硅衬底及其制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330438A (ja) * 1998-05-08 1999-11-30 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
JP2007141946A (ja) * 2005-11-15 2007-06-07 Sumco Corp Soi基板の製造方法及びこの方法により製造されたsoi基板
US20070123012A1 (en) * 2005-11-29 2007-05-31 Walther Steven R Plasma implantation of deuterium for passivation of semiconductor-device interfaces
JP2014017513A (ja) * 2007-05-18 2014-01-30 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
JP2009031784A (ja) * 2007-06-29 2009-02-12 Semiconductor Energy Lab Co Ltd 表示装置およびその作製方法
JP2009253212A (ja) * 2008-04-10 2009-10-29 Shin Etsu Handotai Co Ltd Soi基板の製造方法
US20100317140A1 (en) * 2009-05-13 2010-12-16 Silicon Genesis Corporation Techniques for forming thin films by implantation with reduced channeling
WO2015112308A1 (en) * 2014-01-23 2015-07-30 Sunedison Semiconductor Limited High resistivity soi wafers and a method of manufacturing thereof

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