DE102017100054A1 - Soi substrat und herstellungsverfahren hierfür - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 63
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 54
- 229910052805 deuterium Inorganic materials 0.000 claims abstract description 46
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 41
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 40
- 239000001257 hydrogen Substances 0.000 claims abstract description 40
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 22
- 238000000137 annealing Methods 0.000 claims abstract description 8
- -1 deuterium ion Chemical class 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000012212 insulator Substances 0.000 claims description 6
- 230000001133 acceleration Effects 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 4
- 230000001678 irradiating effect Effects 0.000 claims description 3
- 238000010884 ion-beam technique Methods 0.000 claims description 2
- 238000003825 pressing Methods 0.000 claims description 2
- 238000001816 cooling Methods 0.000 claims 2
- 238000009736 wetting Methods 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 61
- 238000009413 insulation Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 239000002131 composite material Substances 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 125000004431 deuterium atom Chemical group 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- BUHVIAUBTBOHAG-FOYDDCNASA-N (2r,3r,4s,5r)-2-[6-[[2-(3,5-dimethoxyphenyl)-2-(2-methylphenyl)ethyl]amino]purin-9-yl]-5-(hydroxymethyl)oxolane-3,4-diol Chemical compound COC1=CC(OC)=CC(C(CNC=2C=3N=CN(C=3N=CN=2)[C@H]2[C@@H]([C@H](O)[C@@H](CO)O2)O)C=2C(=CC=CC=2)C)=C1 BUHVIAUBTBOHAG-FOYDDCNASA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910021480 group 4 element Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/185—Joining of semiconductor bodies for junction formation
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- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
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- Thin Film Transistor (AREA)
- Element Separation (AREA)
Abstract
Die vorliegende Erfindungsanmeldung stellt ein Verfahren zur Herstellung eines SOI-Substrats bereit, und das Verfahren umfasst: Bereitstellen eines ersten Halbleitersubstrats; Aufwachsen einer ersten Isolationsschicht auf einer oberen Fläche des ersten Halbleitersubstrats zur Bildung eines ersten Wafers; Implantieren einer Deuterium- und Wasserstoff co-dotierten Schicht an einer gewissen, vorgebebenen Tiefe des ersten Wafers; Bereitstellen eines zweiten Substrats; Aufwachsen einer zweiten Isolationsschicht auf einer oberen Fläche des zweiten Halbleitersubstrats zur Bildung eines zweiten Wafers; Bonden des ersten Wafers mit dem zweiten Wafer; Tempern des ersten Wafers und zweiten Wafers; Trennen eines Teils des ersten Wafers von dem zweiten Wafer; und Bilden einer Deuterium- und Wasserstoff co-dotierten Halbleiterschicht auf dem zweiten Wafer.
Description
- AUFNAHME DURCH BEZUGNAHME
- Diese Anmeldung beansprucht die Priorität der am 3. März 2016 eingereichten
chinesischen Patentanmeldung 201610120565.2 - TECHNISCHES GEBIET
- Die vorliegende Erfindung betrifft ein Halbleitersubstrat und ein Verfahren zur Herstellung des Halbleitersubstrats, und insbesondere ein Silizium auf Isolator (SOI) Substrat und ein Verfahren zur Herstellung des SOI-Substrats.
- HINTERGRUND
- In den letzten Jahren haben viele Industriezweige Silizium-auf-Isolator (SOI) Substrat verwendet, um eine halbleiterbasierte integrierte Schaltung herzustellen, anstelle ein Stück eines Silizium-Wafers zu verwenden. Dies ist darauf zurückzuführen, dass die Verwendung eines SOI-Substrats mit dem Vorteil der Verringerung der parasitären Kapazität zwischen Drain und einem Substrat einhergeht, wodurch eine Leistung einer halbleiterbasierten integrierten Schaltung gefördert werden kann.
- Hinsichtlich eines Verfahrens zur Herstellung einer Halbleitervorrichtung, wie etwa
US Patent 5374564 , das ein Verfahren zur Dotierung von Wasserstoffionen in einen Silizium-Wafer und Bildung einer Ionen-dotierten Schicht mit einer vorbestimmten Tiefe des Silizium-Wafers bereitstellt. Dann wird der mit Wasserstoff-Ionen dotierte Siliziumwafer mit einem anderen Siliziumwafer gekoppelt, und eine Siliziumoxidschicht wird zwischen den zwei Siliziumwafern gebildet. Dann werden die beiden Siliziumwafer an der Ionen-dotierten Schicht durch eine Wärmebehandlung getrennt, wodurch eine monokristalline Schicht auf der Ionen-dotierten Schicht gebildet werden kann. - Zum Beispiel stellt
US Patent 5872387 ein Verfahren zum Tempern eines Substratwachstums einer Gate-Oxid-Schicht bei einer Deuterium-Gashülle bereit, wodurch ungesättigte Bindungen zwischen dem Gate-Oxid und dem Substrat entfernt werden können. Jedoch sollte dieses Verfahren unter sehr hohem Deuterium-Druck erfolgen, so dass Kosten zur Herstellung einer Halbleitervorrichtung steigen. - Angesichts des oben beschriebenen Stands der Technik besteht Bedarf an einem verbesserten Verfahren zur Herstellung eines SOI-Substrats, welches zumindest die oben-beschriebenen Nachteile behebt.
- DARSTELLUNG
- Eine Aufgabe der vorliegenden Erfindungsanmeldung besteht darin, ein SOI-Substrat und ein Verfahren hierfür bereitzustellen, wobei das SOI-Substrat einen Vorteil der Verringerung der parasitären Kapazität zwischen einem Drain und einem Substrat hat, und die Kosten zur Herstellung des SOI-Substrats gering sein können.
- Um die oben genannten Probleme zu lösen, stellt die vorliegende Erfindungsanmeldung ein Verfahren zur Herstellung eines SOI-Substrats bereit, und das Verfahren umfasst: Bereitstellen eines ersten Halbleitersubstrats; Aufwachsen einer ersten Isolationsschicht auf einer oberen Fläche des ersten Halbleitersubstrats zur Bildung eines ersten Wafers; Bestrahlen des ersten Halbleitersubstrats über einen Ionenstrahl zur Bildung einer Deuterium- und Wasserstoff-co-dotierten Schicht bis zu einer vorgegebenen Tiefe von einer oberen Fläche der ersten Isolationsschicht; Bereitstellen eines zweiten Substrats; Aufwachsen einer zweiten Isolationsschicht auf einer oberen Fläche des zweiten Halbleitersubstrats zur Bildung eines zweiten Wafers; Face-to-Face Bonden des ersten Wafers mit dem zweiten Wafer; Tempern des ersten Wafers und zweiten Wafers; Trennen eines Teils des ersten Wafers von dem zweiten Wafer; Bilden einer Deuterium und Wasserstoff co-dotierten Halbleiterschicht auf dem zweiten Wafer.
- Die vorliegende Erfindungsanmeldung stellt ferner ein SOI-Substrat bereit, welches aufweist: ein Halbleitersubstrat; eine Isolationsschicht, die auf einer oberen Fläche des Halbleitersubstrats aufgewachsen wird; und eine Deuterium und Wasserstoff co-dotierte Halbleiterschicht, die auf der Isolationsschicht aufgewachsen wird.
- KURBESCHREIBUNG DER ZECIHNUNGEN
- Beispielhafte Ausführungsformen werden aus der nachfolgenden detaillierten Beschreibung in Zusammenschau mit den beigefügten Zeichnungen besser verstanden, in denen:
-
1 ein Ablaufdiagramm eines Verfahrens zur Herstellung eines SOI-Substrats gemäß einer Ausführungsform der vorliegenden Erfindung ist; und - die
2A bis2H Querschnittsansichten eines Verfahren zur Herstellung eines SOI-Substrats sind. - DETAILLIERTE BESCHREIBUNG
- Für ein umfassenden Verständnis der vorliegenden Offenbarung und ihrer Vorteile wird nun in Zusammenschau mit den beigefügten Zeichnungen auf die nachfolgende Beschreibung Bezug genommen, wobei in den Zeichnungen gleiche Bezugszeichen gleiche Merkmale andeuten. Fachmänner werden andere Variationen zur Implementierung von beispielhaften Ausführungsformen, einschließlich der hier beschriebenen, verstehen.
-
1 stellt ein Verfahren zur Herstellung eines SOI-Substrats gemäß einer Ausführungsform dieser Erfindung bereit, und das Herstellungsverfahren umfasst: - Schritt 101 (S101): Bereitstellen eines ersten Halbleitersubstrats;
- Schritt 102 (S102): Aufwachsen einer ersten Isolationsschicht auf einer Bodenfläche des ersten Halbleitersubstrats zur Bildung eines ersten Wafers;
- Schritt 103 (S103): Deuterium und Wasserstoff werden als Quellengase verwendet, und Bestrahlen des ersten Halbleitersubstrats über einen Deuterium und Wasserstoff Ionen Co-Strahl zur Bildung einer Deuterium und Wasserstoff co-dotierten Schicht bis zu einer vorgegebenen Tiefe von einer oberen Fläche der ersten Isolationsschicht;
- Schritt 104 (S104): Bereitstellen eines zweiten Halbleitersubstrats;
- Schritt 105 (S105): Aufwachsen einer zweiten Isolationsschicht auf einer oberen Fläche des zweiten Halbleitersubstrats zur Bildung eines zweiten Wafers;
- Schritt 106 (S106): Face-to-Face Bonden des ersten Wafers mit dem zweiten Wafer;
- Schritt 107 (S107): Tempern des ersten Wafers und des zweiten Wafers;
- Schritt 108 (S108): Trennen eines Teils des ersten Wafers von dem zweiten Wafer; und
- Schritt 109 (S109): Bilden einer Deuterium und Wasserstoff co-dotierten Halbleiterschicht des zweiten Wafers;
- Schritt 110 (S110): Wiederverwenden des abgetrennten Teils des ersten Wafers.
- Um das Verfahren zur Herstellung des Silizium-auf-Isolator (SOI) genauer zu beschreiben, stellen die
2A bis2G Querschnittsansichten eines Verfahrens zur Herstellung eines SOI-Substrats bereit. - Der erste Schritt wird in
2A beschrieben, ein erstes Halbleitersubstrat100 wird bereitgestellt, wobei das Material des ersten Halbleitersubstrats100 ein Gruppe IV, SiGe, Gruppe III-V Verbund, Gruppe III Stickstoff-Verbund, oder Gruppe II-VI Verbund sein kann. In einer Ausführungsform ist das Material des ersten Halbleitersubstrats100 Ein-Kristall-Silizium. In einer anderen Ausführungsform ist das Material des ersten Halbleitersubstrats100 SiGe, und der Massenanteil von Germanium liegt zwischen 5%~90%. - Der nächste Vorgang wird in
2B beschrieben, eine erste Isolationsschicht104 wird auf einer oberen Oberfläche102 des ersten Halbleitersubstrats100 zur Bildung eines ersten Wafers106 aufgewachsen, wobei das Material der ersten Isolationsschicht104 Siliziumdioxid, Siliziumnitrid, oder Aluminiumnitrid beinhalten kann. In einer Ausführungsform ist das Material der ersten Isolationsschicht Siliziumdioxid und die Dicke der ersten Isolationsschicht104 kann zwischen 0,1 nm und 500 nm liegen. - Der nächste Vorgang wird in
2C beschrieben, Wasserstoff und Deuterium können durch ein elektrisches Feld zur Erzeugung eines Wasserstoffplasmas und eines Deuteriumplasmas prozessiert werden, und ein Wasserstoff- und Deuterium co-dotierter Ionen Co-Strahl kann durch Heranziehen von Wasserstoffionen aus einem Wasserstoffplasma und Deuteriumionen aus einem Deuteriumplasma erzeugt werden. Der erste Wafer106 wird von einem Wasserstoff- und Deuteriumionen Co-Strahl108 zur Implantation einer Deuterium- und Wasserstoff Co-Dotierungsschicht112 bis zu einer vorgegebenen Tiefe H von einer oberen Fläche110 der ersten Isolationsschicht110 bestrahlt. Die vorgegebene Tiefe H kann durch eine Beschleunigungsenergie des Wasserstoff- und Deuteriumionen Co-Strahls108 und einen Einfallswinkel des Wasserstoff- und Deuteriumionen Co-Strahls108 gesteuert werden, wobei die Beschleunigungsenergie des Wasserstoff- und Deuteriumionen Co-Strahls108 durch eine Beschleunigungsspannung und eine Dotierungskonzentration gesteuert werden kann. In einer Ausführungsform ist die vorgegebene Tiefe H zwischen 0,1 μm und 5 μm, eine Beschleunigungsspannung des Wasserstoff- und Deuteriumionen-Co-Strahls108 liegt zwischen 1 keV und 200 keV, und eine Dotierungsdosierung des Wasserstoff- und Deuteriumionen Co-Strahls108 liegt zwischen 1016 Ionen/cm2 und 2 × 1017 Ionen/cm2. - Der nächste Schritt wird in
2D beschrieben, ein zweites Halbleitersubstrat200 wird bereitgestellt, wobei das Material des zweiten Halbleitersubstrats200 ein Gruppe IV Element, Silizium-Germanium (SiGe), Gruppe III-V Verbund, Gruppe III Stickstoff Verbund, oder Gruppe II-VI Verbund beinhalten kann. In einer Ausführungsform ist das Material des zweiten Halbleitersubstrats200 Einkristall-Silizium. - Der nächste Vorgang wird in
2E beschrieben, eine zweite Isolationsschicht204 wird auf einer oberen Fläche202 des zweiten Halbleitersubstrats200 zur Bildung eines zweiten Wafers206 aufgewachsen, wobei das Material der zweiten Isolationsschicht204 Siliziumdioxid, Siliziumnitrid, oder Aluminiumnitrid beinhalten kann. In einer Ausführungsform ist das Material der zweiten Isolationsschicht204 Siliziumdioxid und die Dicke der zweiten Isolationsschicht204 kann zwischen 0,05 nm und 10 nm liegen. - Der nächste Schritt wird in
2F beschrieben, der erste Wafer106 wird mit dem zweiten Wafer206 face-to-face gebondet. In einer Ausführungsform wird der erste Wafer106 mit dem zweiten Wafer206 durch einen hydrophilen Bonding-Vorgang gebondet, wobei der erste Wafer106 mit dem zweiten Wafer206 bei einer Temperatur zwischen 200 Grad Celsius und 400 Grad Celsius gebondet wird. Die detaillierten Schritte des hydrophilen Bonding-Vorgangs umfasst ferner die Schritte: Anfeuchten der ersten Isolationsschicht104 und der zweiten Isolationsschicht204 ; Kontaktieren der angefeuchteten ersten Isolationsschicht104 mit der angefeuchteten zweiten Isolationsschicht204 ; und Pressen der ersten Isolationsschicht104 und der zweiten Isolationsschicht204 zum engen Bonden der ersten Isolationsschicht104 mit der zweiten Isolationsschicht204 . - Der nächste Schritt wird in
2G beschrieben, der erste Wafer106 und der zweite Wafer206 werden getempert, und der Temperprozess umfasst die Schritte: Erwärmen des ersten Wafers106 und des zweiten Wafers206 auf eine Temperatur zwischen 600 Grad Celsius und 900 Grad Celsius; Kühlen des ersten Wafers106 und des zweiten Wafers206 auf eine Temperatur zwischen 400 Grad Celsius und 600 Grad Celsius, wobei eine Zeit zur Kühlung des ersten Wafers106 und des zweiten Wafers206 zwischen 30 Minuten und 120 Minuten liegt. Nach dem Tempern des ersten Wafers106 und des zweiten Wafers206 wird die Deuterium- und Wasserstoff co-dotierte Schicht112 zu einer Vielzahl von Deuterium- und Wasserstoff co-dotierten Bläschen300 verbracht. - Der nächste Schritt wird in
2H beschrieben, ein Teil des ersten Wafers106 wird von dem zweiten Wafer206 zur Bildung einer Deuterium und Wasserstoff Co-Dotierungs-Halbleiterschicht400 getrennt, wobei die Deuterium- und Wasserstoff-Co-Dotierungs-Halbleiterschicht400 mit der ersten Isolationsschicht104 gebondet wird und eine Dicke der Deuterium- und Wasserstoff Co-Dotierungs-Halbleiterschicht400 zwischen 50 Å und 50.000 Å liegt, und die Deuterium- und Wasserstoff Co-dotierten Bläschen300 in der Deuterium und Wasserstoff Co-Dotierungs-Halbleiterschicht400 sind. - Es ist erwähnenswert, dass der abgetrennte Teil des ersten Wafers
106 vermittels chemisch-mechanischem Polieren (CMP) weiter bearbeitet werden und gesäubert werden kann, so dass der abgetrennte Teil des ersten Wafers106 zur Senkung von Kosten wiederverwendet werden kann. Der zweite Wafer106 , der mit der Deuterium- und Wasserstoff Co-Dotierungs-Halbleiterschicht400 gebondet wird, kann ferner auf 10.000 Grad Celsius erwärmt werden, und eine Zeit zur Erwärmung des zweiten Wafers106 liegt zwischen 30 Minuten und 8 Stunden. - Weil eine nichtgesättigte Bindung eine höhere Aktivität besitzt, kann ein Fallenzentrum hergestellt werden, um zu bewirken, dass ein Elektron nochmals mit einer Elektronenfehlstelle angebunden wird. In der Folge nimmt eine Flexibilität einer Halbleitervorrichtung gegenüber „Hot-Carrier-Effekten” ab. Diese Erfindung stellt ein SOI Substrat zur Herstellung einer Halbleitervorrichtung bereit. Das SOI Substrat kann eine parasitäre Kapazität zwischen Drain und Source der Halbleitervorrichtung verringern, in dem SOI Substrat dotierte Deuteriumatome (oder Deuterioumionen) können in eine Grenzfläche zwischen einem Gate-Oxid und dem SOI Substrat diffundiert werden, nachdem das Gate-Oxid auf dem SOI Substrat aufgewachsen wird, und Deuteriumatome (oder Deuteriumionen) werden kovalent mit Halbleiteratomen zur Beseitigung der nicht-gesättigten Bindungen und Erhöhung der Flexibilität der Halbleitervorrichtung gegenüber „Hot-Carrier-Effekten” gebunden.
- Obgleich verschiedene Ausführungsformen gemäß den offenbarten Prinzipien obenstehend beschrieben wurden, sei angemerkt, dass diese lediglich beispielhaft dargestellt wurden, und nicht beschränkend sind. Somit sollte die Weite und der Schutzumfang der beispielhaften Ausführungsform(en) nicht durch eine der oben beschriebenen Ausführungsformen beschränkt werden, sondern nur in Übereinstimmung mit den Ansprüchen und deren Entsprechungen definiert werden, die aus dieser Offenbarung hervorgehen. Ferner werden die obigen Vorteile und Merkmale in beschriebenen Ausführungsformen bereitgestellt, sollen jedoch nicht die Anwendung solcher ausgegebener Ansprüche auf Verfahren und Strukturen beschränken, die einen oder alle der obigen Vorteile erzielen.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
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- CN 201610120565 [0001]
- US 5374564 [0004]
- US 5872387 [0005]
Claims (10)
- Herstellungsverfahren eines Silizium-auf-Isolator-Substrats, umfassend die Schritte: Bereitstellen eines ersten Halbleitersubstrats; Aufwachsen einer ersten Isolationsschicht auf einer oberen Fläche des ersten Halbleitersubstrats zur Bildung eines ersten Wafers; Bestrahlen des ersten Halbleitersubstrats über einen Ionenstrahl zur Bildung einer Deuterium- und Wasserstoff co-dotierten Schicht bis zu einer vorgegebenen Tiefe von einer oberen Fläche der ersten Isolationsschicht; Bereitstellen eines zweiten Substrats; Aufwachsen einer zweiten Isolationsschicht auf einer oberen Fläche des zweiten Halbleitersubstrats zur Bildung eines zweiten Wafers; Face-to-Face Bonden des ersten Wafers mit dem zweiten Wafer; Tempern des ersten Wafers und zweiten Wafers; Trennen eines Teils des ersten Wafers von dem zweiten Wafer; und Bilder einer Deuterium- und Wasserstoff co-dotierten Halbleiterschicht auf dem zweiten Wafer.
- Verfahren nach Anspruch 1, wobei die Deuterium- und Wasserstoff co-dotierte Schicht an dem ersten Halbleitersubstrat durch einen Wasserstoff- und Deuteriumionen-Co-Strahl implantiert wird, und eine Beschleunigungsspannung des Wasserstoff- und Deuteriumionen-Co-Strahls zwischen 1 KeV und 200 KeV liegt und eine Dotierungsdosierung des Wasserstoff- und Deuteriumionen-Co-Strahls zwischen 1016 Ionen/cm2 und 2 × 1017 Ionen/cm2 liegt.
- Verfahren nach Anspruch 1, wobei der erste Wafer mit dem zweiter Wafer bei einer Temperatur zwischen 200 Grad Celsius und 400 Grad Celsius face-to-face gebondet wird.
- Verfahren nach Anspruch 1, wobei der Schritt des Bondens des ersten Wafers mit dem zweiten Wafer ferner umfasst: Anfeuchten der ersten Isolationsschicht und der zweiten Isolationsschicht; Kontaktieren der ersten Isolationsschicht mit der zweiten Isolationsschicht; und Pressen der ersten Isolationsschicht und der zweiten Isolationsschicht zum Bonden der ersten Isolationsschicht an der zweiten Isolationsschicht.
- Verfahren nach Anspruch 1, wobei der Schritt des Tempern des ersten Wafers und zweiten Wafers ferner umfasst: Erwärmen des ersten Wafers und des zweiten Wafers auf eine Temperatur zwischen 600 Grad Celsius und 900 Grad Celsius; und Kühlen des ersten Wafers und des zweiten Wafers auf eine Temperatur zwischen 400 Grad Celsius und 600 Grad Celsius.
- Verfahren nach Anspruch 5, wobei eine Zeit zur Kühlung des ersten Wafers und des zweiten Wafers zwischen 30 Minuten und 120 Minuten beträgt.
- Verfahren nach Anspruch 1, wobei eine Dicke der Deuterium- und Wasserstoff co-dotierten Halbleiterschicht zwischen 50 Å und 50.000 Å beträgt.
- Verfahren nach Anspruch 1, ferner umfassend einen Schritt des Erwärmens des zweiten Wafers auf 10.000 Grad Celsius nochmals nach dem Trennen eines Teils des ersten Wafers von dem zweiten Wafer.
- Silizium-auf-Isolator-Substrat, aufweisend: ein Halbleitersubstrat; eine Isolationsschicht, die auf einer oberen Fläche des Halbleitersubstrats aufgewachsen ist; und eine Deuterium und Wasserstoff co-dotierte Halbleiterschicht, die auf einer oberen Fläche der Isolationsschicht aufgewachsen ist.
- Silizium-auf-Isolator-Substrat nach Anspruch 9, wobei eine Dicke der Deuterium- und Wasserstoff co-dotierten Halbleiterschicht zwischen 50 Å und 50.000 Å liegt.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610120565.2A CN107154378B (zh) | 2016-03-03 | 2016-03-03 | 绝缘层上顶层硅衬底及其制造方法 |
CN201610120565.2 | 2016-03-03 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102017100054A1 true DE102017100054A1 (de) | 2017-09-07 |
Family
ID=59650997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102017100054.2A Ceased DE102017100054A1 (de) | 2016-03-03 | 2017-01-03 | Soi substrat und herstellungsverfahren hierfür |
Country Status (6)
Country | Link |
---|---|
US (2) | US20170256440A1 (de) |
JP (1) | JP2017157814A (de) |
KR (1) | KR20170103651A (de) |
CN (1) | CN107154378B (de) |
DE (1) | DE102017100054A1 (de) |
TW (1) | TWI592987B (de) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107154378B (zh) | 2016-03-03 | 2020-11-20 | 上海新昇半导体科技有限公司 | 绝缘层上顶层硅衬底及其制造方法 |
CN112864006B (zh) * | 2021-01-11 | 2022-11-08 | 中国科学院上海微系统与信息技术研究所 | 一种半导体衬底的制备方法 |
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US5872387A (en) | 1996-01-16 | 1999-02-16 | The Board Of Trustees Of The University Of Illinois | Deuterium-treated semiconductor devices |
CN107154378A (zh) | 2016-03-03 | 2017-09-12 | 上海新昇半导体科技有限公司 | 绝缘层上顶层硅衬底及其制造方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5882987A (en) * | 1997-08-26 | 1999-03-16 | International Business Machines Corporation | Smart-cut process for the production of thin semiconductor material films |
JPH11330438A (ja) * | 1998-05-08 | 1999-11-30 | Shin Etsu Handotai Co Ltd | Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ |
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KR102189611B1 (ko) * | 2014-01-23 | 2020-12-14 | 글로벌웨이퍼스 씨오., 엘티디. | 고 비저항 soi 웨이퍼 및 그 제조 방법 |
CN106601663B (zh) * | 2015-10-20 | 2019-05-31 | 上海新昇半导体科技有限公司 | Soi衬底及其制备方法 |
-
2016
- 2016-03-03 CN CN201610120565.2A patent/CN107154378B/zh active Active
- 2016-06-15 TW TW105118832A patent/TWI592987B/zh active
- 2016-09-07 US US15/258,899 patent/US20170256440A1/en not_active Abandoned
- 2016-09-26 JP JP2016186873A patent/JP2017157814A/ja active Pending
-
2017
- 2017-01-03 DE DE102017100054.2A patent/DE102017100054A1/de not_active Ceased
- 2017-01-25 US US15/415,609 patent/US10014210B2/en active Active
- 2017-02-23 KR KR1020170023836A patent/KR20170103651A/ko not_active Application Discontinuation
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CN107154378A (zh) | 2016-03-03 | 2017-09-12 | 上海新昇半导体科技有限公司 | 绝缘层上顶层硅衬底及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20170103651A (ko) | 2017-09-13 |
CN107154378A (zh) | 2017-09-12 |
TW201732867A (zh) | 2017-09-16 |
US20170256616A1 (en) | 2017-09-07 |
US10014210B2 (en) | 2018-07-03 |
US20170256440A1 (en) | 2017-09-07 |
TWI592987B (zh) | 2017-07-21 |
JP2017157814A (ja) | 2017-09-07 |
CN107154378B (zh) | 2020-11-20 |
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Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R002 | Refusal decision in examination/registration proceedings | ||
R003 | Refusal decision now final |