DE102017100054A1 - Soi substrat und herstellungsverfahren hierfür - Google Patents

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Abstract

Die vorliegende Erfindungsanmeldung stellt ein Verfahren zur Herstellung eines SOI-Substrats bereit, und das Verfahren umfasst: Bereitstellen eines ersten Halbleitersubstrats; Aufwachsen einer ersten Isolationsschicht auf einer oberen Fläche des ersten Halbleitersubstrats zur Bildung eines ersten Wafers; Implantieren einer Deuterium- und Wasserstoff co-dotierten Schicht an einer gewissen, vorgebebenen Tiefe des ersten Wafers; Bereitstellen eines zweiten Substrats; Aufwachsen einer zweiten Isolationsschicht auf einer oberen Fläche des zweiten Halbleitersubstrats zur Bildung eines zweiten Wafers; Bonden des ersten Wafers mit dem zweiten Wafer; Tempern des ersten Wafers und zweiten Wafers; Trennen eines Teils des ersten Wafers von dem zweiten Wafer; und Bilden einer Deuterium- und Wasserstoff co-dotierten Halbleiterschicht auf dem zweiten Wafer.

Description

  • AUFNAHME DURCH BEZUGNAHME
  • Diese Anmeldung beansprucht die Priorität der am 3. März 2016 eingereichten chinesischen Patentanmeldung 201610120565.2 , deren Inhalte in der vorliegenden Schrift vollständig durch Bezugnahme aufgenommen sind.
  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft ein Halbleitersubstrat und ein Verfahren zur Herstellung des Halbleitersubstrats, und insbesondere ein Silizium auf Isolator (SOI) Substrat und ein Verfahren zur Herstellung des SOI-Substrats.
  • HINTERGRUND
  • In den letzten Jahren haben viele Industriezweige Silizium-auf-Isolator (SOI) Substrat verwendet, um eine halbleiterbasierte integrierte Schaltung herzustellen, anstelle ein Stück eines Silizium-Wafers zu verwenden. Dies ist darauf zurückzuführen, dass die Verwendung eines SOI-Substrats mit dem Vorteil der Verringerung der parasitären Kapazität zwischen Drain und einem Substrat einhergeht, wodurch eine Leistung einer halbleiterbasierten integrierten Schaltung gefördert werden kann.
  • Hinsichtlich eines Verfahrens zur Herstellung einer Halbleitervorrichtung, wie etwa US Patent 5374564 , das ein Verfahren zur Dotierung von Wasserstoffionen in einen Silizium-Wafer und Bildung einer Ionen-dotierten Schicht mit einer vorbestimmten Tiefe des Silizium-Wafers bereitstellt. Dann wird der mit Wasserstoff-Ionen dotierte Siliziumwafer mit einem anderen Siliziumwafer gekoppelt, und eine Siliziumoxidschicht wird zwischen den zwei Siliziumwafern gebildet. Dann werden die beiden Siliziumwafer an der Ionen-dotierten Schicht durch eine Wärmebehandlung getrennt, wodurch eine monokristalline Schicht auf der Ionen-dotierten Schicht gebildet werden kann.
  • Zum Beispiel stellt US Patent 5872387 ein Verfahren zum Tempern eines Substratwachstums einer Gate-Oxid-Schicht bei einer Deuterium-Gashülle bereit, wodurch ungesättigte Bindungen zwischen dem Gate-Oxid und dem Substrat entfernt werden können. Jedoch sollte dieses Verfahren unter sehr hohem Deuterium-Druck erfolgen, so dass Kosten zur Herstellung einer Halbleitervorrichtung steigen.
  • Angesichts des oben beschriebenen Stands der Technik besteht Bedarf an einem verbesserten Verfahren zur Herstellung eines SOI-Substrats, welches zumindest die oben-beschriebenen Nachteile behebt.
  • DARSTELLUNG
  • Eine Aufgabe der vorliegenden Erfindungsanmeldung besteht darin, ein SOI-Substrat und ein Verfahren hierfür bereitzustellen, wobei das SOI-Substrat einen Vorteil der Verringerung der parasitären Kapazität zwischen einem Drain und einem Substrat hat, und die Kosten zur Herstellung des SOI-Substrats gering sein können.
  • Um die oben genannten Probleme zu lösen, stellt die vorliegende Erfindungsanmeldung ein Verfahren zur Herstellung eines SOI-Substrats bereit, und das Verfahren umfasst: Bereitstellen eines ersten Halbleitersubstrats; Aufwachsen einer ersten Isolationsschicht auf einer oberen Fläche des ersten Halbleitersubstrats zur Bildung eines ersten Wafers; Bestrahlen des ersten Halbleitersubstrats über einen Ionenstrahl zur Bildung einer Deuterium- und Wasserstoff-co-dotierten Schicht bis zu einer vorgegebenen Tiefe von einer oberen Fläche der ersten Isolationsschicht; Bereitstellen eines zweiten Substrats; Aufwachsen einer zweiten Isolationsschicht auf einer oberen Fläche des zweiten Halbleitersubstrats zur Bildung eines zweiten Wafers; Face-to-Face Bonden des ersten Wafers mit dem zweiten Wafer; Tempern des ersten Wafers und zweiten Wafers; Trennen eines Teils des ersten Wafers von dem zweiten Wafer; Bilden einer Deuterium und Wasserstoff co-dotierten Halbleiterschicht auf dem zweiten Wafer.
  • Die vorliegende Erfindungsanmeldung stellt ferner ein SOI-Substrat bereit, welches aufweist: ein Halbleitersubstrat; eine Isolationsschicht, die auf einer oberen Fläche des Halbleitersubstrats aufgewachsen wird; und eine Deuterium und Wasserstoff co-dotierte Halbleiterschicht, die auf der Isolationsschicht aufgewachsen wird.
  • KURBESCHREIBUNG DER ZECIHNUNGEN
  • Beispielhafte Ausführungsformen werden aus der nachfolgenden detaillierten Beschreibung in Zusammenschau mit den beigefügten Zeichnungen besser verstanden, in denen:
  • 1 ein Ablaufdiagramm eines Verfahrens zur Herstellung eines SOI-Substrats gemäß einer Ausführungsform der vorliegenden Erfindung ist; und
  • die 2A bis 2H Querschnittsansichten eines Verfahren zur Herstellung eines SOI-Substrats sind.
  • DETAILLIERTE BESCHREIBUNG
  • Für ein umfassenden Verständnis der vorliegenden Offenbarung und ihrer Vorteile wird nun in Zusammenschau mit den beigefügten Zeichnungen auf die nachfolgende Beschreibung Bezug genommen, wobei in den Zeichnungen gleiche Bezugszeichen gleiche Merkmale andeuten. Fachmänner werden andere Variationen zur Implementierung von beispielhaften Ausführungsformen, einschließlich der hier beschriebenen, verstehen.
  • 1 stellt ein Verfahren zur Herstellung eines SOI-Substrats gemäß einer Ausführungsform dieser Erfindung bereit, und das Herstellungsverfahren umfasst:
    • Schritt 101 (S101): Bereitstellen eines ersten Halbleitersubstrats;
    • Schritt 102 (S102): Aufwachsen einer ersten Isolationsschicht auf einer Bodenfläche des ersten Halbleitersubstrats zur Bildung eines ersten Wafers;
    • Schritt 103 (S103): Deuterium und Wasserstoff werden als Quellengase verwendet, und Bestrahlen des ersten Halbleitersubstrats über einen Deuterium und Wasserstoff Ionen Co-Strahl zur Bildung einer Deuterium und Wasserstoff co-dotierten Schicht bis zu einer vorgegebenen Tiefe von einer oberen Fläche der ersten Isolationsschicht;
    • Schritt 104 (S104): Bereitstellen eines zweiten Halbleitersubstrats;
    • Schritt 105 (S105): Aufwachsen einer zweiten Isolationsschicht auf einer oberen Fläche des zweiten Halbleitersubstrats zur Bildung eines zweiten Wafers;
    • Schritt 106 (S106): Face-to-Face Bonden des ersten Wafers mit dem zweiten Wafer;
    • Schritt 107 (S107): Tempern des ersten Wafers und des zweiten Wafers;
    • Schritt 108 (S108): Trennen eines Teils des ersten Wafers von dem zweiten Wafer; und
    • Schritt 109 (S109): Bilden einer Deuterium und Wasserstoff co-dotierten Halbleiterschicht des zweiten Wafers;
    • Schritt 110 (S110): Wiederverwenden des abgetrennten Teils des ersten Wafers.
  • Um das Verfahren zur Herstellung des Silizium-auf-Isolator (SOI) genauer zu beschreiben, stellen die 2A bis 2G Querschnittsansichten eines Verfahrens zur Herstellung eines SOI-Substrats bereit.
  • Der erste Schritt wird in 2A beschrieben, ein erstes Halbleitersubstrat 100 wird bereitgestellt, wobei das Material des ersten Halbleitersubstrats 100 ein Gruppe IV, SiGe, Gruppe III-V Verbund, Gruppe III Stickstoff-Verbund, oder Gruppe II-VI Verbund sein kann. In einer Ausführungsform ist das Material des ersten Halbleitersubstrats 100 Ein-Kristall-Silizium. In einer anderen Ausführungsform ist das Material des ersten Halbleitersubstrats 100 SiGe, und der Massenanteil von Germanium liegt zwischen 5%~90%.
  • Der nächste Vorgang wird in 2B beschrieben, eine erste Isolationsschicht 104 wird auf einer oberen Oberfläche 102 des ersten Halbleitersubstrats 100 zur Bildung eines ersten Wafers 106 aufgewachsen, wobei das Material der ersten Isolationsschicht 104 Siliziumdioxid, Siliziumnitrid, oder Aluminiumnitrid beinhalten kann. In einer Ausführungsform ist das Material der ersten Isolationsschicht Siliziumdioxid und die Dicke der ersten Isolationsschicht 104 kann zwischen 0,1 nm und 500 nm liegen.
  • Der nächste Vorgang wird in 2C beschrieben, Wasserstoff und Deuterium können durch ein elektrisches Feld zur Erzeugung eines Wasserstoffplasmas und eines Deuteriumplasmas prozessiert werden, und ein Wasserstoff- und Deuterium co-dotierter Ionen Co-Strahl kann durch Heranziehen von Wasserstoffionen aus einem Wasserstoffplasma und Deuteriumionen aus einem Deuteriumplasma erzeugt werden. Der erste Wafer 106 wird von einem Wasserstoff- und Deuteriumionen Co-Strahl 108 zur Implantation einer Deuterium- und Wasserstoff Co-Dotierungsschicht 112 bis zu einer vorgegebenen Tiefe H von einer oberen Fläche 110 der ersten Isolationsschicht 110 bestrahlt. Die vorgegebene Tiefe H kann durch eine Beschleunigungsenergie des Wasserstoff- und Deuteriumionen Co-Strahls 108 und einen Einfallswinkel des Wasserstoff- und Deuteriumionen Co-Strahls 108 gesteuert werden, wobei die Beschleunigungsenergie des Wasserstoff- und Deuteriumionen Co-Strahls 108 durch eine Beschleunigungsspannung und eine Dotierungskonzentration gesteuert werden kann. In einer Ausführungsform ist die vorgegebene Tiefe H zwischen 0,1 μm und 5 μm, eine Beschleunigungsspannung des Wasserstoff- und Deuteriumionen-Co-Strahls 108 liegt zwischen 1 keV und 200 keV, und eine Dotierungsdosierung des Wasserstoff- und Deuteriumionen Co-Strahls 108 liegt zwischen 1016 Ionen/cm2 und 2 × 1017 Ionen/cm2.
  • Der nächste Schritt wird in 2D beschrieben, ein zweites Halbleitersubstrat 200 wird bereitgestellt, wobei das Material des zweiten Halbleitersubstrats 200 ein Gruppe IV Element, Silizium-Germanium (SiGe), Gruppe III-V Verbund, Gruppe III Stickstoff Verbund, oder Gruppe II-VI Verbund beinhalten kann. In einer Ausführungsform ist das Material des zweiten Halbleitersubstrats 200 Einkristall-Silizium.
  • Der nächste Vorgang wird in 2E beschrieben, eine zweite Isolationsschicht 204 wird auf einer oberen Fläche 202 des zweiten Halbleitersubstrats 200 zur Bildung eines zweiten Wafers 206 aufgewachsen, wobei das Material der zweiten Isolationsschicht 204 Siliziumdioxid, Siliziumnitrid, oder Aluminiumnitrid beinhalten kann. In einer Ausführungsform ist das Material der zweiten Isolationsschicht 204 Siliziumdioxid und die Dicke der zweiten Isolationsschicht 204 kann zwischen 0,05 nm und 10 nm liegen.
  • Der nächste Schritt wird in 2F beschrieben, der erste Wafer 106 wird mit dem zweiten Wafer 206 face-to-face gebondet. In einer Ausführungsform wird der erste Wafer 106 mit dem zweiten Wafer 206 durch einen hydrophilen Bonding-Vorgang gebondet, wobei der erste Wafer 106 mit dem zweiten Wafer 206 bei einer Temperatur zwischen 200 Grad Celsius und 400 Grad Celsius gebondet wird. Die detaillierten Schritte des hydrophilen Bonding-Vorgangs umfasst ferner die Schritte: Anfeuchten der ersten Isolationsschicht 104 und der zweiten Isolationsschicht 204; Kontaktieren der angefeuchteten ersten Isolationsschicht 104 mit der angefeuchteten zweiten Isolationsschicht 204; und Pressen der ersten Isolationsschicht 104 und der zweiten Isolationsschicht 204 zum engen Bonden der ersten Isolationsschicht 104 mit der zweiten Isolationsschicht 204.
  • Der nächste Schritt wird in 2G beschrieben, der erste Wafer 106 und der zweite Wafer 206 werden getempert, und der Temperprozess umfasst die Schritte: Erwärmen des ersten Wafers 106 und des zweiten Wafers 206 auf eine Temperatur zwischen 600 Grad Celsius und 900 Grad Celsius; Kühlen des ersten Wafers 106 und des zweiten Wafers 206 auf eine Temperatur zwischen 400 Grad Celsius und 600 Grad Celsius, wobei eine Zeit zur Kühlung des ersten Wafers 106 und des zweiten Wafers 206 zwischen 30 Minuten und 120 Minuten liegt. Nach dem Tempern des ersten Wafers 106 und des zweiten Wafers 206 wird die Deuterium- und Wasserstoff co-dotierte Schicht 112 zu einer Vielzahl von Deuterium- und Wasserstoff co-dotierten Bläschen 300 verbracht.
  • Der nächste Schritt wird in 2H beschrieben, ein Teil des ersten Wafers 106 wird von dem zweiten Wafer 206 zur Bildung einer Deuterium und Wasserstoff Co-Dotierungs-Halbleiterschicht 400 getrennt, wobei die Deuterium- und Wasserstoff-Co-Dotierungs-Halbleiterschicht 400 mit der ersten Isolationsschicht 104 gebondet wird und eine Dicke der Deuterium- und Wasserstoff Co-Dotierungs-Halbleiterschicht 400 zwischen 50 Å und 50.000 Å liegt, und die Deuterium- und Wasserstoff Co-dotierten Bläschen 300 in der Deuterium und Wasserstoff Co-Dotierungs-Halbleiterschicht 400 sind.
  • Es ist erwähnenswert, dass der abgetrennte Teil des ersten Wafers 106 vermittels chemisch-mechanischem Polieren (CMP) weiter bearbeitet werden und gesäubert werden kann, so dass der abgetrennte Teil des ersten Wafers 106 zur Senkung von Kosten wiederverwendet werden kann. Der zweite Wafer 106, der mit der Deuterium- und Wasserstoff Co-Dotierungs-Halbleiterschicht 400 gebondet wird, kann ferner auf 10.000 Grad Celsius erwärmt werden, und eine Zeit zur Erwärmung des zweiten Wafers 106 liegt zwischen 30 Minuten und 8 Stunden.
  • Weil eine nichtgesättigte Bindung eine höhere Aktivität besitzt, kann ein Fallenzentrum hergestellt werden, um zu bewirken, dass ein Elektron nochmals mit einer Elektronenfehlstelle angebunden wird. In der Folge nimmt eine Flexibilität einer Halbleitervorrichtung gegenüber „Hot-Carrier-Effekten” ab. Diese Erfindung stellt ein SOI Substrat zur Herstellung einer Halbleitervorrichtung bereit. Das SOI Substrat kann eine parasitäre Kapazität zwischen Drain und Source der Halbleitervorrichtung verringern, in dem SOI Substrat dotierte Deuteriumatome (oder Deuterioumionen) können in eine Grenzfläche zwischen einem Gate-Oxid und dem SOI Substrat diffundiert werden, nachdem das Gate-Oxid auf dem SOI Substrat aufgewachsen wird, und Deuteriumatome (oder Deuteriumionen) werden kovalent mit Halbleiteratomen zur Beseitigung der nicht-gesättigten Bindungen und Erhöhung der Flexibilität der Halbleitervorrichtung gegenüber „Hot-Carrier-Effekten” gebunden.
  • Obgleich verschiedene Ausführungsformen gemäß den offenbarten Prinzipien obenstehend beschrieben wurden, sei angemerkt, dass diese lediglich beispielhaft dargestellt wurden, und nicht beschränkend sind. Somit sollte die Weite und der Schutzumfang der beispielhaften Ausführungsform(en) nicht durch eine der oben beschriebenen Ausführungsformen beschränkt werden, sondern nur in Übereinstimmung mit den Ansprüchen und deren Entsprechungen definiert werden, die aus dieser Offenbarung hervorgehen. Ferner werden die obigen Vorteile und Merkmale in beschriebenen Ausführungsformen bereitgestellt, sollen jedoch nicht die Anwendung solcher ausgegebener Ansprüche auf Verfahren und Strukturen beschränken, die einen oder alle der obigen Vorteile erzielen.
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  • Zitierte Patentliteratur
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    • US 5374564 [0004]
    • US 5872387 [0005]

Claims (10)

  1. Herstellungsverfahren eines Silizium-auf-Isolator-Substrats, umfassend die Schritte: Bereitstellen eines ersten Halbleitersubstrats; Aufwachsen einer ersten Isolationsschicht auf einer oberen Fläche des ersten Halbleitersubstrats zur Bildung eines ersten Wafers; Bestrahlen des ersten Halbleitersubstrats über einen Ionenstrahl zur Bildung einer Deuterium- und Wasserstoff co-dotierten Schicht bis zu einer vorgegebenen Tiefe von einer oberen Fläche der ersten Isolationsschicht; Bereitstellen eines zweiten Substrats; Aufwachsen einer zweiten Isolationsschicht auf einer oberen Fläche des zweiten Halbleitersubstrats zur Bildung eines zweiten Wafers; Face-to-Face Bonden des ersten Wafers mit dem zweiten Wafer; Tempern des ersten Wafers und zweiten Wafers; Trennen eines Teils des ersten Wafers von dem zweiten Wafer; und Bilder einer Deuterium- und Wasserstoff co-dotierten Halbleiterschicht auf dem zweiten Wafer.
  2. Verfahren nach Anspruch 1, wobei die Deuterium- und Wasserstoff co-dotierte Schicht an dem ersten Halbleitersubstrat durch einen Wasserstoff- und Deuteriumionen-Co-Strahl implantiert wird, und eine Beschleunigungsspannung des Wasserstoff- und Deuteriumionen-Co-Strahls zwischen 1 KeV und 200 KeV liegt und eine Dotierungsdosierung des Wasserstoff- und Deuteriumionen-Co-Strahls zwischen 1016 Ionen/cm2 und 2 × 1017 Ionen/cm2 liegt.
  3. Verfahren nach Anspruch 1, wobei der erste Wafer mit dem zweiter Wafer bei einer Temperatur zwischen 200 Grad Celsius und 400 Grad Celsius face-to-face gebondet wird.
  4. Verfahren nach Anspruch 1, wobei der Schritt des Bondens des ersten Wafers mit dem zweiten Wafer ferner umfasst: Anfeuchten der ersten Isolationsschicht und der zweiten Isolationsschicht; Kontaktieren der ersten Isolationsschicht mit der zweiten Isolationsschicht; und Pressen der ersten Isolationsschicht und der zweiten Isolationsschicht zum Bonden der ersten Isolationsschicht an der zweiten Isolationsschicht.
  5. Verfahren nach Anspruch 1, wobei der Schritt des Tempern des ersten Wafers und zweiten Wafers ferner umfasst: Erwärmen des ersten Wafers und des zweiten Wafers auf eine Temperatur zwischen 600 Grad Celsius und 900 Grad Celsius; und Kühlen des ersten Wafers und des zweiten Wafers auf eine Temperatur zwischen 400 Grad Celsius und 600 Grad Celsius.
  6. Verfahren nach Anspruch 5, wobei eine Zeit zur Kühlung des ersten Wafers und des zweiten Wafers zwischen 30 Minuten und 120 Minuten beträgt.
  7. Verfahren nach Anspruch 1, wobei eine Dicke der Deuterium- und Wasserstoff co-dotierten Halbleiterschicht zwischen 50 Å und 50.000 Å beträgt.
  8. Verfahren nach Anspruch 1, ferner umfassend einen Schritt des Erwärmens des zweiten Wafers auf 10.000 Grad Celsius nochmals nach dem Trennen eines Teils des ersten Wafers von dem zweiten Wafer.
  9. Silizium-auf-Isolator-Substrat, aufweisend: ein Halbleitersubstrat; eine Isolationsschicht, die auf einer oberen Fläche des Halbleitersubstrats aufgewachsen ist; und eine Deuterium und Wasserstoff co-dotierte Halbleiterschicht, die auf einer oberen Fläche der Isolationsschicht aufgewachsen ist.
  10. Silizium-auf-Isolator-Substrat nach Anspruch 9, wobei eine Dicke der Deuterium- und Wasserstoff co-dotierten Halbleiterschicht zwischen 50 Å und 50.000 Å liegt.
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