DE112013001289T5

DE112013001289T5 - Verfahren zum Testen einer Halbleiter-auf-lsolator-Struktur und Anwenden des Tests auf das Herstellungsverfahren einer solchen Struktur

Info

Publication number: DE112013001289T5
Application number: DE112013001289.8T
Authority: DE
Inventors: Patrick Reynaud; Walter Schwarzenbach; Konstantin Bourdelle; Jean-François Gilbert
Original assignee: Soitec SA
Current assignee: Soitec SA
Priority date: 2012-03-05
Filing date: 2013-02-18
Publication date: 2014-12-24
Also published as: CN104160494B; FR2987682A1; CN104160494A; JP2015513802A; US9698063B2; KR102090175B1; SG11201405030QA; SG10201606844PA; JP6163504B2; US20150014822A1; FR2987682B1; KR20140142699A; WO2013132301A1

Abstract

Die Erfindung betrifft ein Verfahren zum Testen einer Halbleiter-auf-Isolator-Struktur, umfassend ein Trägersubstrat (3), eine dielektrische Schicht (2) mit einer Dicke von weniger als 50 nm und eine Halbleiterschicht (12), wobei die Struktur eine Verbindungsgrenzfläche (I) zwischen der dielektrischen Schicht (2) und dem Trägersubstrat (1) oder der Halbleiterschicht (12) oder innerhalb der dielektrischen Schicht (2) aufweist, dadurch gekennzeichnet, dass das Verfahren das Messen der Ladung bis zum Zusammenbruch (QBD) der dielektrischen Schicht (2) und das Ableiten von Informationen aus der Messung in Bezug auf die Wasserstoffkonzentration in der Schicht (2) und/oder an der Verbindungsgrenzfläche (I) umfasst. Die Erfindung betrifft auch ein Verfahren zur Herstellung eines Halbleiter-auf-Isolator-Struktursatzes, das die Durchführung des Tests an einer Strukturprobe aus dem Satz umfasst.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft ein Verfahren zum Testen und ein Verfahren zur Herstellung einer Halbleiter-auf-Isolator-Struktur, die der Reihe nach von ihrer Basis bis zu ihrer Oberfläche ein Trägersubstrat, eine dielektrische Schicht mit einer Dicke von weniger als 50 nm und eine Halbleiterschicht umfasst.
HINTERGRUND DER ERFINDUNG
Bei Strukturen vom Typ Halbleiter-auf-Isolator (SeOI) wird die Halbleiterschicht durch eine vergrabene dielektrische Schicht elektrisch von dem Trägersubstrat isoliert.
Umfasst das Material der dielektrischen Schicht Siliziumdioxid (SiO₂), wird die vergrabene dielektrische Schicht im Allgemeinen durch das Akronym BOX, das von dem Ausdruck Buried OXide abgeleitet ist, gekennzeichnet.
In teilweise verarmten (PD) SeOI-Strukturen beträgt die Dicke der vergrabenen dielektrischen Schicht im Allgemeinen mehr als 100 nm und ist somit ausreichend, um die elektrische Integrität und die Qualität der Schicht zu garantieren.
Andererseits weisen in vollständig verarmten (FD) SeOI-Strukturen, die Halbleiterschicht und die vergrabene dielektrische Schicht eine ultradünne Dicke, d. h. weniger als 50 nm, möglicherweise nur etwa 5 nm, auf.
Solche Strukturen sind insbesondere für die Herstellung von Transistoren bestimmt, wobei die Kanalschicht in oder auf der ultradünnen Halbleiterschicht, die nicht dotiert ist, ausgebildet ist.
Dank der ultradünnen Dicke der vergrabenen dielektrischen Schicht und der Halbleiterschicht, weisen diese Strukturen den Vorteil auf, dass eine genaue Steuerung des Transistorkanals ermöglicht, der Kurzkanaleffekt verbessert und die Variabilität des Transistors verringert wird.
Die Eigenschaften dieser Transistoren ermöglichen eine signifikante Reduzierung der Gate-Länge.
Darüber hinaus gewährleistet die ultradünne vergrabene dielektrische Schicht eine verbesserte elektrostatische Steuerung und bietet die Möglichkeit, eine Spannung an der Rückfläche – mithilfe einer Elektrode, die auf der Fläche des Trägersubstrats gegenüber der Halbleiterschicht angeordnet ist – zur Steuerung der Schwellenspannung oder zur Anpassung der Leistung/des Leistungsausgleichs anzulegen.
In diesem Zusammenhang sei auf die Veröffentlichungen von R. Tsuchiya et al., IEDM Proc., 2007, S. 475 und F. Andrieu et al., VLSI Tech. Proc., 57, 2010, verwiesen.
Für das wirksame Anlegen einer Spannung an der Rückfläche muss für Transistoren auf Basis von Verfahren mit vollständiger Verarmung mit einer Größe von 28 nm, die Dicke der vergrabenen dielektrischen Schicht weniger als 50 nm und vorzugsweise 25 nm betragen.
Noch dünnere dielektrische Schichten – bis hinunter auf 5 nm – sind für zukünftige Transistorgrößen zu erwarten.
Die sehr dünne vergrabene dielektrische Schicht, die einer an der hinteren Fläche angelegten Spannung in der Größenordnung von einigen Volt zu widerstehen hat, wirft Fragen hinsichtlich der elektrischen Zuverlässigkeit auf.
Dieses Problem wird in dem Artikel von Ishigaki et al., IEEE Trans. Electron. Devices, 58 (4), S. 1197, 2011 behandelt.
Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Messung der elektrischen Qualität der vergrabenen dielektrischen Schicht im Hinblick auf ihre Anwendung in Verfahren mit vollständiger Verarmung zu definieren.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren bereitzustellen, das eine Verbesserung der elektrischen Eigenschaften der dielektrischen Schicht einer Halbleiter-auf-Isolator-Struktur ermöglicht, die in Verfahren mit vollständiger Verarmung eingesetzt werden soll.
KURZE BESCHREIBUNG DER ERFINDUNG
Gemäß der vorliegenden Erfindung wird ein Verfahren zum Testen einer Halbleiter-auf-Isolator-Struktur bereitgestellt, die der Reihe nach von ihrer Basis bis zu ihrer Oberfläche ein Trägersubstrat, eine dielektrische Schicht mit einer Dicke von weniger als 50 nm und eine Halbleiterschicht umfasst, wobei die Struktur eine Verbindungsgrenzfläche zwischen dem Trägersubstrat und der dielektrischen Schicht oder zwischen der dielektrischen Schicht und der Halbleiterschicht oder im Inneren der dielektrischen Schicht aufweist.
Das Verfahren ist dadurch gekennzeichnet, dass es das Messen der Ladung bis zum Zusammenbruch Q_BD der dielektrischen Schicht und das Ableiten von Informationen aus der Messung in Bezug auf die Wasserstoffkonzentration in der Schicht und/oder an der Verbindungsgrenzfläche umfasst.
Zur Messung der Ladung bis zum Zusammenbruch ist wenigstens ein Kondensator auf der Halbleiter-auf-Isolator-Struktur vorgesehen, wobei das Bilden des wenigstens einen Kondensators das Abscheiden einer Gate-Elektrode auf der Halbleiterschicht und das Bilden von Gräben durch die dielektrische Schicht um das Gate umfasst, und wobei die Ladung bis zum Zusammenbruch für jeden Kondensator gemessen wird.
Ein weitere Aufgabe der vorliegenden Erfindung betrifft ein Verfahren zur Bestimmung der Temperatur und der Dauer einer Wärmebehandlung, die auf eine Halbleiter-auf-Isolator-Struktur angewendet wird, die der Reihe nach von ihrer Basis bis zu ihrer Oberfläche ein Trägersubstrat, eine dielektrische Schicht mit einer Dicke von weniger als 50 nm und eine Halbleiterschicht umfasst, wobei das Herstellungsverfahren die folgenden Schritte umfasst:

a) Bereitstellen eines Donator-Substrats, das die Halbleiterschicht aufweist,
b) Bilden der dielektrischen Schicht auf der Oberfläche der Halbleiterschicht des Donator-Substrats und/oder auf der Oberfläche des Trägersubstrats,
c) Verbinden (Bonden) des Donator-Substrats mit dem Trägersubstrat, wobei sich die dielektrische Schicht an der Verbindungsgrenzfläche befindet,
d) Übertragen der Halbleiterschicht von dem Donator-Substrat auf das Trägersubstrat zur Bildung der Halbleiter-auf-Isolator-Struktur,
e) Anwenden einer Wärmebehandlung auf die Struktur bei einer Temperatur zwischen 1000°C und 1250°C für eine Dauer zwischen 3 Minuten und 100 Stunden, um Wasserstoffatome aus der dielektrischen Schicht und/oder der Verbindungsgrenzfläche zu entfernen.

Das Verfahren ist dadurch gekennzeichnet, dass die Struktur gemäß den Schritten (a) bis (d) hergestellt wird, dass das Testverfahren, wie oben definiert, an der Struktur durchgeführt wird, und dass die Dauer und die Temperatur der Wärmebehandlung in Schritt (e) als eine Funktion der gemessenen Ladung bis zum Zusammenbruch gewählt werden, um nach der Wärmebehandlung eine Ladung bis zum Zusammenbruch zu erhalten, die größer als oder gleich einem vorbestimmten Schwellenwert ist.
Eine weitere Aufgabe der vorliegenden Erfindung betrifft ein Verfahren zur Herstellung eines Satzes von Halbleiter-auf-Isolator-Strukturen, wobei jede Struktur der Reihe nach von ihrer Basis bis zu ihrer Oberfläche ein Trägersubstrat, eine dielektrische Schicht mit einer Dicke von weniger als 50 nm und eine Halbleiterschicht umfasst, dadurch gekennzeichnet, dass das Verfahren die folgenden Schritte umfasst:

• Bereitstellen eines Donator-Substrats, das die Halbleiterschicht aufweist,
• Bilden der dielektrischen Schicht auf der Oberfläche der Halbleiterschicht des Donator-Substrats und/oder auf der Oberfläche des Trägersubstrats,
• Verbinden (Bonden) des Donator-Substrats mit dem Trägersubstrat, wobei sich die dielektrische Schicht an der Verbindungsgrenzfläche befindet,
• Übertragen der Halbleiterschicht von dem Donator-Substrat auf das Trägersubstrat zur Bildung der Halbleiter-auf-Isolator-Struktur,
• Anwenden einer Wärmebehandlung auf die Struktur bei einer Temperatur zwischen 1000°C und 1250°C für eine Dauer zwischen 3 Minuten und 100 Stunden, um Wasserstoffatome aus der dielektrischen Schicht und/oder der Verbindungsgrenzfläche zu entfernen,
• Abtasten einer Struktur aus dem Satz und Durchführen des zuvor definierten Testverfahrens an der Struktur, um zu überprüfen, ob die Ladung bis zum Zusammenbruch der Struktur größer oder gleich einem vorbestimmten Schwellenwert ist.

Der Schwellenwert kann beispielsweise 10 C/cm² betragen.
Die Dicke der Halbleiterschicht beträgt vorzugsweise zwischen 1 und 30 nm.
Darüber hinaus beträgt die Dicke der dielektrischen Schicht vorzugsweise zwischen 3 und 50 nm oder vorzugsweise zwischen 10 und 30 nm.
Das Material der Halbleiterschicht wird vorteilhafterweise aus Silizium, verspannten Silizium (sSi), Silizium-Germanium (SiGe), verspannten Silizium-Germanium (sSiGe), Germanium, verspannten Germanium (sGe) und Halbleitern der Gruppen III–V ausgewählt.
Die dielektrische Schicht kann eine Schicht aus Siliziumdioxid, eine Schicht aus nitriertem Siliziumdioxid, eine Schicht aus Siliziumoxinitrid und/oder einem Schichtstapel aus Siliziumdioxid, Siliziumnitrid und/oder Aluminiumoxid umfassen.
Die Temperatur der Wärmebehandlung liegt vorzugsweise zwischen 1050 und 1200°C.
Die Dauer der Wärmebehandlung beträgt vorzugsweise zwischen 5 Minuten und 2 Stunden.
In einer Ausführungsform wird die Wärmebehandlung in einer Atmosphäre aus Argon oder einer Mischung aus Argon und Stickstoff durchgeführt.
Vor der Anwendung der Wärmebehandlung kann vorteilhafterweise eine Oxid-Schutzschicht auf der Halbleiter-auf-Isolator-Struktur gebildet werden.
Eine weitere Aufgabe betrifft eine Halbleiter-auf-Isolator-Struktur, die mit dem oben beschriebene Verfahren mit einer Ladung bis zum Zusammenbruch von mehr als oder gleich 10 C/cm² herstellbar ist.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden detaillierten Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen, in denen:
1A bis 1D schematisch die Herstellung der Halbleiter-auf-Isolator-Struktur mit dem Smart-Cut^TM-Verfahren darstellen,
2 das SIMS-Profil einer SOI-Struktur vor der langen Wärmebehandlung, die während der Fertigstellung des SOI nach Bruch durchgeführt wird, zeigt,
3 ein Diagramm, das den Wert der Ladung bis zum Zusammenbruch als Funktion der Dauer und der Temperatur der Wärmebehandlung darstellt, zeigt,
4 ein Diagramm, das die Entwicklung der Ladung bis zum Zusammenbruch als Funktion der Wärmebehandlungstemperatur für eine festgelegte Zeitdauer von 2 Stunden darstellt, zeigt,
5 das SIMS-Profil einer Struktur ähnlich jener, die das SIMS-Profil der 3 aufweist, nach der Anwendung der Wärmebehandlung zeigt.
Für eine klare Darstellung der Zeichnungen sind die verschiedenen Schichten hierin nicht maßstabsgetreu dargestellt.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
1A bis 1D zeigen schematisch die Herstellungsschritte für eine Halbleiter-auf-Isolator-Struktur auf der Grundlage des Smart-Cut^TM-Verfahrens.
Unter Bezugnahme auf die 1A wird ein Donator-Substrat 1 bereitgestellt, auf dem eine dielektrische Schicht 2 gebildet wird.
Das Donator-Substrat 1 kann fest sein, das heißt, es kann aus einem einzigen Halbleitermaterial, das jenes der zu bildenden Halbleiterschicht der SeOI Struktur umfasst, gebildet sein.
Alternativ kann das Donator-Substrat (nicht dargestellt) ein Verbundsubstrat umfassen, d. h. es kann aus einem Stapel von mindestens zwei Schichten aus unterschiedlichen Materialien gebildet sein, von denen eine auf ihrer Oberfläche ein Halbleitermaterial aufweist, das die Halbleiterschicht bilden soll.
Das Material der Halbleiterschicht wird aus Silizium (die Struktur wird dann als Silizium-auf-Isolator (SOI) bezeichnet), verspanntem Silizium (sSi) (die Struktur wird dann als verspanntes Silizium-auf-Isolator (sSOI) bezeichnet), Silizium-Germanium (SiGe), verspanntem Silizium-Germanium (sSiGe), Germanium, verspanntem Germanium und Halbleitermaterialien der Gruppen III–V ausgewählt – mit der Bezeichnung ”Material der Gruppen III–V” ist eine Legierung aus mindestens einem Element der Gruppe III und mindestens einem Element der Gruppe V des Periodensystems der Elemente gemeint.
Indem eine Verspannung auf das Halbleitermaterial und/oder eine Legierung mit Germanium aufgebracht wird, erhöht sich die Beweglichkeit der Ladungsträger in der Halbleiterschicht.
Die dielektrische Schicht 2 kann durch Oxidation des Donator-Substrats 1 gebildet werden, sofern letzteres aus Silizium gebildet ist; die dielektrische Schicht umfasst dann Siliziumdioxid (SiO₂).
Die Oxidation kann eine Trockenoxidation, Nassoxidation und/oder eine Oxidation mittels ISSG-Verfahren (In Situ Steam Generation bzw. in situ Dampferzeugung) umfassen.
Die dielektrische Schicht 2 kann, sofern sie aus SiO₂ gebildet ist, in gleicher Weise durch die Abscheidung von Oxid durch ein LPCVD, PECVD oder ein anderes Abscheidungsverfahren, wie jenes, das beispielsweise mit einer Vorstufe vom Typ TEOS erhalten wird, gebildet werden.
Jedoch ist das Material der dielektrischen Schicht nicht auf SiO₂ beschränkt, sondern kann nitriertes Siliziumdioxid (das beispielsweise durch Plasma-Nitrierung von thermischem SiO₂ gebildet wird, wodurch ein SiO_xN_y/SiO₂ Stapel erzeugt wird, dessen Dicke und Stöchiometrie von den Anwendungen abhängen), Siliziumoxinitrid (mit der allgemeinen Formel SiO_xN_y) oder auch einen Schichtstapel aus Siliziumdioxid, Siliziumnitrid (Si₃N₄) und/oder Aluminiumoxid (Al₂O₃) umfassen.
Für weitere Einzelheiten über Siliziumoxinitrid wird auf das Dokument ”Propriétés optiques et électriques de couches minces d'oxynitrure de silicium déposées par pulvérisation cathodique r. f. réactive” von F. Rebib, PhD [”Optical and electrical properties of thin layers of silicon oxynitride deposited by reactive r. f. cathode sputtering”] verwiesen.
In dieser Ausführungsform dient die dielektrische Schicht 2 der Bildung der vergrabenen dielektrischen Schicht in der fertigen SeOI-Struktur.
In einer weiteren Ausführungsform (nicht gezeigt) kann die dielektrische Schicht vollständig auf dem Trägersubstrat gebildet werden, wobei das Donator-Substrat, falls nötig, dann nur mit einer Schicht aus nativem Oxid abgedeckt wird.
In einer weiteren Ausführungsform (nicht gezeigt) wird eine dielektrische Schicht auf sowohl dem Donator-Substrat als auch dem Trägersubstrate ausgebildet, so dass nach dem Verbinden der Substrate die Anordnung der beiden Schichten die vergrabene dielektrische Schicht bilden.
Für eine vollständig verarmte SeOI-Struktur weist die vergrabene dielektrische Schicht eine Dicke zwischen 3 und 50 nm, vorzugsweise zwischen 10 und 30 nm, auf.
Unter Bezugnahme auf die 1B, wird eine Atom-Art durch die dielektrische Schicht 2 in das Donator-Substrat 1 implantiert.
Die Implantationsdosis und -energie wird so gewählt, dass sich der Implantationspeak, d. h. die Fläche, in der die meisten der Arten in das Donator-Substrat 1 implantiert wurden, in einer Tiefe befindet, die größer als oder gleich der Dicke der Halbleiterschicht 12, die auf das Trägersubstrat übertragen wird, ist.
Während der Bestimmung der Implantationstiefe werden etwaige Endbearbeitungsbehandlungen, die an der Halbleiterschicht 12 nach dem Bruch beispielsweise im Hinblick auf die Verringerung der Oberflächenrauheit durchgeführt werden und die zu einer Verringerung der Dicke durch Materialverbrauch führen, berücksichtigt.
Bei der Implantationstiefe wird eine Verdünnungsfläche 11 gebildet, die die Halbleiterschicht 12 begrenzt.
Zu diesem Zweck kann eine einzelne Art (z. B. Wasserstoff) implantiert werden oder es kann eine Vielzahl von Arten (zum Beispiel Helium und Wasserstoff) gleichzeitig oder nacheinander implantiert werden.
Als Alternative zur Implantation können die Atom-Arten zum Beispiel durch Diffusion von der Oberfläche des Dontaor-Substrats in das Donator-Substrat eingebracht werden.
Mit Bezug auf die 1C wird das auf diese Weise implantierte Donator-Substrat 1 mit einem Trägersubstrat 3 derart verbunden, dass die dielektrische Schicht 2 an der Verbindungsgrenzfläche 1 angeordnet ist.
Das Trägersubstrat 3 kann fest oder als Verbund ausgebildet sein.
Das Trägersubstrat 3 weist im Wesentlichen eine Versteifungsfunktion gegenüber der zu übertragenden Halbleiterschicht auf.
Das Trägersubstrat kann zumindest eines der folgenden Materialien umfassen: monokristallines Silizium, polykristallines Silizium, Glas, Quarz, Metall, das mit polykristallinem Silizium bedeckt ist.
Das Bonden bzw. Verbinden umfasst vorteilhafterweise eine molekulare Adhäsionsverbindung.
Dem Bondingschritt geht vorzugsweise ein Oberflächenreinigungsschritt des Donator-Substrats und/oder des Trägersubstrats, die in Kontakt gebracht werden sollen, voran, um alle auf der Oberfläche vorhandenen Verunreinigungen zu entfernen.
Dieser Reinigungsschritt kann auch eine Aktivierung der Oberfläche eines oder beider Substrate zur Erhöhung der Bindungsenergie umfassen.
Reinigungs- und Aktivierungsverfahren sind dem Fachmann bekannt und werden daher in der vorliegenden Beschreibung nicht näher beschrieben.
Dem Verbindungsschritt folgt vorzugsweise eine Verdichtungswärmebehandlung mit dem Ziel, die Bindungsenergie zwischen den beiden in Kontakt gebrachten Oberflächen zu erhöhen.
Bezugnehmend auf die 1D wird das Donator-Substrat 1 in der Verdünnungsfläche 11 gebrochen.
Zu diesem Zweck kann eine mechanische, chemische und/oder thermische Kraft aufgebracht werden, um eine Bruchfront über der gesamten Oberfläche der Verdünnungsfläche zu erzeugen und auszubreiten.
Nach dem Brechen wird die gebildete SeOI-Struktur einerseits von dem Trägersubstrat 3, der dielektrischen Schicht 2 und der Halbleiterschicht 12 und andererseits von den Überresten des Donator-Substrats 1 getrennt.
Die Überreste (nicht gezeigt) können in vorteilhafter Weise für eine spätere Verwendung recycelt werden.
Die SeOI-Struktur für ihren Teil kann einer Nachbehandlung unterzogen werden, mit dem Ziel, die Halbleiterschicht zu heilen, die durch die Implantation beschädigt worden sein kann, die Rauheit der Halbleiterschicht, die mit dem Bruch in Zusammenhang steht, zu verringern, etc.
Solche Behandlungen umfassen beispielsweise RTA (Rapid Thermal Annealing bzw. schnelles thermisches Ausglühen) oder RTP (Rapid Thermal Processing bzw. schnelles thermisches Verfahren) Behandlungen, die kurze Wärmebehandlungen sind, d. h. mit einer Dauer von weniger als 2 Minuten.
Die Nachbehandlungen können auch Polierbehandlungen (beispielsweise chemisch-mechanisches Polieren (CMP)), Ätzen, etc., umfassen.
Im Allgemeinen können die Behandlungen zur Verringerung der Dicke der Halbleiterschicht 12 führen.
In der fertigen SeOI-Struktur, die nach einer der Nachbehandlungen erhalten wird, kann die Dicke der Halbleiterschicht zwischen 1 nm und einigen Mikrometern, vorzugsweise zwischen 1 und 50 nm, und besonders bevorzugt in etwa 12 nm betragen.
In dem zuvor beschriebenen und gezeigten Beispiel ist das verwendete Herstellungsverfahren ein Smart Cut^TM-Verfahren, aber es ist selbstverständlich, dass dieses Verfahren die Erfindung nicht einschränkt, und dass, ohne vom Umfang der vorliegenden Erfindung abzuweichen, ein anderes Verfahren zur Herstellung der Halbleiterstruktur durch Verbinden und Übertragen der Halbleiterschicht auf ein Trägersubstrat gewählt werden kann.
Zum Beispiel könnte das Verfahren das Verbinden des nicht verdünnt ausgebildeten Donator-Substrats mit dem Trägersubstrat und dann das Verdünnen des Donator-Substrats bis zur Erreichung der erforderlichen Dicke der Halbleiterschicht umfassen.
Andererseits ist der SIMOX-Prozess, der keinen Bondingschritt beinhaltet, sondern bei dem ein Postimplantationsausglühschritt bei einer Temperatur höher als 1250°C durchgeführt wird, vom Umfang der vorliegenden Erfindung ausgeschlossen.
Aufgrund des Verfahrens zur Herstellung der SeOI-Struktur ist es möglich, dass Wasserstoff in der dielektrischen Schicht und/oder in Grenzflächenfehlern eingeschlossen wurde, wobei die Grenzfläche, abhängig von dem gewählten Bondingverfahren, zwischen der dielektrischen Schicht und dem Trägersubstrat oder zwischen der dielektrischen Schicht und der Halbleiterschicht oder innerhalb der dielektrischen Schicht (im Fall eines Dielektrikum/Dielektrikum-Bondingverfahren) angeordnet ist.
Wird allerdings Wasserstoff durch die dielektrische Schicht in das Donator-Substrat implantiert, neigt es dazu, das dielektrische Material durch Kollisionen zwischen Atomen zu beschädigen.
Zudem können bei Verwendung eines Bondingschritts zwischen dem Donator-Substrat und dem Trägersubstrat Wassermoleküle an der Verbindungsgrenzfläche eingeschlossen werden.
Folglich werden einerseits während der Wärmebehandlung nach dem Verbinden (wie eine Verdichtungswärmebehandlung, RTA- oder RTP-Nachbehandlung, etc.) Wasserstoffatome (die von einigen der Wassermoleküle herrühren) in die dielektrische Schicht 2 diffundiert und andererseits an der Verbindungsgrenzfläche I in der dielektrischen Schicht 2 eingeschlossen.
Diese Phänomene wurden durch SIMS-Messungen der Wasserstoffkonzentration C_H (in Atome/cm³) als Funktion der Tiefe p (in nm ausgedrückt) der Halbleiter-auf-Isolator-Struktur bestätigt.
2 zeigt das SIMS-Profil einer SOI-Struktur, die ein Trägersubstrat 3, eine vergrabene Siliziumdioxid-(BOX)-Schicht mit einer Dicke von 25 nm und eine Siliziumschicht 12 mit einer Dicke von 12,5 nm aufweist.
Die SIMS-Messung ermöglicht die Messung einer hohen Wasserstoffflächendichte (in Atome/cm²) zwischen 5 × 10¹³ und 5 × 10¹⁵ Atome/cm², und in der Größenordnung von 5 × 10¹⁴ Atome/cm² in der BOX-Schicht 2.
Insbesondere zeigt die Kurve in der 2 einen sehr spitzen Peak auf Höhe der Verbindungsgrenzfläche I, der einer Wasserstoffkonzentration C_H von etwa 5 × 10²⁰ Atome/cm³ entspricht.
Die Erfinder haben somit eine Verbindung zwischen der Ladung bis zum Zusammenbruch Q_BD und dem Auftreten von Wasserstoff an der Verbindungsgrenzfläche und in der dielektrischen Schicht nachgewiesen.
Die Ladung bis zum Zusammenbruch ist eine Messung die derzeit der Überprüfung von Gate-Oxiden dient, die für MOS-Transistoren durch Abscheiden von Oxid auf einer SOI-Struktur und/oder durch thermische Oxidation der aktiven Schicht der SOI-Struktur hergestellt werden.
Im Gegensatz zur Herstellung der SOI-Struktur, die, wie oben beschrieben, einen Bondingschritt umfasst, beinhaltet die Herstellung einer Gate-Oxidschicht keinen Bondingschritt.
Für einen MOS-Transistor ist die Ladung bis zum Zusammenbruch kennzeichnend für die Zuverlässigkeit des Gate-Oxids.
Diese Größe wird in der Regel derart gemessen, dass der Stromfluss bei konstanter Spannung durch das Gate-Oxid gezwungen wird (oder durch Injektion von Ladungsträgern).
Zu diesem Zweck sind Kondensatoren vorgesehen, die an verschiedenen Stellen der SOI-Struktur verteilt angeordnet sind.
In einer an sich bekannten Weise, umfasst das Bilden eines Kondensators auf einer SOI-Struktur typischerweise das Abscheiden einer Gate-Elektrode auf der aktiven Schicht und das Bilden der Gräben um das Gate, um jeden Kondensator vom Rest der Struktur zu isolieren. Diese Gräben werden daher durch die dielektrische Schicht und in dem Trägersubstrat ausgebildet.
Eine Elektrode wird ebenfalls auf der Rückfläche des Trägersubstrats ausgebildet, um den Stromfluss durch die dielektrische Schicht zu zwingen.
Da die Messung der Ladung bis zum Zusammenbruch ein elektrisch destruktives Verfahren ist, wird die Messung an einer SOI-Strukturprobe durchgeführt, die einem Herstellungssatz entnommen wurde.
Der Zeitpunkt, an dem die Spannung abfällt (der der Beschädigung des Oxids entspricht), wird aufgezeichnet, und somit ist es möglich, die Gesamtladung bis zum Zusammenbruch des Oxids auf der Grundlage des Stroms zu diesem Zeitpunkt zu bestimmen.
Die Ladung bis zum Zusammenbruch (in C/cm²) ist durch folgende Gleichung definiert:
Die kritische Defektdichte N_BD ist durch die Gleichung definiert:
wobei A_OX der Bereich des Oxids (in cm²), T_OX die Dicke des Oxids (in nm), ξ die Defekterzeugungsrate, die von dem angelegten elektrischen Feld (eine Größe ohne Einheiten) abhängig ist, V die Spannung an den Anschlusspunkten des Oxids und T die Zeit des Zusammenbruchs sind.
Die Intensität des injizierten Stroms beträgt typischerweise zwischen 100 und 300 mA/cm².
Die Erfinder haben die Ladung bis zum Zusammenbruch Q_BD der zuvor beschriebenen Halbleiter-auf-Isolator-Struktur gemessen, indem diese nicht auf ein Gate-Oxid, sondern auf die vergrabene dielektrische Schicht 2 aufgebracht wird.
In diesen Tests wird angenommen, dass die Größe des auf der SOI-Struktur erzeugten Kondensators A_OX = 6400 μm² und T_OX = 25 nm beträgt.
Für eine SOI-Struktur mit einer 12 nm dicken Siliziumschicht und einer 25 nm dicken vergrabenen Oxidschicht haben die Erfinder eine Ladung bis zum Zusammenbruch Q_BD zwischen 1 und 5 C/cm², in der Regel in etwa 3 C/cm², gemessen.
Ein derartiger Q_BD-Wert ist deutlich geringer als jener, der üblicherweise auf einem Gate-Oxid gemessen wird.
Auf einem 25 nm dicken thermischen Oxid, das ein Gate-Oxid bildet, betragen die Q_BD-Werte in der Tat in etwa 10 C/cm², und können sogar bis zu 20 C/cm² betragen.
Diese Differenz lässt sich dadurch erklären, dass sich die Herstellung der SOI-Struktur von der eines Gate-Oxids unterscheidet, insbesondere da diese einen Bondingschritt beinhaltet.
In Veröffentlichungen wurden bereits Hypothesen zur Erklärung der sich verschlechternden Ladung bis zum Zusammenbruch Q_BD für Gate-Oxide aufgestellt.
In diesem Zusammenhang sei auf die Arbeiten von WK Meyer und DL Crook, Proc. Int. Reliability Physics Symposium, S. 242 (1983) und S. Holland, IC Chen, TP Ma und C. Hu, IEEE Electron Device Letters, 5, S. 302 (1984) verwiesen.
Jedoch sind die in diesen Unterlagen beschriebenen Oxid-Zuverlässigkeitsprobleme spezifisch für die Bildung eines Gate-Oxids in der CMOS-Technologie.
Die Erfinder haben außerdem bestätigt, dass durch das Aufbringen einer lange dauernden Wärmebehandlung auf die SeOI-Struktur, die den an der Verbindungsgrenzfläche und in der dielektrischen Schicht vorhandenen Wasserstoff entfernt, die Ladung bis zum Zusammenbruch Q_BD der dielektrischen Schicht deutlich erhöht wird, nämlich bis zu einem Wert, der mit dem für Gate-Oxide erhaltenen Wert vergleichbar ist.
Eine derartig lange Wärmebehandlung kann nach den Nachbehandlungsschritten der SOI-Struktur (Polieren, Ätzen, etc.) angewandt werden, kann jedoch ebenso nach dem Bruch durchgeführt und dann von den zuvor genannten Nachbehandlungsschritte gefolgt werden.
In der vorliegenden Beschreibung bezeichnet der Ausdruck ”lang” eine Behandlung, deren Dauer 3 Minuten oder mehr, vorzugsweise 5 Minuten oder mehr, beträgt, im Gegensatz zu den RTA- und RTP-Behandlungen, deren Dauer 2 Minuten oder weniger beträgt.
3 zeigt ein Diagramm, das die endgültigen Q_BD-Werte für die vorgenannten Kondensatoren als Funktion der Zeit t (in Stunden) und der Temperatur T der Wärmebehandlung darstellt.
Dieses Diagramm zeigt, dass durch die Wärmebehandlung bei hoher Temperatur der Q_BD-Wert erhöht werden kann, wobei der dominierende Faktor die Wärmebehandlungstemperatur ist.
Selbst wenn die Wärmebehandlung nur etwa 5 Minuten dauert, jedoch bei einer Temperatur von mehr als 1100°C durchgeführt wird, erhöht sich der Q_BD-Wert um einen Faktor 3.
Für eine SOI-Struktur, in der die Siliziumschicht eine Dicke von 12 nm und die Oxidschicht eine Dicke von 25 nm aufweist, beträgt beispielsweise der endgültige Q_BD-Wert für eine Behandlungsdauer von 2 Stunden bei 1050°C in etwa 8 C/cm², für eine Behandlungsdauer von 2 Stunden bei 1100°C in etwa 10 C/cm², und für eine Behandlungsdauer von 1 Stunde bei 1200°C in etwa 11 C/cm².
In einem anderen Beispiel beträgt für eine SOI-Struktur, in der die Siliziumschicht eine Dicke von 12 nm und die dielektrische Schicht eine Dicke von 10 nm aufweist, der endgültige Q_BD-Wert nach einer Wärmebehandlung bei 1200°C für 5 Minuten bis zu 15 C/cm².
4 ist ein Diagramm, das die Entwicklung der Ladung bis zum Zusammenbruch Q_BD als Funktion der Wärmebehandlungstemperatur zeigt, wobei die Dauer der Behandlung 2 Stunden beträgt.
Darüber hinaus trägt eine Verlängerung der Wärmebehandlungsdauer nicht zur Erhöhung des Q_BD-Wertes bei.
Angesichts des Vorstehenden liegt die Wärmebehandlungstemperatur für die SeOI-Struktur vorteilhafterweise zwischen 1000 und 1250°C, vorzugsweise in etwa bei 1100°C, für eine Dauer zwischen 3 Minuten und 100 Stunden, vorzugsweise zwischen 5 Minuten und 2 Stunden.
Die Wärmebehandlung kann in jeder geeigneten Vorrichtung durchgeführt werden.
Somit kann die Wärmebehandlung in einem Ofen, wie beispielsweise einen Ofen der Firmen Tokyo Electron (TEL), ASM International oder Hitachi Kokusai Elektric, durchgeführt werden.
Alternativ kann die Wärmebehandlung in einer RTP-Vorrichtung durchgeführt werden, wobei sich die Wärmebehandlung über die übliche RTP-Behandlungsdauer hinaus erstreckt.
Die Wärmebehandlungsatmosphäre enthält vorzugsweise Argon, entweder allein oder mit Stickstoff gemischt.
Bei einer Ausführungsform des Verfahrens wird die SeOI-Struktur entweder durch Einkapselung oder durch Bedecken der Oberfläche der Halbleiterschicht mit einer Schutzschicht geschützt, wodurch das Lösen des Oxids von der dielektrischen Schicht, wenn die Atmosphäre Argon enthält, oder eine Lochkorrosion in der Halbleiterschicht, wenn die Atmosphäre Stickstoff enthält, verhindert wird.
Die Schutzschicht ist vorteilhafterweise eine Oxidschicht, die durch thermische Oxidation oder durch Abscheidung gebildet wird.
In diesem Fall weist die Wärmebehandlungsatmosphäre keine besondere Funktion hinsichtlich der Behandlung der Struktur auf.
Folglich kann sogar eine leicht oxidierende Atmosphäre in Betracht gezogen werden.
5 zeigt das SIMS-Profil einer Struktur nach der Anwendung der langen Wärmebehandlung, die der Struktur, die das SIMS-Profil der 3 aufweist, ähnlich ist.
Hier wurde die Wärmebehandlung bei 1100°C für 2 Stunden durchgeführt.
Der nach der Wärmebehandlung gemessene Q_BD-Wert beträgt 10 C/cm².
Darüber hinaus beträgt die Oberflächendichte des Wasserstoffs in etwa 5 × 10¹³ Atome/cm², das heißt, sie ist in etwa 10 mal niedriger als vor der Wärmebehandlung (der vor der Wärmebehandlung gemessene Q_BD-Wert beträgt dann 3 C/cm²).
Zudem zeigt sich, dass die Wasserstoffkonzentration entlang (bzw. in Richtung) der Tiefe der SOI-Struktur wesentlich homogener ist.
Insbesondere wird kein Konzentrationspeak an der Verbindungsgrenzfläche I beobachtet, wodurch gezeigt wird, dass der Wasserstoff, der in den Grenzflächendefekten und in der Oxidschicht eingeschlossen wurde, dank eines Diffusionsphänomens entfernt wurde.
Die Ladung bis zum Zusammenbruch auf einer Halbleiter-auf-Isolator-Struktur kann vorteilhafterweise vor oder nach dessen Wärmebehandlung gemessen werden.
Somit ist es möglich, die anzuwendenden Wärmebehandlungsbedingungen (Temperatur, Dauer) auszuwählen, um einen bestimmten Schwellenwert für alle Wafer zu erhalten, die mit dem bestimmten Herstellungsverfahren erhalten werden, die die Wärmebehandlung und die Nachbehandlung berücksichtigen.
Der Schwellenwert kann sich je nach Verwendung der SeOI-Struktur ändern.
Somit ist für Flash-Speicher eine Ladung Q_BD von in etwa 10 C/cm² wünschenswert.
Andererseits können für andere Anwendungen die Anforderungen niedriger sein und eine Ladung Q_BD von weniger als 10 C/cm², beispielsweise 2 bis 4 C/cm² ausreichen.
Zur Bestimmung der Parameter der Wärmebehandlung werden vorteilhafterweise Kurven der in 4 gezeigten Art verwendet.
Weist somit die nach Fertigstellung der SeOI-Struktur gemessene Ladung Q_BD einen Wert von etwa 1 oder 2 C/cm² auf, wird die Wärmebehandlung vorzugsweise bei einer Temperatur zwischen 1150 und 1200°C und/oder für eine Dauer zwischen 1 und 2 Stunden durchgeführt, um eine endgültige Ladung Q_BD von 10 C/cm² zu erhalten.
Weist andererseits die nach Fertigstellung der SeOI-Struktur gemessene Ladung Q_BD einen Wert von etwa 4 oder 5 C/cm² auf, wird Wärmebehandlung vorzugsweise bei einer Temperatur von 1100 und 1150°C und/oder für eine Zeitdauer zwischen 5 Minuten und 1 Stunde durchgeführt, um eine endgültige Ladung Q_BD von 10 C/cm² zu erhalten.
Die Ladung bis zum Zusammenbruch kann auch während der Herstellung eines Satzes von Halbleiter-auf-Isolator-Strukturen gemessen werden.
Zu diesem Zweck wird nach der langen Wärmebehandlung eine Strukturprobe aus dem Satz entnommen und deren Ladung bis zum Zusammenbruch gemessen, um zu überprüfen, ob diese in der Tat den erwarteten Wert aufweist.
Weist die Ladung Q_BD einen Wert auf, der kleiner als der erwartete Wert ist, kann dies bedeuten, dass die Verfahrensparameter nicht geeignet sind, und es kann eine Analyse zur Ermittlung der Gründe für das Scheitern und zur Behebung derselben durchgeführt werden.

Claims

Verfahren zum Testen einer Halbleiter-auf-Isolator-Struktur, die der Reihe nach von ihrer Basis zu ihrer Oberfläche ein Trägersubstrat (3), eine dielektrische Schicht (2) mit einer Dicke von weniger als 50 nm und eine Halbleiterschicht (12) umfasst, wobei die Struktur eine Verbindungsgrenzfläche (I) zwischen dem Trägersubstrat (3) und der dielektrischen Schicht (2) oder zwischen der dielektrischen Schicht (2) und der Halbleiterschicht (12) oder innerhalb der dielektrischen Schicht (2) aufweist, dadurch gekennzeichnet, dass das Verfahren das Messen der Ladung bis zum Zusammenbruch (Q_BD) der dielektrischen Schicht (2) und das Ableiten von Informationen aus der Messung in Bezug auf die Wasserstoffkonzentration in der Schicht (2) und/oder an der Verbindungsgrenzfläche (I) umfasst.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass es für die Messung der Ladung bis zum Zusammenbruch das Bilden von wenigstens einem Kondensator auf der Halbleiter-auf-Isolator-Struktur umfasst, wobei das Bilden des wenigstens einen Kondensators das Abscheiden einer Gate-Elektrode auf der Halbleiterschicht und das Bilden von Gräben durch die dielektrische Schicht um das Gate umfasst, und dass die Ladung bis zum Zusammenbruch für jeden Kondensator gemessen wird.
Verfahren zur Bestimmung der Temperatur und der Dauer einer Wärmebehandlung, die während der Herstellung einer Halbleiter-auf-Isolator-Typ-Struktur angewandt wird, die von ihrer Basis zu ihrer Oberfläche der Reihe nach ein Trägersubstrat (3), eine dielektrische Schicht (2) mit einer Dicke von weniger als 50 nm und eine Halbleiterschicht (12) umfasst, wobei das Herstellungsverfahren die folgenden Schritte umfasst: a) Bereitstellen eines Donator-Substrats (1), das die Halbleiterschicht (12) aufweist, b) Bilden der dielektrischen Schicht (2) auf der Oberfläche der Halbleiterschicht (12) des Donator-Substrats (1) und/oder auf der Oberfläche des Trägersubstrats (3), c) Verbinden des Donator-Substrats (1) mit dem Trägersubstrat (3), wobei sich die dielektrische Schicht (2) an der Verbindungsgrenzfläche (I) befindet, d) Übertragen der Halbleiterschicht (12) von dem Donator-Substrat (1) auf das Trägersubstrat (3) zur Bildung der Halbleiter-auf-Isolator-Struktur, e) Anwenden einer Wärmebehandlung auf die Struktur bei einer Temperatur zwischen 1000°C und 1250°C für eine Dauer zwischen 3 Minuten und 100 Stunden, um Wasserstoffatome aus der dielektrischen Schicht (2) und/oder der Verbindungsgrenzfläche (I) zu entfernen, wobei das Verfahren dadurch gekennzeichnet, ist dass die Struktur gemäß den Schritten hergestellt wird (a) bis (d) hergestellt wird, dass das Testverfahren gemäß einem der Ansprüche 1 oder 2 an der Struktur durchgeführt wird, und dass die Dauer und die Temperatur der Wärmebehandlung in Schritt (e) als Funktion der gemessenen Ladung bis zum Zusammenbruch (Q_BD) gewählt werden, um nach der Wärmebehandlung eine Ladung bis zum Zusammenbruch (Q_BD) zu erhalten, die größer als oder gleich einem vorbestimmten Schwellenwert ist.
Verfahren zur Herstellung eines Satzes von Halbleiter-auf-Isolator-Strukturen, wobei jede Struktur der Reihe nach von ihrer Basis bis zu ihrer Oberfläche ein Trägersubstrat (3), eine dielektrische Schicht (2) mit einer Dicke von weniger als 50 nm und eine Halbleiterschicht (12) umfasst, dadurch gekennzeichnet, dass das Verfahren die folgenden Schritte umfasst: • Bereitstellen eines Donator-Substrats (1), das die Halbleiterschicht (12) aufweist, • Bilden der dielektrischen Schicht (2) auf der Oberfläche der Halbleiterschicht (12) des Donator-Substrats (1) und/oder auf der Oberfläche des Trägersubstrats (3), • Verbinden des Donator-Substrats (1) mit dem Trägersubstrat (3), wobei sich die dielektrische Schicht (2) an der Verbindungsgrenzfläche (I) befindet, • Übertragen der Halbleiterschicht (12) von dem Donator-Substrat (1) auf das Trägersubstrat (3) zur Bildung der Halbleiter-auf-Isolator-Struktur, • Anwenden einer Wärmebehandlung auf die Struktur bei einer Temperatur zwischen 1000°C und 1250°C für eine Dauer zwischen 3 Minuten und 100 Stunden, um Wasserstoffatome aus der dielektrischen Schicht (2) und/oder der Verbindungsgrenzfläche (I) zu entfernen, • Abtasten einer Struktur aus dem Satz und Durchführen des Testverfahrens gemäß einem der Ansprüche 1 oder 2 an der Struktur, um zu überprüfen, ob die Ladung bis zum Zusammenbruch (Q_BD) der Struktur größer als oder gleich einem vorbestimmten Schwellenwert ist.
Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Dicke der Halbleiterschicht (12) zwischen 1 und 30 nm liegt.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Dicke der dielektrischen Schicht (2) zwischen 3 und 50 nm, vorzugsweise zwischen 10 und 30 nm beträgt.
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Material der Halbleiterschicht (12) aus Silizium, verspannten Silizium (sSi), Silizium-Germanium (SiGe), verspannten Silizium-Germanium (sSiGe), Germanium, verspannten Germanium (sGe) und Halbleitern der Gruppen III–V ausgewählt wird.
Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die dielektrische Schicht (2) eine Schicht aus Siliziumdioxid, eine Schicht aus nitriertem Siliziumdioxid, eine Schicht aus Siliziumoxinitrid und/oder einen Schichtstapel aus Siliziumdioxid, Siliziumnitrid und/oder Aluminiumoxid umfasst.
Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Temperatur der Wärmebehandlung zwischen 1050 und 1200°C liegt.
Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Dauer der Wärmebehandlung zwischen 5 Minuten und 2 Stunden beträgt.
Verfahren nach einem der Claims 1 bis 10, dadurch gekennzeichnet, dass die Wärmebehandlung in einer Atmosphäre aus Argon oder einer Mischung aus Argon und Stickstoff durchgeführt wird.
Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass vor der Anwendung der Wärmebehandlung eine Oxid-Schutzschicht auf der Halbleiter-auf-Isolator-Struktur gebildet wird.
Halbleiter-auf-Isolator-Struktur, die durch das Verfahren gemäß einem der Ansprüche 4 bis 12 hergestellt wird, dadurch gekennzeichnet, dass sie eine Ladung bis zum Zusammenbruch (Q_BD) größer als oder gleich 10 C/cm² aufweist.