KR20140142699A

KR20140142699A - 반도체 온 절연체 구조를 테스트하는 방법 및 이러한 구조의 제조를 위한 그 테스트의 적용

Info

Publication number: KR20140142699A
Application number: KR20147024970A
Authority: KR
Inventors: 파트릭 레이노; 발터 슈바르젠바흐; 콘스탄틴 부르델; 장-프랑소아 길버트
Original assignee: 소이텍
Priority date: 2012-03-05
Filing date: 2013-02-18
Publication date: 2014-12-12
Also published as: JP2015513802A; SG11201405030QA; FR2987682A1; DE112013001289T5; JP6163504B2; US9698063B2; SG10201606844PA; US20150014822A1; KR102090175B1; CN104160494B; FR2987682B1; WO2013132301A1; CN104160494A

Abstract

본 발명은 지지 기판(3), 50nm 미만의 두께를 갖는 유전체 층(2) 및 반도체 층(12)을 맨 아래에서 표면까지 연속하여 포함하는 반도체 온 절연체 구조를 테스트하는 방법에 관한 것이다. 여기서, 그 구조는 지지 기판(3)과 유전체 층(2) 사이에 또는 유전체 층(2)과 반도체 층(12) 사이에 또는 유전체 층(2) 안에 접합 계면(I)을 포함하고, 그 방법은 유전체 층(2)의 절연파괴 전하량(QBD)을 측정하는 단계를 포함하고, 정보가 유전체 층(2) 및/또는 접합 계면(I)에 수소 농도에 관한 측정으로부터 추론되는 것을 특징으로 한다. 본 발명은 또한 배치로부터의 샘플 구조에서 그 테스트를 수행하는 단계를 포함하는 반도체 온 절연체 타입 구조의 배치를 제조하는 방법에 관한 것이다.

Description

반도체 온 절연체 구조를 테스트하는 방법 및 이러한 구조의 제조를 위한 그 테스트의 적용{METHOD OF TESTING A SEMICONDUCTOR ON INSULATOR STRUCTURE AND APPLICATION OF SAID TEST TO THE FABRICATION OF SUCH A STRUCTURE}

본 발명은 지지 기판, 50nm 미만의 두께를 갖는 유전체 층 및 반도체 층을 맨 아래에서 표면까지 연속하여 포함하는 반도체 온 절연체(semiconductor on insulator) 타입 구조를 테스트하고 제조하는 방법에 관한 것이다.

반도체 온 절연체(SeOI) 타입 구조에서, 매립된(buried) 유전체 층은 지지 기판으로부터 반도체 층을 전기적으로 절연한다.

만일 유전체 층의 재료가 실리콘 다이옥사이드(SiO2)라면, 매립된 유전체 층은 매립된 산화물(Buried OXide) 표현으로부터 유래된 두문자어 BOX로 일반적으로 지정된다.

부분 공핍된(partially depleted: PD) SeOI 구조들에서, 매립된 유전체 층의 두께는 일반적으로 100nm 보다 크므로, 전기적 완결성(electrical integrity)과 상기 층의 품질을 충분히 보장해준다.

다른 한편으로, 완전 공핍된(fully depleted: FD) SeOI 구조들에서, 반도체 층과 매립된 유전체 층은 초박형(ultrathin) 두께, 즉, 50 nm 이하인, 아마도 5nm 만큼 얇은 두께를 갖는다.

이러한 구조들은 트랜지스터들의 제조를 위해 특히 의도된 것이고, 채널 층은, 도핑되지 않은, 초박형 반도체 층 내에 또는 초박형 반도체 층 상에 형성된다.

매립된 유전체 층과 반도체 층의 초박형 두께 때문에, 이 구조들은 트랜지스터의 채널의 정확한 제어를 가능하게 하고, 쇼트 채널 효과(short channel effect)를 증가시키고, 트랜지스터의 가변성(variability)을 감소시키는 이점을 가질 수 있다.

이 트랜지스터들의 특성들은 게이트의 길이(length)의 유의미한(significant) 감소를 가능하게 한다.

더욱이, 초박형 매립된 유전체 층은 개량된 정전식 제어(electrostatic control)를 제공하고, 스레시홀드(threshold) 전압을 제어하거나 전력/성능(power/performance) 트레이드오프(trade-off)를 조절하기 위하여, -반도체 층의 맞은편의 지지 기판의 면(face)에 정렬된 전극을 써서-, 전압을 후면에 적용할 가능성을 제공한다.

이 점에 있어서, 참조 문헌은 ”R. Tsuchiya et al, IEDM Proc., 2007, p.475”와“F. Andrieu et al, VLSI Tech. Proc., 57, 2010”의 간행물이 될 수 있다.

전압을 후면에 효과적으로 적용하기 위하여, 매립된 유전체 층의 두께는 50nm 미만이어야 하고, 28nm의 크기를 갖는 완전 공핍 기술에 기초하는 트랜지스터들을 위하여 바람직하게는 25nm 이어야 한다.

심지어 더 얇은 -5nm 이하인- 유전체 층들이 미래의 트랜지스터 크기들로 예상된다.

그러나, 몇 볼트 정도의 후면에 적용되는 전압을 견뎌야 하는, 매우 얇은 매립된 유전체 층은 전기적 신뢰도(electrical reliability)의 문제를 발생시킨다.

이 문제는 논문 “Ishigaki et aI, IEEE Trans. Electron. Devices, 58(4), p. 1197, 2011”에서 설명된다.

따라서, 본 발명의 목적은 완전 공핍 기술에 그것의 적용을 위하여, 매립된 유전체 층의 전기 품질(electrical quality)을 측정하는 방법을 정의하는 것이다.

본 발명의 다른 목적은 완전 공핍 기술에 사용될 것으로 의도되는 반도체 온 절연체 구조의 유전체 층의 전기적 특성들을 개량할 수 있는 방법을 고안하는 것이다.

본 발명에 따르면, 지지 기판, 50nm 미만의 두께를 갖는 유전체 층 및 반도체 층을 맨 아래(base)에서 표면(surface)까지 연속하여 포함하는 반도체 온 절연체(semiconductor on insulator) 구조를 테스트하는 방법이 제안된다. 상기 구조는, 상기 지지 기판과 상기 유전체 층 사이에 또는 상기 유전체 층과 상기 반도체 층 사이에 또는 상기 유전체 층 안에, 접합 계면을 포함한다.

상기 방법은, 상기 유전체 층의 절연파괴 전하량(charge to breakdown)(Q_BD)을 측정하는 단계를 포함하고, 정보가 상기 유전체 층 및/또는 상기 접합 계면에 수소 농도에 관하여 상기 측정으로부터 추론되는 것을 특징으로 한다.

절연파괴 전하량를 측정하기 위하여, 적어도 하나의 커패시터가 상기 반도체 온 절연체 상에 형성된다. 여기서, 적어도 하나의 커패시터의 형성은 상기 반도체 층 상에 게이트 전극의 증착과 상기 게이트 주변에 유전체 층을 통한 트렌치(trench)들의 형성을 포함하고, 상기 절연파괴 전하량(Q_BD)은 각 커패시터에 대하여 측정된다.

본 발명의 다른 목적은 지지 기판, 50nm 미만의 두께를 갖는 유전체 층 및 반도체 층을 맨 아래에서 표면까지 연속하여 포함하는 반도체 온 절연체 타입 구조의 제조 동안에 적용되는 열처리의 온도 및 기간을 결정하는 방법에 관한 것이다.

여기서, 제조 방법은:

(a) 상기 반도체 층을 포함하는 도너 기판을 확보하는 단계,

(b) 상기 도너 기판의 상기 반도체 층의 표면 상에 및/또는 상기 지지 기판의 표면 상에, 유전체 층을 형성하는 단계,

(c) 상기 도너 기판을 상기 지지 기판에 접합하는 단계, 상기 유전체 층은 접합 계면에 있음,

(d) 상기 반도체 온 절연체 구조를 형성하기 위하여, 상기 반도체 층을 상기 도너 기판에서 상기 지지 기판으로 이송하는 단계,

(e) 상기 유전체 층 및/또는 접합 계면으로부터 수소 원자들을 제거(evacuate)하기 위하여, 1000°C 내지 1250°C 사이의 온도에서 3분 내지 100시간 사이의 기간 동안, 상기 구조에 열 처리를 적용하는 단계를 포함한다.

상기 방법은, 상기 구조가 단계 (a) 내지 (d)에 따라 제조되고, 위에 정의된 것처럼 테스트상기 방법은 상기 구조 상에서 수행되고, 열처리 후 미리 설정된 스레시홀드 보다 크거나 같은 절연파괴 전하량을 획득하기 위하여, 단계 (e)의 상기 열처리의 상기 기간 및 상기 온도가 상기 측정된 전하량의 함수로써 선택되는 것을 특징으로 한다.

본 발명의 다른 목적은 지지 기판, 50nm 미만의 두께를 갖는 유전체 층 및 반도체 층을 맨 아래(base)에서 표면(surface)까지 연속하여 포함하는 반도체 온 절연체 타입 구조의 배치(batch)를 제조하기 위한 방법에 관한 것이다.

상기 방법은:

- 상기 반도체 층을 포함하는 도너 기판을 확보하는 단계,

- 상기 도너 기판의 상기 반도체 층의 표면 상에 및/ 또는 상기 지지 기판의 표면 상에, 유전체 층을 형성하는 단계,

- 상기 도너 기판을 상기 지지 기판에 접합하는 단계, 상기 유전체 층은 접합 계면에 있음,

- 상기 반도체 온 절연체 구조를 형성하기 위하여, 상기 반도체 층을 상기 도너 기판에서 상기 지지 기판으로 이송하는 단계;

- 상기 유전체 층 및/또는 접합 계면으로부터 수소 원자들을 제거하기 위하여, 1000°C 내지 1250°C 사이의 온도에서 3분 내지 100시간 사이의 기간 동안, 상기 구조에 열 처리를 적용하는 단계,

- 상기 배치로부터 구조를 샘플링하고, 상기 절연파괴 전하량(Q_BD)이 미리 설정된 스레시홀드 보다 크거나, 같은지 확인하기 위하여 제 1 항 또는 제 2 항 중 어느 한 항에 따른 상기 테스트 방법을 상기 구조 상에서 수행하는 단계를 포함하는 것을 특징으로 한다.

예를 들면, 스레시홀드는 10 C/cm²일 수 있다.

반도체 층의 두께는 바람직하게 1 내지 30nm 사이이다.

더욱이, 유전체 층의 두께는 바람직하게 3 내지 50 nm 사이이고, 바람직하게는 10과 30nm 사이이다.

반도체 층의 재료는 실리콘, 스트레인드(strained) 실리콘(sSi), 실리콘-게르마늄(SiGe), 스트레인드 실리콘-게르마늄(sSiGe), 게르마늄, 스트레인드 게르마늄(sGe) 및 3 내지 5족(groups III-V) 반도체들로부터 유리하게 선택된다.

유전체 층은 실리콘 다이옥사이드(silicon dioxide)의 층, 나이트라이디드(nitrided) 실리콘 다이옥사이드의 층, 실리콘 옥시나이트라이드(silicon oxynitride)의 층, 실리콘 다이옥사이드 및/또는, 실리콘 나이트라이드(silicon nitride) 및/또는 알루미나(alumina)의 층들의 스택(stack)을 포함할 수 있다.

열처리의 온도는 유리하게 1050 내지 1200°C 사이이다.

열처리의 기간은 5분 내지 2시간 사이이다.

일 실시예에서, 열처리는 아르곤 또는 아르곤과 질소의 혼합물의 대기(atmosphere)에서 수행된다.

열처리의 적용 전에, 산화물 보호 층(protective oxide layer)이 반도체 온 절연체 구조 상에 유리하게 형성될 수 있다.

다른 목적은 10 C/cm² 보다 크거나, 같은 절연파괴 전하량을 갖는 상술한 방법에 의해 제조되도록 적응된 반도체 온 절연체 타입 구조에 관한 것이다.

본 발명의 다른 특징들과 이점들은 첨부된 도면들을 참조하여 다음의 상세한 설명으로부터 드러날 것이다.
도 1a 내지 1d는 Smart Cut^TM 방법에 의한 반도체 온 절연체 구조의 제조를 도식적으로 나타낸다.
도 2는 SOI의 파단 후 마무리 동안에 수행되는 장기간 열처리 이전, SOI 구조의 SIMS 프로파일(profile)을 보여준다.
도 3은 열처리의 온도와 기간의 함수로써 절연파괴 전하량의 값을 보여주는 그래프이다.
도 4는 2시간의 고정된 기간에 대한 열처리 온도의 함수로써 절연파괴 전하량의 변화(evolution)를 보여주는 그래프이다.
도 5는 열처리 적용 후에, 도 3에 도시된 SIMS 프로파일과 유사한 구조의 SIMS 프로파일을 보여준다.
설명을 분명히 하기 위하여, 다양한 층(layer)들은 여기서 그것들의 실재 스케일로 표현되지는 않는다.

도 1a 내지 1d는 Smart Cut^TM 방법에 기초하여 반도체 온 절연체 구조의 제조 단계들을 도식적으로 나타낸다.

도 1a를 참조하면, 도너 기판(1)이 유전체 층(2)이 형성된 곳에 확보된다.

도너 기판(1)은 단일물(solid), 즉, 형성될 SeOI 구조의 반도체 층의 재료인 단일 반도체 재료로 이루어진 것일 수 있다.

그 대신에(이것은 도시되지 않음), 도너 기판은 합성물(composite), 즉, 적어도 두 층의 상이한 물질들의 스택으로 이루어진 것일 수 있고, 그것들 중 하나는, 그것의 표면에, 반도체 층을 형성하도록 의도된 반도체 재료를 포함할 수 있다.

반도체 층의 재료는 실리콘(그 구조는 이후 실리콘 온 절연체(SOI)로써 언급됨), 컨스트레인드(constrained) 실리콘(sSi)(그 구조는 이후 스트레인드(strained) 실리콘 온 절열체(sSOI)로써 언급됨), 실리콘-게르마늄(SiGe), 스트레인드 실리콘-게르마늄(sSiGe), 게르마늄, 스트레인드 게르마늄, 및 3 내지 5족 반도체 재료들(semiconductor materials from groups III-V)로부터 선택되고, 여기서 “3 내지 5족 재료(material from groups III-V)”는 원소들의 주기율 표의 3 족으로부터의 적어도 하나의 원소와 5족으로부터의 적어도 하나의 원소의 합금(alloy)을 의미한다.

반도체 재료에 대한 스트레인(strain)의 적용 및/또는 게르마늄과의 합금은 반도체 층에서 캐리어들의 이동성(mobility)이 증가될 수 있게 한다.

유전체 층(2)은 만일 후자(latter)가 실리콘이라면 도너 기판(1)의 산화물에 의해 형성될 수 있고; 그 후 유전체 층은 실리콘 다이옥사이드(SiO2)를 포함한다.

상기 산화는 건식 산화(dry oxidation), 습식 산화(wet oxidation) 및/또는 ISSG(In Situ steam Generation) 기법들에 의한 산화로 구성될 수 있다.

유전체 층(2)은, 만약 그것이 SiO₂를 포함한다면, LPCVD, PECVD 또는 예를 들면, TEOD 타입 전구체로 획득된 것과 같은, 임의의 다른 증착 기법에 의한, 산화물의 증착(deposition)으로부터 동등하게 생길 수 있다.

그러나, 유전체 층의 재료는 SiO₂로 제한되지 않고, 나이트라이디드(nitride) 실리콘 다이옥사이드(예를 들면, SiO_xN_y/SiO₂ 스택을 생산하는, 열적(thermal) SiO₂의 플라즈마 질화처리(plasma nitriding)에 의해 형성되고, 그 두께와 화학양론(stopchiometry)은 응용들에 의존됨), 실리콘 옥시나이트라이드(일반 공식 SiO_xN_y를 갖는), 또는 실리콘 다이옥사이드, 실리콘 나이트라이드(Si₃N₄) 및/또는 알루미나(Al₂O₃)의 스택도 포함한다.

실리콘 옥시나이트라이드에 대하여 더 상세한 설명에 대한, 참조 문헌은 F. Rebib, PhD에 의한 논문 “Proprietes optiques et electriques de couches minces d'oxynitrure de silicium deposees par pulverisation cathodique r.f. reactive" ["Optical and electrical properties of thin layers of silicon oxynitride deposited by reactive r.f. cathode sputtering"]이 될 수 있다.

이 실시예에서, 유전체 층(2)는 마무리된(finished) SeOI 구조에 매립된 유전체 층을 구성하도록 의도된다.

다른 실시예에서(여기에 도시되지 않음), 유전체 층은 지지 기판 상에 완전히 형성될 수 있고, 도너 기판은 그 후, 필요하다면, 자연 산화물(native oxide)의 층으로만 덮혀질 수 있다.

다른 실시예에서(도시되지 않음), 유전체 층은, 상기 기판들을 접합한 후에 두 층들의 어셈블리가 매립된 유전체 층을 구성하도록, 도너 및 지지 기판들의 각각에 형성된다.

완전 공핍된 SeOI 구조에서, 매립된 유전체 층은 3 내지 50nm 사이의 두께를 가지고, 바람직하게는 10 내지 30nm 사의의 두께를 갖는다.

도 1b를 참조하면, 원자 종들(atomic species)이 유전체 층(2)을 통하여 도너 기판(1)으로 이온주입(implant)된다.

이온주입 피크(implantation peak), 즉, 종들의 대부분이 도너 기판(1)에 이온 주입된 영역이 지지 기판 상으로 이송될 반도체 층(12)의 두께 보다 크거나 같은 깊이(depth)에 위치되도록, 이온주입 도즈(dose) 및 에너지가 선택된다.

이온주입 깊이를 결정하는 동안, 어카운트(account)가 파단(fracture) 후에 반도체 층(12)에 적용될 임의의 마무리 처리들, 예를 들면, 그것의 표면 거칠기(roughness)를 감소시키거나, 재료의 소비에 의해 그것의 두께를 감소하기 쉽게하는 처리들을 취한다.

이온주입 깊이에서, 반도체 층(12)을 구분하는 취약 영역(area of weakening)(11)이 형성된다.

이것 때문에, 단일 종들(예를 들면, 수소)이 이온주입될 수 있거나, 복수의 종들(예를 들면, 헬륨과 수소)이 동시에 또는 연속적으로 이온주입될 수 있다.

이온주입의 대안으로써, 원자 종들이 예를 들면, 도너 기판의 표면으로부터 확산(diffusion)함으로써 도너 기판 안으로 도입될 수 있다.

도 1c를 참조하면, 이 방법으로 이온주입된 도너 기판(1)은 유전체 층(2)이 접합 계면(I)에 위치하도록 지지 기판(3)에 접합된다.

지지 기판(3)은 단일물 또는 합성물일 수 있다.

지지 기판(3)은 이송될 반도체 층에 대한 보강재(stiffener) 기능을 근본적으로 가질 수 있다.

지지 기판은 다음 재료들 중 적어도 하나를 포함할 수 있다: 단결정 실리콘(monocrystalline silicon), 다결정 실리콘(polycrystalline silicon), 유리, 석영(quartz), 다결정 실리콘으로 덮힌 금속.

접합은 유리하게(advantageously) 분자 접착 접합(molecular adhesion bonding)을 구성한다.

접합은 도너 기판 및/또는 지지 기판의 표면 상에 존재하는 임의의 불순물들을 제거하기 위하여, 콘택에 전달될 도너 기판 및/또는 지지 기판의 표면을 클리닝(cleaning)하는 단계로 바람직하게 시작될 수 있다.

이 클리닝 단계는 또한 접합 에너지를 증가시키기 위하여 하나 또는 양 기판들의 표면의 활성화(activation)를 포함할 수 있다.

클리닝 및 활성화 기법은 그 기술분야에 통상의 기술자에게 잘 알려졌으므로, 본 명세서에서 더 이상 설명되지 않을 것이다.

도 1d를 참조하면, 도너 기판(1)이 취약 영역(11)에서 파단된다.

이것 때문에, 기계적인, 화학적인 및/또는 열적인 힘이 취약 영역의 모든 표면 앞쪽에(front) 파단을 시작하고 전파(propagating)하도록 적용될 수 있다.

파단 후에, 형성된 SeOI 구조가 한 편에서는 지지 기판(3), 유전체 층(2) 및 반도체 층(12)으로부터 분리되고, 다른 한편에서는 도너 기판(1)의 나머지(remains)로부터 분리된다.

상기 나머지(미도시)는 이후 사용을 위해 유리하게 재활용될 수 있다.

그것의 부분에서, SeOI 구조는 이온주입에 의해 손상되었던 반도체 층을 고치거나, 파단과 연결된 반도체 층의 거칠기 등을 감소시킬 목적으로, 마무리 처리들을 행할 수 있다.

이러한 처리들은 단기간의 열처리, 즉, 2분 미만의 기간을 갖는 열 처리인, 예를 들면, RTA(Rapid Thermal Annealing) 또는 RTP(Rapid Thermal Processing) 처리를 포함할 수 있다.

마무리 처리들은 또한 폴리싱(polishing) 처리들(예를 들면, 화학적-기계적 폴리싱(chemical-mechanical polishing: CMP)), 에칭(etching) 등을 포함할 수 있다.

일반적으로, 상기 처리들은 반도체 층의 두께의 감소를 이끌어낼 수 있다.

임의의 마무리 처리들 후에 획득된, 최종 SeOI 구조에서, , 반도체 층의 두께는 1nm 내지 몇 마이크로미터(a few micrometers) 사이일 수 있고, 바람직하게는 1 내지 50 nm 사이일 수 있고, 더욱 바람직하게는 12nm 정도일 수 있다.

위에 도시되고 설명된 예에서, 사용된 제조 방법은 Smart Cut^TM 방법이지만, 당연히 이 방법은 본 발명을 제한하지 않고, 본 발명의 범위에서 벗어남이 없이, 다른 방법이 지지 기판 상으로 반도체 층을 접합하고 이송함으로써 반도체 구조의 제조를 위하여 선택될 수 있다.

예를 들면, 그 방법은 취약하지 않은(unweakned) 도너 기판을 지지 기판에 접합하는 단계와 그 후 반도체 층의 요구된 두께가 획득될 때까지 도너 기판을 시닝(thinning)하는 단계를 포함할 수 있다.

다른 한편으로, 접합하는 단계를 포함하지 않지만 이온주입 후 어닐링이 1250도 보다 높은 온도에서 영향을 받는, SIMOX 프로세스가 본 발명의 범위로부터 제외된다.

SeOI 구조를 제조하는 방법 때문에, 수소가 유전체 층에 또한/또는 계면 결함(defect)들에 트랩(trap)되었을 가능성이 있고, 상기 계면은, 선택된 접합 방법에 의존하여, 유전체 층과 지지 기판 사이 또는 유전체 층과 반도체 층 사이, 또는 유전체 층 내부(유전체/유전체 접합의 경우)에 위치된다.

실제로, 만일 수소가 유전체 층을 통하여 도너 기판으로 이온주입된다면, 원자들 간의 충돌들을 통하여 유전체 재료가 손상될지도 모른다.

더욱이, 접합이 도너 기판과 지지 기판 사이에 영향받는 한에 있어서는, 물 분자가 접합 계면에 트랩될 수 있다.

그 결과, 접합 후에 열처리 동안(강화 열 처리, RTA 또는 RTP 마무리 처리 등과 같은), 수소 원자(일부의 물 분자로부터 유래된)는 한 편에서 유전체 층(2) 안으로 확산되고, 다른 한편에서는 접합 계면(I)에 트랩되고 유전체 층(2)에 트랩된다.

이 현상은 반도체 상 절연체 구조의 깊이 P(nm로 표현됨)의 함수로써 수소 농도 C_H(atoms/cm³으로 표현됨)의 SIMS 측정들에 의해 입증되었다.

도 2는 지지 기판(3), 25nm 두께를 갖는 매립된 실리콘 다이옥사이드(BOX) 층 및 12.5nm 두께의 실리콘 층(12)을 포함하는 SOI 구조의 SIMS 프로파일을 보여준다.

SIMS 측정은 BOX 층(2)에서 5*10¹³ 내지 5*10¹⁵ atoms/cm² 사이의, 그리고 5*10¹⁴ 정도의 높은 수소 표면 밀도(atoms/cm²으로 표현됨)의 측정을 가능하게 한다.

특히, 도 2 곡선(curve)은 5*10²⁰ atoms/cm³ 정도의 수소 농도 C_H에 대응하는, 접합 계면(I)의 레벨에서 매우 날카로운 피크를 보인다.

지금, 발명자들은 절연파괴 전하량(Q_BD) 및 접합 계면과 유전체 층에 수소의 존재 사이에 연결에 대한 시범을 보여왔다.

절연파괴 전하량은 SOI 구조에서 산화물을 증착하거나, 또는/또한 SOI 구조의 활성 층의 열 산화에 의해, MOS 트랜지스터들에 대한 제조된 게이트 산화물들의 확인(checking)을 제시하도록 예약된 측정치이다.

상술한 것처럼, 접합 단계를 포함하는, SOI 구조의 제조와는 대조적으로, 게이트(gate) 산화물의 제조는 임의의 접합을 포함하지 않는다.

MOS 트랜지스터에서, 절연파괴 전하량은 게이트 산화물의 신뢰도를 대표한다.

이 크기(magnitude)는 일정한 전압에서 게이트 산화물을 통과하는 전류의 흐름을 촉성(forcing)함으로써(또는 전하 캐리어를 주입(injecting)함으로써) 일반적으로 측정된다.

이것 때문에, 커패시터들은 SOI 구조의 서로 다른 위치에 분배되어 형성된다.

그 자체로 알려진 방식으로, SOI 구조 상에 커패시터의 형성은 활성 층 상에 게이트 전극의 증착과 각 커패시터를 그 구조의 나머지로부터 격리시키기 위하여 게이트 주변에 트렌치들의 형성을 일반적으로 포함한다. 그러므로, 상기 트렌치들은 유전체 층을 통하여 그리고 지지 기판 안으로 형성된다.

전극은 또한 유전체 층을 통하여 전류의 흐름을 촉성하기 위하여 지지 기판의 후면 상에 형성된다.

절연파괴 전하량을 측정하는 것은 전기적으로 파괴적이기 때문에, 그 측정은 제조 배치(fabrication batch)로부터 가져온 샘플 SOI 구조 상에서 수행된다.

(산화물의 손상에 대응하여) 전압이 강하하는 시간이 기록되고, 상기 시간에 전류를 기반으로, 산화물의 총 절연파괴 전하량이 결정될 수 있다.

절연파괴 전하량(C/cm²로 표현됨)은 다음 방정식으로 정의된다:

크리티컬한 결함 농도(defect density)(N_BD)는 다음 방정식에 의해 정의된다:

여기서, Aox 는 산화물의 영역(cm²로 표현됨)이고, Tox 는 산화물의 두께(nm로 표현됨)이고,

는 적용된 전기장(단위 없는 크기)에 의존하는 결함의 생성 비율이고, V는 산화물의 말단들에서의 전압이고, T는 절전파괴 시간이다.

이온주입된 전류의 세기는 일반적으로 100 내지 300(mA/cm²) 사이에 있다.

발명자들은 그것을 게이트 산화물이 아니라 매립된 유전체 층(2)에 적용함으로써, 상술된 반도체 상 절연체 구조의 절연파괴 전하량(Q_BD)을 측정해왔다.

이 테스트들에서, SOI 구조 상에 생성된 커패시터의 크기는 Aox = 6400 ㎛²와 Tox = 25 nm인 것으로 고려된다.

12nm 두께 실리콘 층 와 25nm 두께 매립된 산화물 층을 포함하는 SOI 구조에 대하여, 발명자들은 1 내지 5(C/cm²) 사이의 절연파괴 전하량(Q_BD)를 측정했고, 이는 일반적으로 3(C/cm²) 정도이다.

이러한 Q_BD의 값은 게이트 산화물 상에서 일반적으로 측정된 것 보다 상당히 작다.

실제로, 게이트 산화물을 구성하는 25nm 두께 열 산화 에서, Q_BD의 값은 10(C/cm²) 정도이고, 20(C/cm²)만큼 클 수 있다.

이 차이는 SOI 구조의 제조가 게이트 산화물의 제조와 다르다는 사실에 의해, 특히 그것이 접합 단계를 포함한다는 사실에 의해, 설명될 수 있다.

간행물들은 게이트 산화물들에 대한 디그레이드된(degraded) 절연파괴 전하량(Q_BD)을 설명하기 위한 가설들을 이미 생산해왔다.

이것과 관련한, 참조 문헌은 WK Meyer 및 DL Crook에 의한 “Proc. Int. Reliability Physics Symposium, p. 242 (1983)” 논문과 S. Holland, IC Chen, TP Ma 및 C. Hu에 의한 “IEEE Electron Device Letters, 5, p. 302(1984)” 논문일 수 있다.

그러나, 그 논문들에서 논의된 산화물 신뢰도 문제들은 CMOS 기술에서 게이트 산화물의 형성에 특정된다.

발명자들은, 접합 계면과 유전체 층에 존재하는 수소를 제거하는 효과를 갖는 장기간(long) 열처리의 SeOI 구조에 대한 적용은 유전체 층의 절연파괴 전하량(Q_BD)이 상당히, 즉, 게이트 산화물들에 대하여 획득된 것들과 비교할 만한 레벨까지, 증가되는 것을 가능하게 함을 더욱 입증해왔다.

이러한 장기간 열처리는 SOI 구조를 마무리하는 단계(폴리싱, 에칭 등) 후에 적용될 수 있으나, 파단 후에 동일하게 수행될 수 있고, 위에 언급된 마무리하는 단계가 뒤따를 수 있다.

본 명세서에서, “장기간(long)”은 3분 보다 길거나 같은 처리 기간을 의미하고, 바람직하게는 5분 보다 길거나 같은 처리 기간이고, RTA 및 RTP 처리들과는 대조적으로 2분 보다 짧거나 같은 기간이다.

도 3은 열처리의 기간 t (시간으로 표현됨)와 온도 T의 함수로써 상술된 커패시터들에 대한 Q_BD의 값들을 보여주는 그래프이다.

이 그래프는 고온에서 열처리가 Q_BD의 값이 증가되는 것을 가능하게 함을 보여주고, 여기서 도미넌트 팩터(dominant factor)는 열처리의 온도이다.

실제로, 열처리가 단지 5분 동안만 지속되지만, 1100도 보다 높은 온도에서 수행되었다면, Q_BD의 값은 3의 팩터에 의해 증가된다.

예를 들면, 실리콘 층이 12nm의 두께를 가지고 산화물 층이 25nm의 두께를 갖는 SOI 구조에서, Q_BD의 최종 값은 1050°C에서 2시간 동안의 열처리에 대해 8 C/cm² 정도이고, 1200°C에서 1시간 동안의 열처리에 대해 8 C/cm² 정도이다.

다른 예에서, 실리콘 층이 12nm의 두께를 가지고 산화물 층이 10nm의 두께를 갖는 SOI 구조에서, 1200°C에서 5분 동안의 열처리 후, Q_BD의 최종 값은 15 C/cm²까지 측정된다.

도 4는 열처리 온도의 함수로써 절연파괴 전하량(Q_BD)의 평가를 보여주는 그래프이고, 여기서 열처리 기간은 2 시간과 동일하다.

더욱이, 열처리의 시간(length)을 확장하는 사실은 Q_BD의 값을 증가시키는데 공헌하지 않는다.

앞서 말한 것에 주어진 것처럼, 열처리는 1000°C 내지 1250°C 사이의 온도에서, 바람직하게는 1100°C 정도의 온도에서, 3분 내지 100시간 사이의 기간 동안, 바람직하게는 5분 내지 2시간 사이의 기간 동안 SeOI 구조에 유리하게 적용될 수 있다.

상기 열처리는 임의의 적당한 장치에서 수행될 수 있다.

따라서, 열처리는 노(furnace), 예를 들면, 도쿄 일렉트론(TEL), ASM 인터내셔날(ASM International) 또는 히타치 코쿠사이 전자(Hitachi Kokusai Electric)의 노에서 수행될 수 있다.

그 대신에, 열처리가 RTP 장치에서 수행될 수 있고, 그 장치에서 열처리는 RTP 처리의 보통 기간을 초과하여 확장된다..

열처리 대기(atmosphere)는 아르곤 그 자체 또는 질소와 혼합된 것 중 어느 하나인 아르곤을 바람직하게 포함한다.

그 방법의 실행의 한 형태에서, SeOI 구조는, 캡슐화(encapsulation)에 의해 또는 반도체 층의 표면을 덮는 것 중 어느 하나에 의해, 만일 그 대기가 질소를 포함하는 경우에 그 대기가 아르곤 또는 반도체 층의 피팅(pitting)으로 구성되면, 유전체 층의 산화물의 용해를 막을 수 있는 보호 층에 의해, 보호된다.

상기 보호 층은 유리하게 열 산화 또는 증착에 의해 형성된 산화물의 층이다.

이 경우에, 열처리 대기는 그 구조의 처리에 관하여 특정 기능(function)을 갖지 않는다.

그 결과, 아주 미세하게 산화하는 대기가 예상될 수 있다.

도 5는 열처리 적용 후에, 도 3에 도시된 SIMS 프로파일과 유사한 구조의 SIMS 프로파일을 보여준다.

여기서, 열처리는 1100°C에서 2시간 동안 적용됐다.

열처리 후에 측정된 Q_BD의 값은 10 C/cm² 이다.

더욱이, 수소의 표면 농도는 5*10¹³ atoms/cm²정도이고, 즉 대략 열처리 전 보다 10배 작다(열처리 전에 측정된 Q_BD의 값은 3 C/cm²임).

또한, 수소 농도는 SOI 구조의 깊이에 따라 더욱 더 균일한(homogeneous) 것으로 보여질 수 있다.

특히, 어떤 피크 농도도, 계면 결함들과 산화물 층에서 트랩되었던 수소가 확산 현상 때문에 제거되었음을 보여주는, 접합 계면(I)에서 관찰되지 않는다.

절연파괴 전하량은 열처리 전 또는 후에 반도체 온 절연체 타입 구조 상에서 유리하게 측정될 수 있다.

따라서, 다음의 열처리와 마무리 프로세스에 관한 제조 방법으로부터 획득된, 모든 웨이퍼(wafer)들에 대한 주어진 스레시홀드를 달성하기 위하여 적용될 열처리 조건들(온도, 기간)의 선택이 가능하다.

상기 스레시홀드는 SeOI 구조의 응용들에 따라 다양할 수 있다.

따라서, 플래시 메모리들에서는, 10 C/cm² 정도의 전하량(Q_BD)이 요구된다.

다른 한편으로, 다른 응용들에서는, 그 요구들은 더 낮을 수 있고, 예를 들면, 10 C/cm² 미만의 전하량(Q_BD), 예를 들면, 2 내지 4 C/cm² 전하량으로도 충분할 수 있다.

열처리의 파라미터들을 결정하기 위하여, 도 4에 도시된 타입의 곡선들이 유리하게 사용된다.

따라서, 만일 SeOI 구조를 마무리한 후에 측정된 전하량(Q_BD)이 1 또는 2 C/cm² 정도의 값을 갖는다면, 10 C/cm²의 최종 전하량(Q_BD)을 달성하기 위하여, 열처리가 바람직하게는 1150°C 내지 1200°C 사이의 온도 및/또는 1시간 내지 2 시간 사이의 기간 동안 수행된다.

다른 한편으로, 만일 SeOI 구조의 마무리 후에 측정된 전하량(Q_BD)이 4 또는 5 C/cm²의 값을 갖는다면, 10 C/cm²의 최종 전하량(Q_BD)을 달성하기 위하여, 열처리가 바람직하게는 1100°C 내지 1150°C 사이의 온도 및/또는 5분 내지 1 시간 사이의 기간 동안 수행된다.

절연파괴 전하량은 또한 반도체 온 절연체 타입 구조들의 배치(batch)의 제조 동안에 측정될 수 있다.

이것 때문에, 장기간 열처리 후에, 그 구조가 그 배치와, 그것이 실제로 예상된 값을 갖는지를 확인하기 위하여 측정된 그것의 절연파괴 전하량으로부터 추출(sample)된다.

만일 전하량(Q_BD)가 예상된 값 미만의 값을 갖는다면, 이는 그 방법의 파라미터들이 부적당함을 의미할 수 있고, 실패에 대한 이유들을 식별하기 위하여, 그리고 그것을 처리하기 위하여 분석이 수행될 수 있다.

Claims

지지 기판(3), 50nm 미만의 두께를 갖는 유전체 층(2) 및 반도체 층(12)을 맨 아래(base)에서 표면(surface)까지 연속하여 포함하는 반도체 온 절연체(semiconductor on insulator) 구조를 테스트하는 방법에 있어서,
상기 구조는, 상기 지지 기판(3)과 상기 유전체 층(2) 사이에 또는 상기 유전체 층(2)과 상기 반도체 층(12) 사이에 또는 상기 유전체 층(2) 안에, 접합 계면(I)을 포함하고,
상기 방법은, 상기 유전체 층(2)의 절연파괴 전하량(charge to breakdown)(Q_BD)을 측정하는 단계를 포함하고, 정보가 상기 유전체 층(2) 및/또는 상기 접합 계면(I)에 수소 농도에 관한 상기 측정으로부터 추론되는 것을 특징으로 하는, 방법.
제 1 항에 있어서,
상기 방법은, 절연파괴 전하량(Q_BD)를 측정하는 단계에서, 상기 반도체 온 절연체 상에 적어도 하나의 커패시터의 형성을 포함하고,
상기 적어도 하나의 커패시터의 형성은 상기 반도체 층 상에 게이트 전극의 증착과 상기 게이트 주변에 유전체 층을 통한 트렌치(trench)들의 형성을 포함하되, 상기 절연파괴 전하량(Q_BD)은 각 커패시터에 대하여 측정되는 것을 특징으로 하는, 방법.
지지 기판(3), 50nm 미만의 두께를 갖는 유전체 층(2) 및 반도체 층(12)을 맨 아래에서 표면까지 연속하여 포함하는 반도체 온 절연체 타입 구조의 제조 동안 적용되는 열처리의 온도 및 기간을 결정하는 방법에 있어서,
상기 제조 방법은:
(a) 상기 반도체 층(12)을 포함하는 도너 기판(1)을 확보하는 단계,
(b) 상기 도너 기판(1)의 상기 반도체 층(12)의 표면 상에 및/또는 상기 지지 기판(3)의 표면 상에, 유전체 층(2)을 형성하는 단계,
(c) 상기 도너 기판(1)을 상기 지지 기판(3)에 접합하는 단계, 상기 유전체 층(2)은 접합 계면(I)에 있음,
(d) 상기 반도체 온 절연체 구조를 형성하기 위하여, 상기 반도체 층(12)을 상기 도너 기판(1)에서 상기 지지 기판(3)으로 이송하는 단계,
(e) 상기 유전체 층(2) 및/또는 접합 계면(I)으로부터 수소 원자들을 제거(evacuate)하기 위하여, 1000°C 내지 1250°C 사이의 온도에서 3분 내지 100시간 사이의 기간 동안, 상기 구조에 열 처리를 적용하는 단계,
상기 방법은, 상기 구조가 단계 (a) 내지 (d)에 따라 제조되고, 제 1 항 또는 제 2 항 중 어느 한 항에 따른 상기 테스트 방법이 상기 구조 상에서 수행되고, 상기 열처리 후에 미리 설정된 스레시홀드 보다 크거나 같은 절연파괴 전하량(Q_BD)을 획득하기 위하여, 단계 (e)의 상기 열처리의 상기 기간 및 상기 온도가 상기 측정된 절연파괴 전하량(Q_BD)의 함수로써 선택되는 것을 특징으로 하는, 방법.
지지 기판(3), 50nm 미만의 두께를 갖는 유전체 층(2) 및 반도체 층(12)을 맨 아래(base)에서 표면(surface)까지 연속하여 포함하는 반도체 온 절연체 타입 구조의 배치(batch)를 제조하기 위한 방법에 있어서,
상기 방법은,
상기 반도체 층(12)을 포함하는 도너 기판(1)을 확보하는 단계,
상기 도너 기판(1)의 상기 반도체 층(12)의 표면 상에 및/ 또는 상기 지지 기판(3)의 표면 상에, 유전체 층(2)을 형성하는 단계,
상기 도너 기판(1)을 상기 지지 기판(3)에 접합하는 단계, 상기 유전체 층(2)은 접합 계면(I)에 있음,
상기 반도체 온 절연체 구조를 형성하기 위하여, 상기 반도체 층(12)을 상기 도너 기판(1)에서 상기 지지 기판(3)으로 이송하는 단계;
상기 유전체 층(2) 및/또는 접합 계면(I)으로부터 수소 원자들을 제거하기 위하여, 1000°C 내지 1250°C 사이의 온도에서 3분 내지 100시간 사이의 기간 동안, 상기 구조에 열 처리를 적용하는 단계,
상기 배치로부터 구조를 샘플링(sampling)하고, 상기 절연파괴 전하량(Q_BD)이 미리 설정된 스레시홀드 보다 크거나 같은지 확인하기 위하여 제 1 항 또는 제 2 항 중 어느 한 항에 따른 상기 테스트 방법을 상기 구조 상에서 수행하는 단계를 포함하는 것을 특징으로 하는, 방법.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 반도체 층(12)의 두께는 1 내지 30nm 사이인 것을 특징으로 하는, 방법.
제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 유전체 층(2)의 두께는 3 내지 50 nm 사이이고, 바람직하게는 10 내지 30nm 사이인 것을 특징으로 하는, 방법.
제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 반도체 층(12)의 재료는 실리콘, 스트레인드(strained) 실리콘(sSi), 실리콘-게르마늄(SiGe), 스트레인드 실리콘-게르마늄(sSiGe), 게르마늄, 스트레인드 게르마늄(sGe) 및 3 내지 5족(groups III-V) 반도체들로부터 선택되는 것을 특징으로 하는, 방법.
제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 유전체 층(2)은 실리콘 다이옥사이드(silicon dioxide)의 층, 나이트라이디드(nitrided) 실리콘 다이옥사이드의 층, 실리콘 옥시나이트라이드(silicon oxynitride)의 층, 실리콘 다이옥사이드 및/또는, 실리콘 나이트라이드(silicon nitride) 및/또는 알루미나(alumina)의 층들의 스택(stack)을 포함하는 것을 특징으로 하는, 방법.
제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 열처리의 상기 온도는 1050 내지 1200°C 사이인 것을 특징으로 하는, 방법.
제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 열처리의 상기 기간은 5분 내지 2시간 사이인 것을 특징으로 하는, 방법.
제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 열처리는 아르곤 또는 아르곤과 질소의 혼합물의 대기(atmosphere)에서 수행되는 것을 특징으로 하는, 방법.
제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
상기 열처리의 적용 전에, 산화물 보호 층(protective oxide layer)이 반도체 온 절연체 구조 상에 형성되는 것을 특징으로 하는, 방법.
제 4 항 내지 제 12 항 중 어느 한 항에 따른 방법에 의해 제조되도록 적응된 반도체 온 절연체 타입 구조에 있어서, 상기 구조는 10 C/cm² 보다 크거나, 같은 절연파괴 전하량(Q_BD)을 갖는 것을 특징으로 하는, 구조.