KR20210019463A - 얇은 실리콘 층의 전사 방법 - Google Patents

얇은 실리콘 층의 전사 방법 Download PDF

Info

Publication number
KR20210019463A
KR20210019463A KR1020207037991A KR20207037991A KR20210019463A KR 20210019463 A KR20210019463 A KR 20210019463A KR 1020207037991 A KR1020207037991 A KR 1020207037991A KR 20207037991 A KR20207037991 A KR 20207037991A KR 20210019463 A KR20210019463 A KR 20210019463A
Authority
KR
South Korea
Prior art keywords
ions
angstroms
single crystal
kev
donor substrate
Prior art date
Application number
KR1020207037991A
Other languages
English (en)
Other versions
KR102463727B1 (ko
Inventor
가우랍 사만타
살바더 제페다
Original Assignee
글로벌웨이퍼스 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 글로벌웨이퍼스 씨오., 엘티디. filed Critical 글로벌웨이퍼스 씨오., 엘티디.
Priority to KR1020227038277A priority Critical patent/KR20220153669A/ko
Publication of KR20210019463A publication Critical patent/KR20210019463A/ko
Application granted granted Critical
Publication of KR102463727B1 publication Critical patent/KR102463727B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)
  • Silicon Compounds (AREA)

Abstract

절연체 구조체들 상에 반도체를 준비하기 위한 방법은 얇은 실리콘 층을 도너 기판으로부터 핸들 기판 상으로 전사하는 단계를 포함한다.

Description

얇은 실리콘 층의 전사 방법
본 출원은 2018년 6월 8일자로 출원된 미국 가출원 제62/682,228호에 대한 우선권의 이익을 주장하며, 이 가출원의 개시내용은 그 전체가 제시된 것처럼 참고로 포함된다.
본 발명은 일반적으로 반도체 웨이퍼 제조 분야에 관한 것이다. 보다 구체적으로, 본 발명은 실리콘-온-인슐레이터(silicon-on-insulator) 구조체들의 제조시 도너 기판으로부터 핸들 기판으로 얇은 실리콘 층들을 전사하는 방법에 관한 것이다.
반도체 웨이퍼들은 일반적으로 후속 절차들에서의 웨이퍼의 올바른 배향(orientation)을 위해 하나 이상의 플랫(flats) 또는 노치(notches)를 가지도록 트리밍되고 그라운딩되는 단결정 잉곳(single crystal ingot)(예를 들어, 실리콘 잉곳)으로부터 준비된다. 잉곳은 다음으로 개별 웨이퍼들로 슬라이싱된다. 본 명세서에서는 실리콘으로부터 만들어지는 반도체 웨이퍼들이 언급될 것이지만, 다른 재료들, 이를테면 게르마늄, 실리콘 카바이드, 실리콘 게르마늄, 갈륨 비소와, 질화갈륨 또는 인화인듐과 같은 III족 및 V족 원소들의 다른 합금들, 또는 황화카드뮴 또는 산화아연과 같은 II족 및 VI족 원소들의 합금들이 반도체 웨이퍼들을 준비하기 위해 사용될 수 있다.
반도체 웨이퍼들(예를 들어, 실리콘 웨이퍼들)은 복합 층 구조체들(composite layer structures)의 준비 시에 활용될 수 있다. 복합 층 구조체(예를 들어, 반도체-온-인슐레이터, 보다 구체적으로는 실리콘-온-인슐레이터(SOI) 구조체)는 일반적으로 핸들 웨이퍼 또는 층, 디바이스 층, 및 핸들 층과 디바이스 층 간의 절연(즉, 유전체) 막(전형적으로 산화물 층)을 포함한다. 일반적으로, 디바이스 층은 0.01 내지 20 마이크로미터 두께, 예컨대 0.05 내지 20 마이크로미터 두께를 가진다. 후막 디바이스 층들은 약 1.5 마이크로미터 내지 약 20 마이크로미터의 디바이스 층 두께를 가질 수 있다. 박막 디바이스 층들은 약 0.01 마이크로미터 내지 약 0.20 마이크로미터의 두께를 가질 수 있다. 일반적으로, 실리콘-온-인슐레이터(SOI: silicon-on-insulator), 실리콘-온-사파이어(SOS: silicon-on-sapphire), 및 실리콘-온-석영(silicon-on-quartz)과 같은 복합 층 구조체들은, 2개의 웨이퍼를 밀접하게 접촉하여 위치시키고, 그에 의해 반 데르 발스 힘으로 본딩을 개시시키고, 이어서 본딩을 강화시키기 위한 열 처리(thermal treatment)에 의하여 제조된다. 어닐링은 터미널 실라놀 기(terminal silanol group)를 2개의 계면 사이의 실록산 본딩으로 변환하고, 그에 의해 본딩을 강화시킬 수 있다.
열 어닐링(thermal anneal) 후, 본딩된 구조체는 층 전사(layer transfer)를 달성하기 위하여 도너 웨이퍼의 상당한 부분을 제거하기 위한 추가적인 처리를 겪는다. 예를 들어, 웨이퍼 씨닝 기술(wafer thinning techniques), 예를 들어, 종종 BESOI(즉, back etch SOI)로 지칭되는 에칭 또는 그라인딩이 사용될 수 있으며, 여기서 실리콘 웨이퍼는 핸들 웨이퍼에 구속되고 이후 핸들 웨이퍼상의 얇은 실리콘 층만이 남겨질 때까지 천천히 에칭 제거된다. 예를 들어, 미국 특허 제5,189,500호를 참조하고, 그 개시 내용은 그 전체가 제시된 것처럼 본 명세서에 참조로서 포함된다. 본 방법은 시간 소모적이고 고가이며, 기판들 중 하나를 낭비하고, 일반적으로 수 마이크론보다 얇은 층의 경우 적절한 두께 균일성을 가질 수 없다.
층 전사(layer transfer)를 달성하는 다른 통상의 방법은 수소 주입(hydrogen implant), 및 그에 후속하는 열적으로 유발된 층 분리(thermally induced layer splitting)를 활용한다. 입자들(예를 들어, 수소 원자 또는 수소와 헬륨 원자의 조합인 원자들 또는 이온화된 원자들)이 도너 웨이퍼의 전면 아래의 특정 깊이에 주입된다. 주입된 입자들은 그들이 주입된 특정 깊이에서 도너 웨이퍼에 절단면(cleave plane)을 형성한다. 도너 웨이퍼의 표면은 주입 공정 동안 웨이퍼 상에 퇴적되는 붕소 화합물들과 같은 유기 화합물들 또는 다른 오염물들을 제거하도록 세정된다.
이후 도너 웨이퍼의 전면은 핸들 웨이퍼에 본딩되어 친수성 본딩 공정을 통해 본딩된 웨이퍼를 형성한다. 본딩에 앞서서, 도너 웨이퍼 및/또는 핸들 웨이퍼는 웨이퍼들의 표면들을, 예를 들어, 산소 또는 질소를 포함하는 플라즈마에 노출시킴으로써 활성화된다. 플라즈마에 대한 노출은 종종 표면 활성화(surface activation)로 지칭되는 공정에서 표면들의 구조체를 수정하는데, 이 활성화 공정은 도너 웨이퍼 및 핸들 웨이퍼 중 하나 또는 둘 다의 표면들을 친수성이 되게 한다. 웨이퍼들의 표면들은 SC1 세정 또는 불화 수소산(hydrofluoric acid)과 같은 습식 처리에 의해 추가적으로 화학적으로 활성화될 수 있다. 습식 처리와 플라즈마 활성화는 어느 순서로든 일어날 수 있거나, 또는 웨이퍼들은 단지 하나의 처리만을 행할 수 있다. 다음으로, 웨이퍼들이 함께 눌리어지고, 그들 사이에 본딩이 형성된다. 이러한 본딩은 반 데르 발스 힘으로 인해 비교적 약하고, 추가 처리가 일어날 수 있기 전에 강화되어야만 한다.
일부 공정에서, 도너 웨이퍼와 핸들 웨이퍼(즉, 본딩된 웨이퍼) 간의 친수성 본딩은 본딩된 웨이퍼 쌍을 가열하거나 어닐링함으로써 강화된다. 일부 공정에서, 웨이퍼 본딩은 약 300℃ 내지 500℃와 같은 낮은 온도에서 발생할 수 있다. 일부 공정에서, 웨이퍼 본딩은 약 800℃ 내지 1100℃와 같은 높은 온도에서 발생할 수 있다. 상승된 온도는 도너 웨이퍼와 핸들 웨이퍼의 인접한 표면들 사이의 공유 본딩의 형성을 유도하고, 그에 따라 도너 웨이퍼와 핸들 웨이퍼 사이의 본딩을 단단하게 만든다(solidifying). 본딩된 웨이퍼의 가열 또는 어닐링과 동시에, 도너 웨이퍼에 초기에 주입된 입자들은 절단면을 약화시킨다.
그 후, 도너 웨이퍼의 일부가 본딩된 웨이퍼로부터 절단면을 따라 분리(즉, 절단(cleave))되어 SOI 웨이퍼를 형성한다. 절단(cleaving)은 도너 웨이퍼의 일부를 본딩된 웨이퍼로부터 당겨서 분리시키기 위해 기계적인 힘이 본딩된 웨이퍼의 대향 측들에 수직하게 가해지는 설비(fixture)에 본딩된 웨이퍼를 배치함으로써 수행될 수 있다. 일부 방법에 따르면, 흡입 컵들(suction cups)을 활용하여 기계적인 힘을 가한다. 도너 웨이퍼의 일부의 분리는 그 절단면에서 본딩된 웨이퍼의 에지에 기계적인 쐐기를 가함으로써 개시되어, 절단면을 따라 크랙(crack)의 진행을 개시시킨다. 다음으로, 흡입 컵들에 의해 가해되는 기계적인 힘은 도너 웨이퍼의 일부를 본딩된 웨이퍼로부터 당기고, 이에 따라 SOI 웨이퍼를 형성한다.
다른 방법들에 따르면, 본딩된 쌍은 대신 일정 시간에 걸쳐 상승된 온도에 처하여 도너 웨이퍼의 일부를 본딩된 웨이퍼로부터 분리되게 할 수 있다. 상승된 온도에 노출시키는 것은 절단면을 따른 크랙의 개시 및 진행을 야기하고, 따라서 도너 웨이퍼의 일부를 분리한다. 주입된 이온들로부터의 보이드들의 형성으로 인해 크랙이 형성되고, 이는 오스발드 라이프닝(Ostwald ripening)에 의해 성장한다. 보이드들은 수소 및 헬륨으로 채워진다. 보이드들은 소판(platelet)들이 된다. 소판들 내의 가압된 가스들은 마이크로-캐비티들 및 마이크로-크랙들을 진행시키고, 이것은 주입 평면상의 실리콘을 약화시킨다. 어닐링이 적절한 시간에 정지되면, 약화된 본딩된 웨이퍼는 기계적인 공정에 의해 절단될 수 있다. 그러나, 열 처리가 더 긴 지속 기간 동안 및/또는 더 높은 온도로 계속되는 경우, 마이크로 크랙 진행은 모든 크랙이 절단면을 따라 병합되는 레벨에 도달하고, 따라서 도너 웨이퍼의 일부를 분리시킨다. 이 방법은 전사된 층의 더 나은 균일성을 가능하게 하고, 도너 웨이퍼의 재활용을 가능하게 하지만, 전형적으로 주입되고 본딩된 쌍을 500℃에 가까운 온도로 가열하는 것을 요구한다.
본 발명은 단결정 실리콘 도너 기판으로부터 핸들 기판으로 실리콘 층을 전사하는 방법에 관한 것으로, 본 방법은: (a) 단결정 실리콘 도너 기판의 전면과 접촉하는 실리콘 이산화물 층을 통해 그리고 단결정 실리콘 도너 기판의 전면을 통해 H2 + 이온, H+ 이온, 또는 H2 + 이온과 H+ 이온의 조합을 주입하는 단계- 단결정 실리콘 도너 기판은 평행한 2개의 주 표면 -이들 중 하나는 전면이고 이들 중 하나는 배면임-, 전면과 배면을 연결하는 둘레 에지, 전면과 배면 사이의 중심 평면, 전면에 수직인 중심 축, 및 전면과 배면 사이의 벌크 영역을 포함함 -; (b) 단결정 실리콘 도너 기판의 전면과 접촉하는 실리콘 이산화물 층을 통해 그리고 단결정 실리콘 도너 기판의 전면을 통해 He+ 이온을 주입하는 단계; (c) 단결정 실리콘 도너 기판에 손상 층을 형성하기에 충분한 온도에서 그리고 지속기간 동안 이온 주입된 단결정 실리콘 도너 기판을 어닐링하는 단계; (d) 단결정 실리콘 도너 기판의 전면과 접촉하는 실리콘 이산화물 층을 핸들 기판과 접촉하는 유전체 층에 본딩함으로써 다층 기판을 준비하는 단계; (e) 다층 기판을 어닐링하는 단계; 및 (f) 단결정 실리콘 도너 기판의 손상 층에서 어닐링된 다층 기판을 절단함으로써 약 500 옹스트롬 내지 약 2500 옹스트롬의 두께를 갖는 실리콘 층을 단결정 실리콘 도너 기판으로부터 핸들 기판으로 전사하는 단계를 포함한다.
다른 목적들 및 특징들은 부분적으로 명확하고 부분적으로 이하에서 설명될 것이다.
도 1a 내지 도 1f는 본 발명의 일부 실시예들에 따른 공정 흐름을 도시한다.
도 2는 각각 16Kev 및 22kev로 주입된 H+ 및 He+ 이온의 SRIM 계산된 깊이 프로파일들을 도시하는 그래프이다. 이들 데이터는 실시예 1의 방법에 따라 획득되었다.
도 3은 각종 H2 + 용량에 대한 전사된 실리콘 디바이스 층의 절단 후 두께 변동 범위들(·)을 도시하는 그래프이다.
도 4는 각각 8Kev 및 11kev로 주입된 H+ 및 He+ 이온의 SRIM 계산된 깊이 프로파일들을 도시하는 그래프이다. 이들 데이터는 실시예 2의 방법에 따라 획득되었다.
FD-SOI(Fully Depleted Silicon-on-Insulator) 구조체는 매립 산화물 층(BOX) 위의 초박형 실리콘 층에 의존한다. 매립 산화물 층은 (100 내지 200 나노미터 정도의) 종래의 두께를 가질 수 있거나, 또는 초박형, 예를 들어, 10 내지 25nm일 수 있다. 매우 얇은 실리콘 층은 CMOS 디바이스의 트랜지스터 게이트(트랜지스터의 바디) 아래의 실리콘이 전하들이 완전히 공핍될 수 있게 한다. 따라서, 본 발명은 매우 얇은 실리콘 층들을 도너 기판으로부터 핸들 기판으로 전사하는 방법에 관한 것이다.
본 발명에 따르면, 비교적 얇은 실리콘 디바이스 층을 갖는 반도체-온-인슐레이터 복합 구조체(SOI, 예를 들어, 실리콘-온-인슐레이터 복합 구조체)를 준비하기 위한 방법이 제공된다. 일부 실시예들에서, SOI 구조체는 비교적 얇은 유전체 층, 예를 들어, 매립 산화물 층을 추가로 포함한다. 따라서, 일부 실시예들에서, 본 발명은 약 500 옹스트롬 내지 약 2500 옹스트롬의 두께의 얇은 실리콘 층들을 도너 기판으로부터 핸들 기판 상으로 전사하는 방법에 관한 것이다. 본 발명의 일부 실시예들에 따르면, 수소(H2 + 및/또는 H+) 이온들 및 헬륨(He+) 이온들이 낮은 이온 에너지들에서 도너 기판 내로 공동 주입된다. 공동 주입된 도너 기판의 어닐링은 도너 기판에 손상 층을 형성한다. 손상 층의 깊이는 핸들 기판 상에 전사되는 실리콘 층의 두께를 결정한다.
얇은 층 전사를 달성하기 위해, 특히 도너 웨이퍼 상의 산화물 층 두께가 얇을 때(예를 들어, 수백 옹스트롬)에도, 가스 이온의 주입 에너지가 낮게 유지된다. 얇은 실리콘 디바이스 층의 전사는 완전히 공핍된 SOI 구조체들(FD-SOI)의 준비를 가능하게 한다. FD-SOI에 기초한 저전력, 고성능 CMOS 응용은 실리콘 디바이스 층의 두께 및 매립 산화물 층의 두께가 제한될 것을 요구한다. 얇은 층들은 이온 주입 동안 빔 에너지를 제한함으로써 전사될 수 있다. 또한, 일부 실시예들에 따르면, 주입 용량을 감소시킴으로써 제조 비용이 더욱 감소된다.
I. 반도체 도너 기판과 반도체 핸들 기판
본 발명에서 사용하기 위한 기판들은 반도체 도너 기판, 예를 들어, 단결정 반도체 도너 웨이퍼, 및 반도체 핸들 기판, 예를 들어, 단결정 반도체 핸들 웨이퍼를 포함한다. 반도체-온-인슐레이터 복합 구조체 내의 반도체 디바이스 층은 반도체 도너 기판으로부터 도출된다.
도 1a 내지 도 1f는 본 발명의 일부 실시예들에 따른 공정 흐름을 도시한다. 도 1a를 참조하면, 예시적인 비제한적 반도체 도너 기판(100), 예를 들어, 단결정 반도체 도너 웨이퍼가 도시되어 있다. 일반적으로, 단결정 반도체 도너 기판(100)은 대체로 평행한 2개의 주 표면을 포함한다. 평행한 표면들 중 하나는 단결정 반도체 도너 기판(100)의 전면(102)이고, 다른 평행한 표면은 단결정 반도체 도너 기판(100)의 배면(104)이다. 단결정 반도체 도너 기판(100)은 전면과 배면(102, 104)을 연결하는 주변 엣지(106)를 포함한다. 단결정 반도체 도너 기판(100)은 대체로 평행한 2개의 주 표면(102, 104)에 수직이고 전면 및 배면(102, 104) 사이의 중간 점들에 의해 정의되는 중심 평면(110)에도 수직인 중심 축(108)을 포함한다. 단결정 반도체 도너 기판(100)은 대체로 평행한 2개의 주 표면(102, 104) 사이에 벌크 영역을 포함한다. 반도체 웨이퍼들, 예를 들어, 실리콘 웨이퍼들은 전형적으로 일부 전체 두께 변동(TTV), 뒤틀림(warp), 및 휨(bow)을 갖기 때문에, 전면(102) 상의 모든 점과 배면(104) 상의 모든 점 사이의 중심 평면(110)을 정의하는 중간점들은 평면 내에 정확하게 속하지 않을 수 있다. 그러나, 실용적인 문제로서, TTV, 비틀림 및 휨은 전형적으로 매우 작아서, 매우 근사적으로 말하면, 중간점들은 전면과 배면(102, 104) 사이에서 대략 등거리인 가상의 중심 평면(110) 내에 있다고 말할 수 있다.
본 명세서에 설명된 임의의 동작에 앞서, 단결정 반도체 도너 기판(100)의 전면(102) 및 배면(104)은 실질적으로 동일할 수 있다. 표면은 단지 편의상 및 일반적으로 본 발명의 방법의 동작들이 수행되는 표면을 구별하기 위해, "전면" 또는 "배면"으로 지칭된다. 본 발명의 맥락에서, 단결정 반도체 도너 기판(100)의 "전면"은 이온들이 주입되는 기판의 주 표면을 지칭한다. 전면은 본딩된 구조체의 내부 표면이 된다. 따라서, 단결정 반도체 도너 기판(100)의 "배면"은 본딩된 구조체의 외부 표면이 되는 주 표면을 지칭한다. 유사하게, 핸들 기판의 "전면"은 본딩된 구조체의 내부 표면이 되는 핸들 기판의 주 표면을 지칭하고, 핸들 기판의 "배면"은 본딩된 구조체의 외부 표면이 되는 주 표면을 지칭한다. 종래의 본딩 및 절단 단계들의 완료 시에, 단결정 반도체 도너 기판은 반도체-온-인슐레이터(예를 들어, 실리콘-온-인슐레이터) 복합 구조체의 반도체 디바이스 층을 형성한다.
핸들 기판과 단결정 반도체 도너 기판은 단결정 반도체 웨이퍼들일 수 있다. 바람직한 실시예들에서, 반도체 웨이퍼들은 실리콘, 실리콘 탄화물, 실리콘 게르마늄, 갈륨 비화물, 갈륨 질화물, 인듐 인화물, 인듐 갈륨 비화물, 게르마늄, 및 이들의 조합으로 구성되는 그룹으로부터 선택된 재료를 포함한다. 핸들 웨이퍼들은 추가적으로 사파이어, 석영, 또는 유리를 포함할 수 있다. 본 발명의 단결정 반도체 웨이퍼들, 예를 들어, 단결정 실리콘 핸들 웨이퍼 및 단결정 실리콘 도너 웨이퍼는 전형적으로 적어도 약 150mm, 적어도 약 200mm, 적어도 약 300mm, 또는 적어도 약 450mm의 공칭 직경을 갖는다. 웨이퍼 두께는 약 100 마이크로미터 내지 약 1500 마이크로미터, 약 250 마이크로미터 내지 약 1500 마이크로미터, 약 300 마이크로미터 내지 약 1000 마이크로미터, 적절하게는 약 500 마이크로미터 내지 약 1000 마이크로미터의 범위 내 등의, 약 100 마이크로미터와 약 5000 마이크로미터 사이에서 변할 수 있다. 일부 특정한 실시예에서, 웨이퍼 두께는 약 725 마이크로미터일 수 있다. 일부 실시예에서, 웨이퍼 두께는 약 775 마이크로미터일 수 있다.
특히 바람직한 실시예들에서, 단결정 반도체 웨이퍼들은 종래의 초크랄스키(Czochralski) 결정 성장 방법 또는 플롯 존(float zone) 성장 방법에 따라 성장된 단결정 잉곳으로부터 얇게 절단된 단결정 실리콘 웨이퍼들을 포함한다. 이러한 방법뿐만 아니라, 표준 실리콘 슬라이싱, 랩핑, 에칭, 및 폴리싱 기술은, 예를 들어, F. Shimura, Semiconductor Silicon Crystal Technology, Academic Press, 1989, and Silicon Chemical Etching, (J. Grabmaier ed.) Springer-Verlag, N.Y., 1982(본 명세서에 참고로 포함됨)에 개시되어 있다. 바람직하게는, 웨이퍼들은 본 기술분야의 통상의 기술자에게 공지된 표준 방법에 의해 연마되고 세정된다. 예를 들어, W.C. O'Mara et al., Handbook of Semiconductor Silicon Technology, Noyes Publications를 참조한다. 원하는 경우, 웨이퍼들은 예를 들어, 표준 SC1(5부의 물: 1부의 수성 수산화 암모늄(29 중량%): 1부의 수성 과산화 수소(30 중량%))/SC2 용액(6부의 물: 1부의 수성 염산(37 중량%): 1부의 수성 과산화수소(30 중량%))에서 세정될 수 있다. 일부 실시예에서, 본 발명의 단결정 실리콘 웨이퍼들은 종래의 초크랄스키("Cz") 결정 성장 방법에 따라 성장된 단결정 잉곳으로부터 절단된 단결정 실리콘 웨이퍼이며, 전형적으로, 적어도 약 150mm, 적어도 약 200mm, 적어도 약 300mm, 또는 적어도 약 450mm의 공칭 직경을 갖는다. 바람직하게는, 단결정 실리콘 핸들 웨이퍼와 단결정 실리콘 도너 웨이퍼 양쪽 모두는, 스크래치, 큰 입자 등의, 표면 결함이 없는 경면-연마된 전면 마감(mirror-polished front surface finish)을 갖는다. 웨이퍼 두께는 약 300 마이크로미터 내지 약 1000 마이크로미터, 적절하게는 약 500 마이크로미터 내지 약 1000 마이크로미터의 범위 내 등의, 약 250 마이크로미터 내지 약 1500 마이크로미터에서 변할 수 있다. 일부 특정 실시예에서, 웨이퍼 두께는 약 725 마이크로미터 내지 약 800 마이크로미터, 예를 들어, 약 750 마이크로미터 내지 약 800 마이크로미터일 수 있다. 일부 실시예에서, 웨이퍼 두께는 약 725 마이크로미터일 수 있다. 일부 실시예에서, 웨이퍼 두께는 약 775 마이크로미터일 수 있다.
일부 실시예에서, 단결정 반도체 웨이퍼들, 즉 단결정 반도체 핸들 웨이퍼 및 단결정 반도체 도너 웨이퍼는 초크랄스키 성장 방법에 의해 일반적으로 달성되는 농도의 격자간 산소(interstitial oxygen)를 포함한다. 일부 실시예에서, 단결정 반도체 웨이퍼들은 약 4PPMA 내지 약 18PPMA의 농도의 산소를 포함한다. 일부 실시예에서, 반도체 웨이퍼들은 약 10PPMA 내지 약 35PPMA의 농도의 산소를 포함한다. 일부 실시예에서, 단결정 실리콘 웨이퍼는 약 10PPMA보다 크지 않은 농도의 산소를 포함한다. 격자간 산소는 SEMI MF 1188-1105에 따라 측정될 수 있다.
단결정 반도체 도너 기판(100) 및 핸들 기판은 초크랄스키 또는 플롯 존 방법들에 의해 획득가능한 임의의 저항률을 가질 수 있다. 따라서, 단결정 반도체 도너 기판(100) 및 핸들 기판의 저항률은 본 발명의 구조체의 최종 사용/응용의 요건들에 기초한다. 따라서, 저항률은 밀리옴(milliohm) 이하로부터 메가옴(megaohm) 이상으로 가변할 수 있다. 일부 실시예에서, 단결정 반도체 도너 기판(100)은 도핑되지 않는다. 일부 실시예에서, 핸들 기판(100)은 도핑되지 않는다. 일부 실시예에서, 단결정 반도체 도너 기판(100)은 p형 또는 n형 도펀트를 포함한다. 일부 실시예에서, 핸들 기판(100)은 p형 또는 n형 도펀트를 포함한다. 적합한 도펀트는 붕소(p형), 갈륨(p형), 알루미늄(p형), 인듐(p형), 인(n형), 안티몬(n형), 및 비소(n형)를 포함한다. 도펀트 농도는 단결정 반도체 도너 기판의 원하는 저항률에 기초하여 선택된다.
일부 실시예에서, 단결정 반도체 도너 기판(100)은 약 100ohm-cm 미만, 약 50ohm-cm 미만, 약 1ohm-cm 미만, 약 0.1ohm-cm 미만 또는 심지어 약 0.01ohm-cm 미만 등의, 비교적 낮은 최소 벌크 저항률을 갖는다. 일부 실시예에서, 단결정 반도체 도너 기판(100)은 약 100ohm-cm 미만, 또는 약 1ohm-cm 내지 약 100ohm-cm 등의, 비교적 낮은 최소 벌크 저항률을 갖는다. 저 저항률 웨이퍼는 붕소(p형), 갈륨(p형), 알루미늄(p형), 인듐(p형), 인(n형), 안티몬(n형), 및 비소(n형)와 같은 전기적 활성 도펀트를 포함할 수 있다.
일부 실시예에서, 단결정 반도체 도너 기판(100)은 비교적 높은 최소 벌크 저항률을 갖는다. 고 저항률 웨이퍼는 일반적으로 초크랄스키 방법 또는 플롯 존 방법에 의해 성장된 단결정 잉곳으로부터 절단된다. 고 저항률 웨이퍼들은 붕소(p 형), 갈륨(p 형), 알루미늄(p 형), 인듐(p 형), 인(n 형), 안티몬(n 형) 및 비소 n 형) 등의, 전기 활성 도펀트를 일반적으로 매우 낮은 농도로 포함할 수 있다. Cz-성장된 실리콘 웨이퍼들은 결정 성장 동안에 혼입되는 산소에 의해 야기된 열적 도너(thermal donor)를 소멸시키기 위해 약 600℃ 내지 약 1000℃ 범위의 온도에서 열 어닐링될 수 있다. 일부 실시예에서, 단결정 반도체 핸들 웨이퍼는 약 100Ohm-cm 내지 약 100,000Ohm-cm, 또는 약 500Ohm-cm 및 약 100,000Ohm-cm, 또는 약 1000Ohm-cm 내지 약 100,000Ohm-cm, 또는 약 500Ohm-cm 내지 약 10,000Ohm-cm, 또는 약 750Ohm-cm 내지 약 10,000Ohm, 약 1000Ohm-cm 내지 약 10,000Ohm-cm, 약 1000Ohm-cm 내지 약 6000ohm-cm, 약 2000Ohm-cm 내지 약 10,000Ohm-cm, 약 3000Ohm-cm 내지 약 10,000Ohm-cm, 또는 약 3000Ohm-cm 내지 약 5,000Ohm-cm 등의, 적어도 100Ohm-cm, 또는 심지어 적어도 약 500Ohm-cm의 최소 벌크 저항률을 갖는다. 일부 바람직한 실시예에서, 단결정 반도체 핸들 웨이퍼는 약 1000Ohm-cm 내지 약 6,000Ohm-cm의 벌크 저항률을 갖는다. 고 저항률 웨이퍼들을 준비하는 방법들은 본 기술분야에 공지되어 있고, 그러한 고 저항률 웨이퍼들은 SunEdison Semiconductor Ltd.(St. Peters, MO; 이전에는 MEMC Electronic Materials, Inc.)와 같은 상업적 공급자로부터 획득될 수 있다.
단결정 반도체 도너 기판(100)은 단결정 실리콘을 포함할 수 있다. 단결정 반도체 도너 기판(100)은 (100), (110), 또는 (111) 결정 배향 중 임의의 것을 가질 수 있고, 결정 배향의 선택은 구조체의 최종 사용에 의해 지시될 수 있다.
선택적으로, 단결정 반도체 도너 기판(100)의 전면(102), 배면(104), 또는 양쪽 표면은 본 기술분야에 공지된 방법들에 따라 산화될 수 있다. 산화는 (퇴적된 반도체 재료 막의 일부분이 소모될) 열 산화, CVD 산화물 퇴적과 같은 본 기술분야에 공지된 수단에 의해, 또는 SC1/SC2 세정 용액과 같은 표준 세정 용액에의 노출에 의해 달성될 수 있다. 단결정 반도체 도너 기판(100)은 ASM A400 또는 ASM A400XT와 같은 퍼니스(furnace)에서 열적으로 산화될 수 있다. 온도는 산화 분위기에서 750℃ 내지 1100℃, 예를 들어, 약 800℃ 내지 약 1200℃의 범위일 수 있다. 산화 분위기의 대기는 Ar 또는 N2와 같은 비활성 가스와, O2의 혼합물일 수 있다. 산소 함량은 1 내지 10 퍼센트 또는 그보다 더 높게 변할 수 있다. 일부 실시예에서, 산화 분위기의 대기는 최대 100%일 수 있다("건식 산화(dry oxidation)"). 일부 실시예들에서, 분위기의 대기는 Ar 또는 N2와 같은 비활성 가스와, O2 및 수증기와 같은 산화 가스들의 혼합물을 포함할 수 있다("습식 산화(wet oxidation)"). 예시적인 실시예에서, 도너 웨이퍼들은 ASM A400 또는 ASM A400XT와 같은 수직 퍼니스 내에 로딩될 수 있다. 온도는 N2와 O2의 혼합물을 사용함으로써 산화 온도로 상승한다. 요구되는 온도에서, 수증기는 가스 흐름(gas flow) 내로 도입된다. 요구되는 산화물 두께가 획득된 후, 수증기와 O2는 공급 중지되고, 퍼니스 온도는 감소되며, 웨이퍼들은 퍼니스로부터 언로딩된다. 단결정 반도체 도너 기판(100)이 단결정 실리콘 도너 기판인 실시예들에서, 산화 층(120)은 실리콘 이산화물을 포함한다. 도 1b를 참조한다. 전면(102), 배면(104), 또는 양쪽 모두의 상부의 산화 층(120)은 약 100 옹스트롬 내지 약 1000 옹스트롬, 예들 들어, 약 100 옹스트롬 내지 약 700 옹스트롬, 또는 약 100 옹스트롬 내지 약 500 옹스트롬, 또는 약 100 옹스트롬 내지 약 250 옹스트롬일 수 있다.
일부 실시예에서, 산화 층(120)은 약 10 옹스트롬 내지 약 15 옹스트롬 등의, 약 5 옹스트롬 내지 약 25 옹스트롬과 같이, 비교적 얇다. 얇은 산화물 층들은, SC1/SC2 세정 용액 등의 표준 세정 용액에 노출시킴으로써 반도체 웨이퍼의 양면에서 획득될 수 있다. 일부 실시예에서, SC1 용액은 5부의 탈이온수, 1부의 수성 NH4OH(수산화 암모늄, 29 중량%의 NH3), 및 1부의 수성 H2O2(과산화수소, 30%)를 포함한다. 일부 실시예에서, 핸들 웨이퍼는 SC2 용액 등의, 산화제를 포함하는 수용액에 노출시킴으로써 산화될 수 있다. 일부 실시예에서, SC2 용액은 5부의 탈이온수, 1부의 수성 HCl(염산, 39 중량%), 및 1부의 수성 H2O2(과산화수소, 30%)를 포함한다.
II. 이온 주입
이온 주입은 Applied Materials Quantum II, Quantum LEAP, 또는 Quantum X와 같은 상업적으로 입수가능한 기기에서 수행될 수 있다. 일부 실시예에 따르면, 주입된 이온들은 H+ 및/또는 H2 + 이온과 He+ 이온의 조합을 포함한다. H+ 및/또는 H2 + 이온은 He+ 이온 주입 전에, 또는 He+ 이온 주입 후에 주입될 수 있거나, 또는 H+ 및/또는 H2 + 이온은 He+ 이온과 동시에 주입될 수 있다. 이온 주입은 반도체 도너 기판에 손상 층을 형성하기에 충분한 밀도로 그리고 지속기간동안 수행된다. 도 1c를 참조하면, 단결정 반도체 도너 기판(100)이 피크 깊이(D1)에서 H+ 및/또는 H2 + 이온을 포함하고 피크 깊이(D2)에서 He+ 이온을 포함하도록, 이온 주입이 산화 층(120) 및 단결정 반도체 도너 기판(100)의 전면(102)을 통해 발생한다. 피크 깊이들(D1) 및 (D2)는 예시를 위한 것이며 축척으로 고려되지 않아야 한다. 피크 깊이들(D1) 및 (D2)의 길이는 단결정 실리콘 도너 기판(100)의 전면(102)으로부터 중심 축(108)을 따라 측정된다. 주입의 깊이는 최종 SOI 구조체에서 단결정 반도체 디바이스 층의 두께를 결정한다.
일부 실시예들에서, 본 방법은 전면으로부터 중심 평면을 향해 측정되는 바와 같이 단결정질 도너 기판의 전면을 통해 평균 깊이(D1)까지 수소 이온들(예를 들어, H2 +, H+ 이온, 또는 H2 + 이온과 H+ 이온의 조합)을 주입하는 단계를 포함한다. 주입된 수소 이온들의 평균 깊이(D1)는 단결정 실리콘 도너 기판의 전면으로부터 그리고 중심 축을 따라 측정되는 것으로서, 약 100 옹스트롬 내지 약 4000 옹스트롬, 약 100 옹스트롬 내지 약 3000 옹스트롬, 또는 약 500 옹스트롬 내지 약 3000 옹스트롬, 또는 약 500 옹스트롬 내지 약 2500 옹스트롬의 범위일 수 있다. 일부 실시예에서, H2 + 이온 주입 용량은 약 10Kev 내지 약 40Kev, 예를 들어, 약 20Kev 내지 약 40Kev, 또는 약 25Kev 내지 약 35Kev, 예를 들어, 약 16Kev 또는 약 32Kev의 주입 에너지에서, 약 4.3x1015ions/cm2 내지 약 1.1x1016ions/cm2, 또는 약 6.8x1015ions/cm2 내지 약 1.1x1016ions/cm2의 범위에 있을 수 있다. 일부 실시예에서, H2 + 이온 주입 용량은 약 20Kev 내지 약 40Kev, 또는 약 25Kev 내지 약 35Kev, 예를 들어, 약 16Kev 또는 약 32Kev의 주입 에너지에서, 약 4.3x1015ions/cm2 내지 약 1.1x1016ions/cm2, 또는 약 6x1015ions/cm2 내지 약 1.1x1016ions/cm2의 범위에 있을 수 있다. 일부 실시예에서, H2 + 이온 주입 용량은 약 10Kev 내지 약 30Kev, 예를 들어, 약 15Kev 내지 약 20Kev, 예를 들어, 약 16Kev의 주입 에너지에서 약 5.9x1015ions/cm2 내지 약 6.7x1015ions/cm2의 범위에 있을 수 있다. 일부 실시예에서, H+ 이온 주입 용량은 약 5Kev 내지 약 20Kev, 예를 들어, 약 10Kev 내지 약 20Kev, 예를 들어, 약 16Kev의 주입 에너지에서 약 5x1015ions/cm2 내지 약 2x1016ions/cm2의 범위에 있을 수 있다. 일부 실시예에서, H+ 이온 주입 용량은 약 5Kev 내지 약 20Kev, 예를 들어, 약 10Kev 내지 약 20Kev, 예를 들어, 약 16Kev의 주입 에너지에서 약 1.1x1016ions/cm2 내지 약 2x1016ions/cm2의 범위에 있을 수 있다. 일부 실시예에서, H+ 이온 주입 용량은 약 5Kev 내지 약 20Kev, 예를 들어, 약 10Kev 내지 약 20Kev, 예를 들어, 약 16Kev의 주입 에너지에서 약 6.1x1015ions/cm2 내지 약 6.8x1015ions/cm2의 범위에 있을 수 있다. 일부 실시예에서, H2 + 이온과 H+ 이온의 조합은 앞서 언급된 용량 범위 및 에너지 내에서 전면으로부터 중심 평면을 향해 측정되는 바와 같이 평균 깊이(D1)까지 주입된다.
일부 실시예에서, 본 방법은 전면(102)으로부터 중심 축(108)을 따라 측정되는 바와 같이 단결정질 도너 기판의 전면을 통해 평균 깊이(D2)까지 헬륨 이온들(예를 들어, He+ 이온들)을 주입하는 단계를 포함한다. 주입된 헬륨 이온들의 평균 깊이(D2)는 단결정 실리콘 도너 기판의 전면으로부터 그리고 중심 축을 따라 측정되는 것으로서, 약 100 옹스트롬 내지 약 4000 옹스트롬, 약 100 옹스트롬 내지 약 3000 옹스트롬, 또는 약 500 옹스트롬 내지 약 3000 옹스트롬, 또는 약 500 옹스트롬 내지 약 2500 옹스트롬의 범위일 수 있다. 일부 실시예에서, 총 헬륨 이온 주입 용량은, 약 5Kev 내지 약 30Kev, 예를 들어, 약 10Kev 내지 약 25Kev, 또는 약 15Kev 내지 약 25Kev, 예를 들어, 약 22Kev의 주입 에너지에서, 약 6x1015ions/cm2 내지 약 2x1016ions/cm2, 약 6x1015ions/cm2 내지 약 1.3x1016ions/cm2, 예를 들어, 약 6.3x1015ions/cm2 내지 약 1.1x1016ions/cm2, 약 6.6x1015ions/cm2 내지 약 8x1015ions/cm2의 범위에 있을 수 있다. 일부 실시예에서, 총 헬륨 이온 주입 용량은, 약 5Kev 내지 약 30Kev, 예를 들어, 약 10Kev 내지 약 25Kev, 또는 약 15Kev 내지 약 25Kev, 예를 들어, 약 22Kev의 주입 에너지에서, 약 6x1015ions/cm2 내지 약 2x1016ions/cm2, 약 6x1015ions/cm2 내지 약 1.3x1016ions/cm2, 예를 들어, 약 6.3x1015ions/cm2 내지 약 1.1x1016ions/cm2, 약 6.6x1015ions/cm2 내지 약 8x1015ions/cm2의 범위에 있을 수 있다. 일부 실시예에서, 총 헬륨 이온 주입 용량은 약 5Kev 내지 약 20Kev, 예를 들어, 약 5Kev 내지 약 15Kev, 예를 들어, 약 11Kev의 주입 에너지에서, 약 6x1015ions/cm2 내지 약 2x1016ions/cm2, 약 6x1015ions/cm2 내지 약 1.3x1016ions/cm2, 예를 들어, 약 6.3x1015ions/cm2 내지 약 1.1x1016ions/cm2, 약 6.6x1015ions/cm2 내지 약 8x1015ions/cm2, 또는 약 6.6x1015ions/cm2 내지 약 7x1015ions/cm2의 범위에 있을 수 있다.
바람직하게는, H2 + 이온, H+ 이온, 또는 H2 + 이온과 H+ 이온의 조합의 피크 밀도(D1)와 He+ 이온의 피크 밀도(D2)는 서로의 약 1000 옹스트롬 내에, 서로의 약 600 옹스트롬 내에, 또는 서로의 약 500 옹스트롬 내에, 서로의 약 450 옹스트롬 내에, 서로의 약 400 옹스트롬 내에, 서로의 약 300 옹스트롬 내에, 또는 서로의 약 200 옹스트롬 내에 있다.
일부 실시예에서, 주입 이후에, 단결정 반도체 도너 웨이퍼들, 예를 들어, 단결정 실리콘 도너 웨이퍼들을 세정하는 것이 바람직할 수 있다. 일부 바람직한 실시예에서, 세정은 피라냐 세정(Piranha clean)(황산과 과산화수소의 혼합물)에 이어서 DI 물 린스(water rinse) 및 SC1(5:1:1 비율의 물: 수성 수산화 암모늄: 수성 과산화수소의 혼합물) 및 SC2(6:1:1 비율의 물: 수성 염산: 수성 과산화수소의 혼합물) 세정을 포함할 수 있다.
III. 어닐링
본 발명의 일부 실시예들에서, 이온 주입된 단결정 반도체 도너 기판(100)은 단결정 반도체 도너 기판에서 열 활성화된 손상 층 또는 절단면(130)을 형성하기에 충분한 온도에서 어닐링된다. 이 어닐링은 본딩 전에 발생한다. 낮은 주입 에너지를 활용함으로써, 손상 층(130)은 약 500 옹스트롬 내지 약 2500 옹스트롬의 두께와 같은 얇은 실리콘 층의 핸들 기판으로의 전사를 가능하게 하는 깊이에서 발생한다.
적합한 도구의 일례는 불루 M 모델(Blue M model)과 같은 단순한 박스 퍼니스(Box furnace)일 수 있다. 일부 바람직한 실시예에서, 이온 주입된 단결정 반도체 도너 기판은 약 200℃ 내지 약 350℃, 약 225℃ 내지 약 350℃, 예를 들어, 약 250℃ 내지 약 300℃의 온도에서 어닐링된다. 열 어닐링은 약 10시간 내지 약 10시간, 예를 들어, 약 10분 내지 약 2시간, 또는 약 10분 내지 약 60분의 지속기간동안 발생할 수 있다. 이러한 온도 범위내에서의 열 어닐링은 열적으로 활성화된 절단면(130)을 형성하기에 충분하다. 절단면(130)을 활성화시키기 위한 열 어닐링 이후에, 단결정 반도체 도너 기판 표면은 세정되는 것이 바람직하다. 일부 바람직한 실시예에서, 세정은 피라냐 세정(Piranha clean)(황산과 과산화수소의 혼합물)에 이어서 DI 물 린스(water rinse) 및 SC1(5:1:1 비율의 물: 수성 수산화 암모늄: 수성 과산화수소의 혼합물) 및 SC2(6:1:1 비율의 물: 수성 염산: 수성 과산화수소의 혼합물) 세정을 포함할 수 있다.
IV. 플라즈마 활성화
일부 실시예에서, 이온 주입되고 어닐링된 단결정 반도체 도너 기판은 산소 플라즈마 및/또는 질소 플라즈마 표면 활성화 처리된다. 일부 실시예에서, 산소 플라즈마 표면 활성화 도구는 EVG®810LT 저온 플라즈마 활성화 시스템과 같은 EV 그룹으로부터 활용가능한 것들과 같은, 상업적으로 입수가능한 도구이다. 이온 주입되고 선택적으로 세정된 단결정 반도체 도너 웨이퍼는 챔버 내로 로딩된다. 챔버는 배기되고 대기압보다 작은 압력까지 아르곤과 같은 캐리어 가스 내의 산소 가스 소스 및/또는 질소 가스 소스로 다시 채워짐으로써 플라즈마를 생성한다. 산소 및/또는 물은 플라즈마 산화물 처리에 적합한 소스 가스들이다. 암모니아 및/또는 질소 및/또는 일산화 질소(NO) 및/또는 아산화 질소(N2O) 가스는 플라즈마 질화물 처리에 적합한 소스 가스들이다. 산질화물 플라즈마 활성화는 주변 분위기 내의 산소 및 질소 가스 소스들을 포함할 수 있다. 단결정 반도체 도너 웨이퍼는 약 1초 내지 약 120초의 범위일 수 있는 원하는 시간동안 이 플라즈마에 노출된다. 단결정 반도체 도너 기판의 전면을 친수성으로 만들고 핸들 기판에 본딩할 수 있게 하기 위해 산소 또는 질소 플라즈마 표면 산화가 수행된다. 플라즈마 활성화 후에, 활성화된 표면은 탈이온수로 린스된다. 그 후, 웨이퍼는 본딩에 앞서 스핀 건조된다.
V. 본딩된 구조체의 준비
도 1e를 참조하면, 다음으로, 절단면 또는 손상층(130)을 갖는 단결정 반도체 도너 기판(100)의 전면(102) 상의 산화 층(120)은 이러한 표면들을 긴밀하게 접촉시킴으로써 반도체 핸들 기판(200)의 주 표면에 본딩된다. 일부 실시예에서, 반도체 핸들 기판(200)은 유전체 층을 포함한다. 유전체 층은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 티타늄 산화물, 지르코늄 산화물, 란탄 산화물, 바륨 산화물, 및 이들의 임의의 조합 중에서 선택된 절연 재료들을 포함할 수 있다. 일부 실시예에서, 유전체 층은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 및 이들의 임의의 조합으로 구성되는 그룹으로부터 선택된 하나 이상의 절연 재료를 포함한다. 일부 실시예에서, 유전체 층은 적어도 약 1 나노미터 두께, 또는 적어도 약 10 나노미터 두께, 예를 들어, 약 10 나노미터 내지 약 10,000 나노미터, 약 10 나노미터 내지 약 5,000 나노미터, 50 나노미터 내지 약 500 나노미터, 또는 약 100 나노미터 내지 약 400 나노미터, 예를 들어, 약 50 나노미터, 약 75 나노미터, 약 85 나노미터, 약 100 나노미터, 약 150 나노미터, 약 175 나노미터, 또는 약 200 나노미터의 두께를 갖는다. 유전체 층은 약 100 옹스트롬 내지 약 1000 옹스트롬, 예를 들어, 약 100 옹스트롬 내지 약 700 옹스트롬, 또는 약 100 옹스트롬 내지 약 500 옹스트롬, 또는 약 100 옹스트롬 내지 약 250 옹스트롬일 수 있다. 일부 실시예에서, 유전체 층은 약 10 옹스트롬 내지 약 15 옹스트롬 등의, 약 5 옹스트롬 내지 약 25 옹스트롬과 같이, 훨씬 얇다.
일부 실시예에서, 유전체 층은 하나 이상의 절연 층, 예를 들어, 2개의 절연 층, 3개의 절연 층, 또는 그 이상을 포함할 수 있다. 각각의 절연 층은 실리콘 이산화물, 실리콘 질화물, 및 실리콘 산질화물로 이루어진 그룹으로부터 선택된 재료를 포함할 수 있다. 각각의 절연 층은 적어도 약 1 나노미터 두께, 또는 적어도 약 10 나노미터 두께, 예를 들어, 약 10 나노미터 내지 약 10,000 나노미터, 약 10 나노미터 내지 약 5,000 나노미터, 50 나노미터 내지 약 500 나노미터, 또는 약 100 나노미터 내지 약 400 나노미터, 예를 들어, 약 50 나노미터, 약 75 나노미터, 약 85 나노미터, 약 100 나노미터, 약 150 나노미터, 약 175 나노미터, 또는 약 200 나노미터의 두께를 가질 수 있다.
기계적 본딩이 비교적 약하기 때문에, 일부 실시예에서, 본딩된 구조체는 단결정 반도체 도너 기판(100)과 핸들 기판(200) 사이의 본딩을 단단하게 하기 위해 추가로 어닐링될 수 있다. 본 발명의 일부 실시예에서, 본딩된 구조체는 단결정 반도체 도너 기판에서 열 활성화된 절단면을 형성하기에 충분한 온도에서 어닐링된다. 적합한 도구의 일례는 불루 M 모델(Blue M model)과 같은 단순한 박스 퍼니스(Box furnace)일 수 있다. 일부 바람직한 실시예에서, 본딩된 구조체는 약 200℃ 내지 약 400℃, 예를 들어, 약 300℃ 내지 약 400℃의 온도에서 어닐링된다. 열 어닐링은 10분 내지 약 10시간, 예를 들어, 약 10분 내지 60분의 지속기간동안 발생할 수 있다.
일부 실시예에서, 어닐링은 약 0.5MPa 내지 약 200MPa, 예를 들어, 약 0.5MPa 내지 약 100MPa, 예를 들어, 약 0.5MPa 내지 약 50MPa, 또는 약 0.5MPa 내지 약 10MPa, 또는 약 0.5MPa 내지 약 5MPa의 비교적 높은 압력에서 발생할 수 있다. 종래의 본딩 방법들에서, 온도는 "자동절단"에 의해 제한될 가능성이 있다. 이것은 주입 평면에서의 소판들의 압력이 외부 등압(external isostatic pressure)을 초과할 때 발생한다. 따라서, 종래의 어닐링은 자동절단 때문에 약 350℃ 내지 약 400℃의 본딩 온도들로 제한될 수 있다. 주입 및 본딩 후에, 웨이퍼들은 약하게 함께 유지된다. 그러나 웨이퍼들 사이의 갭은 가스 침투 또는 탈출을 방지하기에 충분하다. 약한 본딩들은 열 처리에 의해 강화될 수 있지만, 주입 동안 형성된 캐비티들은 가스로 채워진다. 가열하는 동안, 캐비티들 내부의 가스는 가압된다. 압력은 용량에 따라, 0.2-1 GPa(Cherkashin et al., J. Appl. Phys. 118, 245301 (2015))에 도달할 수 있는 것으로 추정된다. 압력이 임계값을 초과할 때, 층은 박리된다. 이것은 자동절단 또는 열 절단이라고 지칭한다. 어닐링에서 더 높은 온도 또는 더 긴 시간을 방지한다. 본 발명의 일부 실시예에 따르면, 본딩은 상승된 압력, 예를 들어, 약 0.5MPa 내지 약 200MPa, 예를 들어, 약 0.5MPa 내지 약 100MPa, 예를 들어, 약 0.5MPa 내지 약 50MPa, 또는 약 0.5MPa 내지 약 10MPa, 또는 약 0.5MPa 내지 약 5MPa에서 발생하고, 이로써 상승된 온도에서 본딩이 가능하게 된다. 일부 실시예에서, 본딩된 구조체는 약 300℃ 내지 약 700℃, 약 400℃ 내지 약 600℃, 예를 들어, 약 400℃ 내지 약 450℃, 또는 심지어 약 450℃ 내지 약 600℃, 또는 약 350℃ 내지 약 450℃의 온도에서 어닐링된다. 열 예산을 증가시키는 것은 본딩 강도에 긍정적인 영향을 미칠 것이다. 열 어닐링은 약 0.5시간 내지 약 10시간, 예를 들어, 약 0.5시간 내지 약 3시간의 지속기간, 바람직하게는 약 2시간의 지속기간동안 발생할 수 있다. 이러한 온도 범위내에서의 열 어닐링은 열적으로 활성화된 절단면을 형성하기에 충분하다. 종래의 본딩 어닐링에서, 핸들 웨이퍼와 도너 웨이퍼 양쪽 모두의 에지는 롤 오프(roll off)로 인해 멀리 떨어질 수 있다. 이 영역에서는 층 전사가 없다. 이는 테라스(terrace)라고 불린다. 가압된 본딩은 이 테라스를 감소시켜, SOI 층을 에지를 향해 더욱 멀리 연장시킬 것으로 예상된다. 이 메커니즘은 압축되고 바깥쪽으로 "지퍼링(zippering)"되는 갇힌 공기 포켓들에 기초한다. 절단면을 활성화시키기 위한 열 어닐링 후에, 본딩된 구조체는 절단될 수 있다.
열 어닐링 후에, 단결정 반도체 도너 기판(100)과 핸들 기판(200) 사이의 본딩은 절단면에서 본딩된 구조체를 절단하는 것을 통해 층 전사를 개시하기에 충분히 강하다. 절단은 본 기술분야에서 공지된 기술들에 따라 일어날 수 있다. 일부 실시예에서, 본딩된 구조체는 일 측 상에서 정적 흡입 컵들(stationary suction cups)에 부착되고 다른 측 상에서 경첩된 팔(hinged arm) 상의 추가적인 흡입 컵들에 의해 부착된, 종래의 절단 스테이션(cleave station)에 배치될 수 있다. 크랙(crack)은 흡입 컵 부착 부근에서 시작되고, 이동가능한 팔은 웨이퍼를 절단 분리하는 경첩을 중심으로 회전한다. 절단은 반도체 도너 웨이퍼의 일부를 제거함으로써, 반도체-온-인슐레이터 복합 구조체 상에, 단결정 반도체 디바이스 층(300), 바람직하게는 실리콘 디바이스 층을 남긴다. 도 1f를 참조한다. 본 발명의 방법은 도너 기판으로부터 핸들 기판으로의 얇은 실리콘 층의 전사를 가능하게 한다. 따라서, 일부 실시예에서, 실리콘 층은 약 500 옹스트롬 내지 약 2500 옹스트롬의 두께를 갖는다.
절단 후에, 절단된 구조체는 전사된 디바이스 층(300)과 핸들 기판 사이의 본딩을 더욱 강화하기 위해 고온 어닐링 처리될 수 있다. 적합한 도구의 예는 ASM A400과 같은 수직 퍼니스일 수 있다. 일부 바람직한 실시예에서, 본딩된 구조체는 약 1000℃ 내지 약 1200℃, 바람직하게는 약 1000℃의 온도에서 어닐링된다. 열 어닐링은 약 0.5시간 내지 약 8시간의 지속기간, 바람직하게는 약 2 내지 4시간의 지속기간동안 발생할 수 있다. 이러한 온도 범위들 내에서의 열 어닐링은 전사된 디바이스 층과 단결정 반도체 핸들 기판 사이의 본딩을 강화하기에 충분하다.
절단 및 고온 어닐링 후에, 본딩된 구조체는 얇은 열 산화물을 제거하고 표면으로부터 미립자들을 세정하도록 설계된 세정 공정 처리될 수 있다. 일부 실시예에서, 단결정 반도체 디바이스 층은 H2를 캐리어 가스로서 사용하는 수평 플로우 단일 웨이퍼 에피택셜 반응기에서 기상 HCl 에칭 공정을 행함으로써 원하는 두께 및 평활도를 가질 수 있다.
일부 실시예에서, 전사된 단결정 반도체 디바이스 층(300) 상에 에피택셜 층이 퇴적될 수 있다. 퇴적된 에피택셜 층은 하부의 단결정 반도체 디바이스 층(300)과 실질적으로 동일한 전기적 특성을 포함할 수 있다. 대안적으로, 에피택셜 층은 하부의 단결정 반도체 디바이스 층(300)과 상이한 전기적 특성들을 포함할 수 있다. 에피택셜 층은 실리콘, 실리콘 탄화물, 실리콘 게르마늄, 갈륨 비화물, 갈륨 질화물, 인듐 인화물, 인듐 갈륨 비화물, 게르마늄, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료를 포함할 수 있다. 최종 집적 회로 디바이스의 원하는 특성들에 따라, 에피택셜 층은 붕소(p형), 갈륨(p형), 알루미늄(p형), 인듐(p형), 인(n형), 안티몬(n형), 및 비소(n형) 중에서 선택된 도펀트를 포함할 수 있다. 에피택셜 층의 저항률은 1 내지 50Ohm-cm, 전형적으로는 5 내지 25Ohm-cm의 범위일 수 있다. 일부 실시예에서, 에피택셜 층은 약 10 나노미터 내지 약 20 마이크로미터, 약 20 나노미터 내지 약 3 마이크로미터, 예를 들어, 약 20 나노미터 내지 약 2 마이크로미터, 예를 들어, 약 20 나노미터 내지 약 1.5 마이크로미터 또는 약 1.5 마이크로미터 내지 약 3 마이크로미터의 두께를 가질 수 있다.
다음으로, 완료된 SOI 웨이퍼는 라인 계측 검사(line metrology inspection)의 마지막에 놓여질 수 있으며 일반적인 SC1-SC2 공정을 사용하여 최종 시간에 세정될 수 있다.
본 발명은 하기 비제한적인 예들에 의해 추가로 예시될 것이다.
예 1.
단결정 실리콘 도너 기판들은 이온 주입 처리되었다. 먼저, 웨이퍼들은 7x1015cm-2의 용량으로 He+ 이온 주입 처리되었다. 주입 에너지는 22Kev였다. 그 후, 웨이퍼들은 H2 + 이온 주입 또는 H+ 이온 주입 처리되었다. H2 + 이온 주입 에너지는 32Kev였다. H+ 이온 주입 에너지는 16Kev였다. 용량들은 표 1에 따라 다양하다.
SRIM(Stopping and range of ions in matter) 계산들은 H+ 및 He+ 깊이 프로파일들의 피크의 차이가 약 450 옹스트롬임을 나타낸다. 도 1을 참조한다. 이온 주입된 도너 기판들은 기판들을 다루기 위해 본딩되고, 어닐링되고, 절단되었다. 표 1은 절단의 결과들을 추가로 제공한다.
표 1: 다양한 H2 + 및 H+ 용량들에 대한 기계적 절단 동작의 결과
Figure pct00001
표 1에 나타낸 결과들에 따르면, He+ 이온 주입 용량이 22Kev에서 7x1015cm-2에 고정되는 경우에, 절단은 4.3x1015cm-2 미만의 H2 + 이온 주입 용량에서 또는 6.8x1015cm-2 미만의 H+ 이온 주입 용량에서 관측되지 않았다.
절단 후, 전사된 실리콘 디바이스 층들의 두께 변동 범위들은 H2 + 이온 주입 용량의 함수로서 측정되었다. 다양한 H2 + 용량에 대한 전사된 실리콘 디바이스 층의 절단 후 두께 변동 범위들(·)을 도시하는 도 3을 참조한다. 도 2 및 도 3에 나타낸 데이터는 22Kev 에너지에서의 7x1015cm-2의 고정된 He+ 이온 주입 용량과 조합하여 H2 + 이온 주입 용량이 적어도 6x1015cm-2일 때, 전사된 실리콘 디바이스 층의 두께의 최소 변동이 획득된다는 결정을 가능하게 한다. 특히, 전사된 실리콘 디바이스 층의 두께 변동을 최소화하기 위한 H2 + 이온 주입 용량은 기계적 절단 동작을 통한 절단을 획득하는데 필요한 것보다 상당히 더 크다.
예 2.
단결정 실리콘 도너 기판들은 이온 주입 처리되었다. 각각의 웨이퍼는 He+ 이온 및 H2 + 또는 H+ 중 하나로 이온 주입을 행하였다. He+, H2 + 및 H+ 각각에 대한 주입 용량은 다양하게 행하였다. He+ 이온 주입 용량은 6.6x1015cm-2에서 7x1015cm-2까지 다양하게 행하였다. He+ 이온 용량의 주입 에너지는 11Kev였다. H2 + 이온 주입 에너지는 16Kev였고, H+ 이온 주입 에너지는 8Kev였다. SRIM 계산들은 H+ 및 He+ 깊이 프로파일들의 피크의 차이가 약 200 옹스트롬임을 나타낸다. 도 4를 참조한다.
이온 주입된 도너 기판들은 기판들을 다루기 위해 본딩되고, 어닐링되고, 절단되었다. 표 1은 절단의 결과들을 추가로 제공한다.
표 2: 다양한 H2 + 및 H+ 용량들에 대한 기계적 절단 동작의 결과
Figure pct00002
He+의 매우 낮은 에너지, 즉 11Kev에서, 8Kev에서 5.9x1015cm-2만큼 낮은 H+의 공동 주입은 성공적인 기계적 절단을 제공할 수 있다.
본 발명을 상세히 설명하였고, 수정들 및 변형들이 첨부되는 청구항들에서 정의된 본 발명의 범주를 벗어남이 없이도 가능한 것이 명백할 것이다.
본 발명의 요소들 또는 그 양호한 실시예들을 도입하는 경우에, 관사들("a", "an", "the" 및 "said")은 하나 이상의 요소가 존재한다는 것을 의미하도록 의도된다. 용어 "comprising", "including" 및 "having"은 포괄적이며 열거된 소자들 외에 추가 소자들이 있을 수 있다는 것을 의미하도록 의도된다.
상기에 비추어, 본 발명의 여러 목적이 달성되고 다른 유리한 결과가 얻어지는 것이 확인될 것이다.
본 발명의 범위 내에서 상기 제품 및 방법에 대해 다양한 변경이 이루어질 수 있으므로, 상기 명세서에 포함되고 첨부 도면에 도시된 모든 내용은 예시적인 것으로 해석되어야지 제한적인 의미로 해석되어서는 안될 것이다.

Claims (31)

  1. 단결정 실리콘 도너 기판으로부터 핸들 기판으로 실리콘 층을 전사하는 방법으로서,
    (a) 상기 단결정 실리콘 도너 기판의 전면과 접촉하는 실리콘 이산화물 층을 통해 그리고 상기 단결정 실리콘 도너 기판의 전면을 통해 H2 + 이온, H+ 이온, 또는 H2 + 이온과 H+ 이온의 조합을 주입하는 단계- 상기 단결정 실리콘 도너 기판은 평행한 2개의 주 표면 -이들 중 하나는 전면이고 이들 중 하나는 배면임-, 상기 전면과 상기 배면을 연결하는 둘레 에지, 상기 전면과 상기 배면 사이의 중심 평면, 상기 전면에 수직인 중심 축, 및 상기 전면과 상기 배면 사이의 벌크 영역을 포함함 -;
    (b) 상기 단결정 실리콘 도너 기판의 전면과 접촉하는 실리콘 이산화물 층을 통해 그리고 상기 단결정 실리콘 도너 기판의 전면을 통해 He+ 이온을 주입하는 단계;
    (c) 상기 단결정 실리콘 도너 기판에 손상 층을 형성하기에 충분한 온도에서 그리고 지속기간 동안 상기 이온 주입된 단결정 실리콘 도너 기판을 어닐링하는 단계;
    (d) 상기 단결정 실리콘 도너 기판의 전면과 접촉하는 상기 실리콘 이산화물 층을 상기 핸들 기판과 접촉하는 유전체 층에 본딩함으로써 다층 기판을 준비하는 단계;
    (e) 상기 다층 기판을 어닐링하는 단계; 및
    (f) 상기 단결정 실리콘 도너 기판의 상기 손상 층에서 상기 어닐링된 다층 기판을 절단함으로써 약 500 옹스트롬 내지 약 2500 옹스트롬의 두께를 갖는 상기 실리콘 층을 상기 단결정 실리콘 도너 기판으로부터 상기 핸들 기판으로 전사하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    단계 (a)는 단계 (b) 이전에 발생하는 방법.
  3. 제1항에 있어서,
    단계 (b)는 단계 (a) 이전에 발생하는 방법.
  4. 제1항에 있어서,
    단계 (a)와 단계 (b)는 동시에 발생하는 방법.
  5. 제1항에 있어서,
    상기 단결정 도너 기판은 150mm 내지 450mm, 또는 약 300mm의 직경을 갖는 방법.
  6. 제1항에 있어서,
    상기 실리콘 이산화물 층은 약 100 옹스트롬 내지 약 1000 옹스트롬, 또는 약 100 옹스트롬 내지 약 700 옹스트롬, 또는 약 100 옹스트롬 내지 약 500 옹스트롬, 또는 약 100 옹스트롬 내지 약 250 옹스트롬의 두께를 갖는 방법.
  7. 제1항에 있어서,
    상기 실리콘 이산화물 층은 약 5 옹스트롬 내지 약 25 옹스트롬, 또는 약 10 옹스트롬 내지 약 15 옹스트롬의 두께를 갖는 방법.
  8. 제1항에 있어서,
    단계 (a)는 (i) 약 10Kev 내지 약 40Kev, 또는 약 20Kev 내지 약 40Kev의 주입 에너지에서 약 4.3x1015ions/cm2 내지 약 1.1x1016ions/cm2의 용량으로 H2 + 이온을 주입하는 단계, (ii) 약 5Kev 내지 약 20Kev의 주입 에너지에서 약 5x1015ions/cm2 내지 약 2x1016ions/cm2의 용량으로 H+ 이온을 주입하는 단계, 또는 (iii) 약 10Kev 내지 약 40Kev, 또는 약 20Kev 내지 약 40Kev의 주입 에너지에서 약 4.3x1015ions/cm2 내지 약 1.1x1016ions/cm2의 용량으로 H2 + 이온을 주입하고 약 5Kev 내지 약 20Kev의 주입 에너지에서 약 5x1015ions/cm2 내지 약 2x1016ions/cm2의 용량으로 H+ 이온을 주입하는 단계를 포함하는 방법.
  9. 제8항에 있어서,
    상기 단결정 실리콘 도너 기판의 전면으로부터 그리고 상기 중심 축을 따라 측정되는 것으로서, H2 + 이온, H+ 이온, 또는 H2 + 이온과 H+ 이온의 조합의 피크 밀도(D1)는 약 100 옹스트롬 내지 약 3000 옹스트롬, 또는 약 500 옹스트롬 내지 약 2500 옹스트롬인 방법.
  10. 제1항에 있어서,
    단계 (b)는 약 5Kev 내지 약 30Kev, 또는 약 10Kev 내지 약 25Kev의 주입 에너지에서 약 6x1015ions/cm2 내지 약 8x1015ions/cm2의 용량으로 He+ 이온을 주입하는 단계를 포함하는 방법.
  11. 제10항에 있어서,
    상기 단결정 실리콘 도너 기판의 전면으로부터 그리고 상기 중심 축을 따라 측정되는 것으로서, He+ 이온의 피크 밀도(D2)는 약 100 옹스트롬 내지 약 4000 옹스트롬, 또는 약 500 옹스트롬 내지 약 3000 옹스트롬인 방법.
  12. 제8항 내지 제11항 중 어느 한 항에 있어서,
    H2 + 이온, H+ 이온, 또는 H2 + 이온과 H+ 이온의 조합의 피크 밀도(D1)와 He+ 이온의 피크 밀도(D2)는 서로의 약 600 옹스트롬 내에, 또는 서로의 약 500 옹스트롬 내에, 서로의 약 450 옹스트롬 내에, 서로의 약 400 옹스트롬 내에, 서로의 약 300 옹스트롬 내에, 또는 서로의 약 200 옹스트롬 내에 있는 방법.
  13. 제8항 내지 제12항 중 어느 한 항에 있어서,
    단계 (c)는 10분 내지 60분의 지속기간 동안 약 250℃ 내지 약 300℃의 온도에서 상기 이온 주입된 단결정 실리콘 도너 기판을 어닐링하는 단계를 포함하는 방법.
  14. 제8항 내지 제13항 중 어느 한 항에 있어서,
    단계 (e)는 10분 내지 60분의 지속기간 동안 약 300℃ 내지 약 400℃의 온도에서 상기 이온 주입된 단결정 실리콘 도너 기판을 어닐링하는 단계를 포함하는 방법.
  15. 제8항 내지 제14항 중 어느 한 항에 있어서,
    상기 단결정 실리콘 도너 기판으로부터 상기 핸들 기판으로 전사된 약 500 옹스트롬 내지 약 2500 옹스트롬의 두께를 갖는 상기 실리콘 층은 약 10 옹스트롬 미만의 두께 변동을 갖는 방법.
  16. 제1항 내지 제7항 중 어느 한 항에 있어서,
    단계 (a)는 (i) 약 20Kev 내지 약 40Kev의 주입 에너지에서 약 4.3x1015ions/cm2 내지 약 1.1x1016ions/cm2, 또는 약 6x1015ions/cm2 내지 약 1.1x1016ions/cm2의 용량으로 H2 + 이온을 주입하는 단계, (ii) 약 5Kev 내지 약 20Kev의 주입 에너지에서 약 1.1x1016ions/cm2 내지 약 2x1016ions/cm2의 용량으로 H+ 이온을 주입하는 단계, 또는 (iii) 약 20Kev 내지 약 40Kev의 주입 에너지에서 약 4.3x1015ions/cm2 내지 약 1.1x1016ions/cm2, 또는 6x1015ions/cm2 내지 약 1.1x1016ions/cm2의 용량으로 H2 + 이온을 주입하고 약 5Kev 내지 약 20Kev의 주입 에너지에서 약 1.1x1016ions/cm2 내지 약 2x1016ions/cm2의 용량으로 H+ 이온을 주입하는 단계를 포함하는 방법.
  17. 제16항에 있어서,
    상기 단결정 실리콘 도너 기판의 전면으로부터 그리고 상기 중심 축을 따라 측정되는 것으로서, H2 + 이온, H+ 이온, 또는 H2 + 이온과 H+ 이온의 조합의 피크 밀도(D1)는 약 100 옹스트롬 내지 약 3000 옹스트롬, 또는 약 500 옹스트롬 내지 약 2500 옹스트롬인 방법.
  18. 제16항 또는 제17항에 있어서,
    단계 (b)는 약 10Kev 내지 약 30Kev의 주입 에너지에서 약 6x1015ions/cm2 내지 약 8x1015ions/cm2의 용량으로 He+ 이온을 주입하는 단계를 포함하는 방법.
  19. 제18항에 있어서,
    상기 단결정 실리콘 도너 기판의 상기 전면으로부터 그리고 상기 중심 축을 따라 측정되는 것으로서, He+ 이온의 피크 밀도(D2)는 약 100 옹스트롬 내지 약 4000 옹스트롬, 또는 약 500 옹스트롬 내지 약 3000 옹스트롬인 방법.
  20. 제16항 내지 제19항 중 어느 한 항에 있어서,
    H2 + 이온, H+ 이온, 또는 H2 + 이온과 H+ 이온의 조합의 피크 밀도(D1)와 He+ 이온의 피크 밀도(D2)는 서로의 약 600 옹스트롬 내에, 또는 서로의 약 500 옹스트롬 내에, 서로의 약 450 옹스트롬 내에, 서로의 약 400 옹스트롬 내에, 서로의 약 300 옹스트롬 내에, 또는 서로의 약 200 옹스트롬 내에 있는 방법.
  21. 제16항 내지 제20항 중 어느 한 항에 있어서,
    단계 (c)는 10분 내지 60분의 지속기간 동안 약 250℃ 내지 약 300℃의 온도에서 상기 이온 주입된 단결정 실리콘 도너 기판을 어닐링하는 단계를 포함하는 방법.
  22. 제16항 내지 제21항 중 어느 한 항에 있어서,
    단계 (e)는 10분 내지 60분의 지속기간 동안 약 300℃ 내지 약 400℃의 온도에서 상기 이온 주입된 단결정 실리콘 도너 기판을 어닐링하는 단계를 포함하는 방법.
  23. 제16항 내지 제22항 중 어느 한 항에 있어서,
    상기 단결정 실리콘 도너 기판으로부터 상기 핸들 기판으로 전사된 약 500 옹스트롬 내지 약 2500 옹스트롬의 두께를 갖는 상기 실리콘 층은 약 10 옹스트롬 미만의 두께 변동을 갖는 방법.
  24. 제1항 내지 제7항 중 어느 한 항에 있어서,
    단계 (b)는 약 5Kev 내지 약 20Kev의 주입 에너지에서 약 6.6x1015ions/cm2 내지 약 7x1015ions/cm2의 용량으로 He+ 이온을 주입하는 단계를 포함하는 방법.
  25. 제24항에 있어서,
    상기 단결정 실리콘 도너 기판의 전면으로부터 그리고 상기 중심 축을 따라 측정되는 것으로서, He+ 이온의 피크 밀도(D2)는 약 100 옹스트롬 내지 약 4000 옹스트롬, 또는 약 500 옹스트롬 내지 약 3000 옹스트롬인 방법.
  26. 제24항 또는 제25항에 있어서,
    단계 (a)는 (i) 약 10Kev 내지 약 30Kev의 주입 에너지에서 약 5.9x1015ions/cm2 내지 약 6.7x1015ions/cm2의 용량으로 H2 + 이온을 주입하는 단계, (ii) 약 5Kev 내지 약 20Kev의 주입 에너지에서 약 6.1x1015ions/cm2 내지 약 6.8x1015ions/cm2의 용량으로 H+ 이온을 주입하는 단계, 또는 (iii) 약 10Kev 내지 약 30Kev의 주입 에너지에서 약 5.9x1015ions/cm2 내지 약 6.7x1015ions/cm2의 용량으로 H2 + 이온을 주입하고 약 5Kev 내지 약 20Kev의 주입 에너지에서 약 6.1x1015ions/cm2 내지 약 6.8x1015ions/cm2의 용량으로 H+ 이온을 주입하는 단계를 포함하는 방법.
  27. 제24항 내지 제26항 중 어느 한 항에 있어서,
    상기 단결정 실리콘 도너 기판의 전면으로부터 그리고 상기 중심 축을 따라 측정되는 것으로서, H2 + 이온, H+ 이온, 또는 H2 + 이온과 H+ 이온의 조합의 피크 밀도(D1)는 약 100 옹스트롬 내지 약 3000 옹스트롬, 또는 약 500 옹스트롬 내지 약 2500 옹스트롬인 방법.
  28. 제24항 내지 제27항 중 어느 한 항에 있어서,
    H2 + 이온, H+ 이온, 또는 H2 + 이온과 H+ 이온의 조합의 피크 밀도(D1)와 He+ 이온의 피크 밀도(D2)는 서로의 약 600 옹스트롬 내에, 또는 서로의 약 500 옹스트롬 내에, 서로의 약 450 옹스트롬 내에, 서로의 약 400 옹스트롬 내에, 서로의 약 300 옹스트롬 내에, 또는 서로의 약 200 옹스트롬 내에 있는 방법.
  29. 제24항 내지 제28항 중 어느 한 항에 있어서,
    단계 (c)는 10분 내지 60분의 지속기간 동안 약 250℃ 내지 약 300℃의 온도에서 상기 이온 주입된 단결정 실리콘 도너 기판을 어닐링하는 단계를 포함하는 방법.
  30. 제24항 내지 제29항 중 어느 한 항에 있어서,
    단계 (e)는 10분 내지 60분의 지속기간 동안 약 300℃ 내지 약 400℃의 온도에서 상기 이온 주입된 단결정 실리콘 도너 기판을 어닐링하는 단계를 포함하는 방법.
  31. 제24항 내지 제30항 중 어느 한 항에 있어서,
    상기 단결정 실리콘 도너 기판으로부터 상기 핸들 기판으로 전사된 약 500 옹스트롬 내지 약 2500 옹스트롬의 두께를 갖는 상기 실리콘 층은 약 10 옹스트롬 미만의 두께 변동을 갖는 방법.
KR1020207037991A 2018-06-08 2019-05-23 얇은 실리콘 층의 전사 방법 KR102463727B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020227038277A KR20220153669A (ko) 2018-06-08 2019-05-23 얇은 실리콘 층의 전사 방법

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201862682228P 2018-06-08 2018-06-08
US62/682,228 2018-06-08
PCT/US2019/033807 WO2019236320A1 (en) 2018-06-08 2019-05-23 Method for transfer of a thin layer of silicon

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020227038277A Division KR20220153669A (ko) 2018-06-08 2019-05-23 얇은 실리콘 층의 전사 방법

Publications (2)

Publication Number Publication Date
KR20210019463A true KR20210019463A (ko) 2021-02-22
KR102463727B1 KR102463727B1 (ko) 2022-11-07

Family

ID=66858018

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020207037991A KR102463727B1 (ko) 2018-06-08 2019-05-23 얇은 실리콘 층의 전사 방법
KR1020227038277A KR20220153669A (ko) 2018-06-08 2019-05-23 얇은 실리콘 층의 전사 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020227038277A KR20220153669A (ko) 2018-06-08 2019-05-23 얇은 실리콘 층의 전사 방법

Country Status (8)

Country Link
US (3) US10818540B2 (ko)
EP (2) EP4210092A1 (ko)
JP (3) JP7123182B2 (ko)
KR (2) KR102463727B1 (ko)
CN (1) CN112262467A (ko)
SG (1) SG11202011553SA (ko)
TW (3) TWI815635B (ko)
WO (1) WO2019236320A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3063176A1 (fr) * 2017-02-17 2018-08-24 Soitec Masquage d'une zone au bord d'un substrat donneur lors d'une etape d'implantation ionique
CN112582332A (zh) * 2020-12-08 2021-03-30 上海新昇半导体科技有限公司 一种绝缘体上硅结构及其方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007526645A (ja) * 2004-03-05 2007-09-13 エス オー イ テク シリコン オン インシュレータ テクノロジース 採取薄膜の品質改善処理方法
KR20080106094A (ko) * 2007-05-31 2008-12-04 신에쓰 가가꾸 고교 가부시끼가이샤 Soi 웨이퍼의 제조 방법
KR20090037312A (ko) * 2007-10-10 2009-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2009094490A (ja) * 2007-09-21 2009-04-30 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
JP2009111362A (ja) * 2007-10-10 2009-05-21 Semiconductor Energy Lab Co Ltd Soi基板の製造方法
JP2009135468A (ja) * 2007-11-01 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体基板およびその作製方法、ならびに半導体装置の作製方法
JP2013534056A (ja) * 2010-06-30 2013-08-29 コーニング インコーポレイテッド 補剛層を有するガラス上半導体基板及びその作製プロセス
JP2017508280A (ja) * 2014-02-07 2017-03-23 サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited 層状半導体構造体の製造方法
US20170256442A1 (en) * 2016-03-07 2017-09-07 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor on insulator structure comprising a sacrificial layer and method of manufacture thereof

Family Cites Families (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3909304A (en) 1974-05-03 1975-09-30 Western Electric Co Method of doping a semiconductor body
US4501060A (en) 1983-01-24 1985-02-26 At&T Bell Laboratories Dielectrically isolated semiconductor devices
US4755865A (en) 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
JPH0648686B2 (ja) 1988-03-30 1994-06-22 新日本製鐵株式会社 ゲッタリング能力の優れたシリコンウェーハおよびその製造方法
JPH06105691B2 (ja) 1988-09-29 1994-12-21 株式会社富士電機総合研究所 炭素添加非晶質シリコン薄膜の製造方法
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US5461250A (en) 1992-08-10 1995-10-24 International Business Machines Corporation SiGe thin film or SOI MOSFET and method for making the same
JP3542376B2 (ja) 1994-04-08 2004-07-14 キヤノン株式会社 半導体基板の製造方法
US6043138A (en) 1996-09-16 2000-03-28 Advanced Micro Devices, Inc. Multi-step polysilicon deposition process for boron penetration inhibition
US5783469A (en) 1996-12-10 1998-07-21 Advanced Micro Devices, Inc. Method for making nitrogenated gate structure for improved transistor performance
FR2765393B1 (fr) 1997-06-25 2001-11-30 France Telecom Procede de gravure d'une couche de si1-xgex polycristallin ou d'un empilement d'une couche de si1-xgex polycristallin et d'une couche de si polycristallin, et son application a la microelectronique
FR2774510B1 (fr) 1998-02-02 2001-10-26 Soitec Silicon On Insulator Procede de traitement de substrats, notamment semi-conducteurs
US6068928A (en) 1998-02-25 2000-05-30 Siemens Aktiengesellschaft Method for producing a polycrystalline silicon structure and polycrystalline silicon layer to be produced by the method
US6479166B1 (en) 1998-10-06 2002-11-12 Case Western Reserve University Large area polysilicon films with predetermined stress characteristics and method for producing same
JP4313874B2 (ja) 1999-02-02 2009-08-12 キヤノン株式会社 基板の製造方法
US6204205B1 (en) 1999-07-06 2001-03-20 Taiwan Semiconductor Manufacturing Company Using H2anneal to improve the electrical characteristics of gate oxide
US20020090758A1 (en) 2000-09-19 2002-07-11 Silicon Genesis Corporation Method and resulting device for manufacturing for double gated transistors
JP4463957B2 (ja) 2000-09-20 2010-05-19 信越半導体株式会社 シリコンウエーハの製造方法およびシリコンウエーハ
US20050026432A1 (en) 2001-04-17 2005-02-03 Atwater Harry A. Wafer bonded epitaxial templates for silicon heterostructures
JP2003204048A (ja) 2002-01-09 2003-07-18 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法及びsoiウエーハ
US6562127B1 (en) 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US6562703B1 (en) 2002-03-13 2003-05-13 Sharp Laboratories Of America, Inc. Molecular hydrogen implantation method for forming a relaxed silicon germanium layer with high germanium content
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
FR2847075B1 (fr) 2002-11-07 2005-02-18 Commissariat Energie Atomique Procede de formation d'une zone fragile dans un substrat par co-implantation
US7057234B2 (en) 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
JP4949014B2 (ja) 2003-01-07 2012-06-06 ソワテク 薄層を除去した後の多層構造を備えるウェハのリサイクル
US7005160B2 (en) 2003-04-24 2006-02-28 Asm America, Inc. Methods for depositing polycrystalline films with engineered grain structures
WO2005031842A2 (en) 2003-09-26 2005-04-07 Universite Catholique De Louvain Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses
CN100342486C (zh) 2003-12-24 2007-10-10 联合晶圆公司 一种在基板上转移制作薄膜的方法
US6992025B2 (en) 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
US7018882B2 (en) 2004-03-23 2006-03-28 Sharp Laboratories Of America, Inc. Method to form local “silicon-on-nothing” or “silicon-on-insulator” wafers with tensile-strained silicon
US7279400B2 (en) 2004-08-05 2007-10-09 Sharp Laboratories Of America, Inc. Method of fabricating single-layer and multi-layer single crystalline silicon and silicon devices on plastic using sacrificial glass
US7312487B2 (en) 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
DE102004041378B4 (de) 2004-08-26 2010-07-08 Siltronic Ag Halbleiterscheibe mit Schichtstruktur mit geringem Warp und Bow sowie Verfahren zu ihrer Herstellung
EP1792338A1 (en) 2004-09-21 2007-06-06 S.O.I.TEC. Silicon on Insulator Technologies S.A. Thin layer transfer method wherein a co-implantation step is performed according to conditions avoiding blisters formation and limiting roughness
EP1792339A1 (en) 2004-09-21 2007-06-06 S.O.I.Tec Silicon on Insulator Technologies Method for obtaining a thin layer by implementing co-implantation and subsequent implantation
US7476594B2 (en) 2005-03-30 2009-01-13 Cree, Inc. Methods of fabricating silicon nitride regions in silicon carbide and resulting structures
US20070117350A1 (en) * 2005-08-03 2007-05-24 Memc Electronic Materials, Inc. Strained silicon on insulator (ssoi) with layer transfer from oxidized donor
FR2890489B1 (fr) 2005-09-08 2008-03-07 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant
US7456080B2 (en) 2005-12-19 2008-11-25 Corning Incorporated Semiconductor on glass insulator made using improved ion implantation process
FR2897982B1 (fr) 2006-02-27 2008-07-11 Tracit Technologies Sa Procede de fabrication des structures de type partiellement soi, comportant des zones reliant une couche superficielle et un substrat
FR2902233B1 (fr) 2006-06-09 2008-10-17 Soitec Silicon On Insulator Procede de limitation de diffusion en mode lacunaire dans une heterostructure
EP1928020B1 (en) 2006-11-30 2020-04-22 Soitec Method of manufacturing a semiconductor heterostructure
FR2911430B1 (fr) 2007-01-15 2009-04-17 Soitec Silicon On Insulator "procede de fabrication d'un substrat hybride"
WO2008149699A1 (en) 2007-06-01 2008-12-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor substrate and semiconductor device
JP4445524B2 (ja) 2007-06-26 2010-04-07 株式会社東芝 半導体記憶装置の製造方法
JP2009016692A (ja) 2007-07-06 2009-01-22 Toshiba Corp 半導体記憶装置の製造方法と半導体記憶装置
US20090278233A1 (en) 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US7915716B2 (en) 2007-09-27 2011-03-29 Stats Chippac Ltd. Integrated circuit package system with leadframe array
US7879699B2 (en) 2007-09-28 2011-02-01 Infineon Technologies Ag Wafer and a method for manufacturing a wafer
US8128749B2 (en) 2007-10-04 2012-03-06 International Business Machines Corporation Fabrication of SOI with gettering layer
US7868419B1 (en) 2007-10-18 2011-01-11 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
JP2009135453A (ja) 2007-10-30 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
FR2926398B1 (fr) 2008-01-15 2010-08-13 Soitec Silicon On Insulator Transfert de couche avec diminution de la rugosite post-fracture
US20090236689A1 (en) 2008-03-24 2009-09-24 Freescale Semiconductor, Inc. Integrated passive device and method with low cost substrate
CN101620983B (zh) * 2008-06-20 2011-05-25 李天锡 薄膜制造方法
FR2933234B1 (fr) 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
EP2161741B1 (en) * 2008-09-03 2014-06-11 Soitec Method for fabricating a semiconductor on insulator substrate with reduced SECCO defect density
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
JP2010258083A (ja) 2009-04-22 2010-11-11 Panasonic Corp Soiウェーハ、その製造方法および半導体装置の製造方法
FR2949606B1 (fr) 2009-08-26 2011-10-28 Commissariat Energie Atomique Procede de detachement par fracture d'un film mince de silicium mettant en oeuvre une triple implantation
KR101794182B1 (ko) 2009-11-02 2017-11-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP5644096B2 (ja) 2009-11-30 2014-12-24 ソニー株式会社 接合基板の製造方法及び固体撮像装置の製造方法
CN102714228A (zh) 2010-01-18 2012-10-03 应用材料公司 制造具有高转换效率的薄膜太阳能电池
TWI517355B (zh) * 2010-02-16 2016-01-11 凡 歐貝克 具有半導體裝置和結構之系統
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8440541B2 (en) * 2010-02-25 2013-05-14 Memc Electronic Materials, Inc. Methods for reducing the width of the unbonded region in SOI structures
WO2011118643A1 (ja) 2010-03-26 2011-09-29 テルモ株式会社 留置針組立体
FR2961515B1 (fr) 2010-06-22 2012-08-24 Commissariat Energie Atomique Procede de realisation d'une couche mince de silicium monocristallin sur une couche de polymere
US8859393B2 (en) 2010-06-30 2014-10-14 Sunedison Semiconductor Limited Methods for in-situ passivation of silicon-on-insulator wafers
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
JP5117588B2 (ja) 2010-09-07 2013-01-16 株式会社東芝 窒化物半導体結晶層の製造方法
JP5627649B2 (ja) 2010-09-07 2014-11-19 株式会社東芝 窒化物半導体結晶層の製造方法
FR2967812B1 (fr) 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
US9287353B2 (en) 2010-11-30 2016-03-15 Kyocera Corporation Composite substrate and method of manufacturing the same
US8481405B2 (en) 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
US8536021B2 (en) 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
KR101913322B1 (ko) 2010-12-24 2018-10-30 퀄컴 인코포레이티드 반도체 소자들을 위한 트랩 리치 층
US8796116B2 (en) 2011-01-31 2014-08-05 Sunedison Semiconductor Limited Methods for reducing the metal content in the device layer of SOI structures and SOI structures produced by such methods
US20120235283A1 (en) 2011-03-16 2012-09-20 Memc Electronic Materials, Inc. Silicon on insulator structures having high resistivity regions in the handle wafer
FR2973159B1 (fr) 2011-03-22 2013-04-19 Soitec Silicon On Insulator Procede de fabrication d'un substrat de base
FR2973158B1 (fr) 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
FR2980916B1 (fr) 2011-10-03 2014-03-28 Soitec Silicon On Insulator Procede de fabrication d'une structure de type silicium sur isolant
US9496255B2 (en) 2011-11-16 2016-11-15 Qualcomm Incorporated Stacked CMOS chipset having an insulating layer and a secondary layer and method of forming same
US8741739B2 (en) 2012-01-03 2014-06-03 International Business Machines Corporation High resistivity silicon-on-insulator substrate and method of forming
US20130193445A1 (en) 2012-01-26 2013-08-01 International Business Machines Corporation Soi structures including a buried boron nitride dielectric
FR2988516B1 (fr) 2012-03-23 2014-03-07 Soitec Silicon On Insulator Procede d'implantation de fragilisation de substrats ameliore
US8921209B2 (en) 2012-09-12 2014-12-30 International Business Machines Corporation Defect free strained silicon on insulator (SSOI) substrates
US9281233B2 (en) * 2012-12-28 2016-03-08 Sunedison Semiconductor Limited Method for low temperature layer transfer in the preparation of multilayer semiconductor devices
US9202711B2 (en) 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
JP2016519049A (ja) 2013-05-24 2016-06-30 サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited 低酸素シリコンインゴットの製造方法
US8951896B2 (en) 2013-06-28 2015-02-10 International Business Machines Corporation High linearity SOI wafer for low-distortion circuit applications
US9209069B2 (en) 2013-10-15 2015-12-08 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI substrate with reduced interface conductivity
US9768056B2 (en) 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
KR102212296B1 (ko) 2014-01-23 2021-02-04 글로벌웨이퍼스 씨오., 엘티디. 고 비저항 soi 웨이퍼 및 그 제조 방법
JP6118757B2 (ja) 2014-04-24 2017-04-19 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
JP6179530B2 (ja) 2015-01-23 2017-08-16 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
CN107533953B (zh) * 2015-03-03 2021-05-11 环球晶圆股份有限公司 具有可控膜应力的在硅衬底上沉积电荷捕获多晶硅膜的方法
JP6592534B2 (ja) * 2015-06-01 2019-10-16 サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited 多層構造体及びその製造方法
FR3048548B1 (fr) 2016-03-02 2018-03-02 Soitec Procede de determination d'une energie convenable d'implantation dans un substrat donneur et procede de fabrication d'une structure de type semi-conducteur sur isolant
WO2017155806A1 (en) * 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a plasma oxide layer and method of manufacture thereof
US10269617B2 (en) * 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007526645A (ja) * 2004-03-05 2007-09-13 エス オー イ テク シリコン オン インシュレータ テクノロジース 採取薄膜の品質改善処理方法
KR20080106094A (ko) * 2007-05-31 2008-12-04 신에쓰 가가꾸 고교 가부시끼가이샤 Soi 웨이퍼의 제조 방법
JP2008300660A (ja) * 2007-05-31 2008-12-11 Shin Etsu Chem Co Ltd Soiウエーハの製造方法
JP2009094490A (ja) * 2007-09-21 2009-04-30 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
KR20090037312A (ko) * 2007-10-10 2009-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2009111362A (ja) * 2007-10-10 2009-05-21 Semiconductor Energy Lab Co Ltd Soi基板の製造方法
JP2009135468A (ja) * 2007-11-01 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体基板およびその作製方法、ならびに半導体装置の作製方法
JP2013534056A (ja) * 2010-06-30 2013-08-29 コーニング インコーポレイテッド 補剛層を有するガラス上半導体基板及びその作製プロセス
JP2017508280A (ja) * 2014-02-07 2017-03-23 サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited 層状半導体構造体の製造方法
US20170256442A1 (en) * 2016-03-07 2017-09-07 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor on insulator structure comprising a sacrificial layer and method of manufacture thereof

Also Published As

Publication number Publication date
TW202001009A (zh) 2020-01-01
TW202346665A (zh) 2023-12-01
TW202305199A (zh) 2023-02-01
CN112262467A (zh) 2021-01-22
JP2022172125A (ja) 2022-11-15
KR102463727B1 (ko) 2022-11-07
JP7351987B2 (ja) 2023-09-27
EP3803961B1 (en) 2023-03-22
JP7123182B2 (ja) 2022-08-22
JP2023175814A (ja) 2023-12-12
US20190378753A1 (en) 2019-12-12
US20220375784A1 (en) 2022-11-24
JP2021527326A (ja) 2021-10-11
US20210005508A1 (en) 2021-01-07
EP3803961A1 (en) 2021-04-14
TWI779197B (zh) 2022-10-01
EP4210092A1 (en) 2023-07-12
WO2019236320A1 (en) 2019-12-12
SG11202011553SA (en) 2020-12-30
US10818540B2 (en) 2020-10-27
US11443978B2 (en) 2022-09-13
TWI815635B (zh) 2023-09-11
KR20220153669A (ko) 2022-11-18

Similar Documents

Publication Publication Date Title
US10832937B1 (en) High resistivity silicon-on-insulator substrate having enhanced charge trapping efficiency
US10468295B2 (en) High resistivity silicon-on-insulator structure and method of manufacture thereof
US20220375784A1 (en) Method for transfer of a thin layer of silicon
US9281233B2 (en) Method for low temperature layer transfer in the preparation of multilayer semiconductor devices
EP3785293B1 (en) Light assisted platelet formation facilitating layer transfer from a semiconductor donor substrate

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant