CN112768367A - Soi晶圆键合质量检测方法及系统 - Google Patents

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Abstract

本发明提供了一种SOI晶圆键合质量检测方法及系统，检测方法包括如下步骤：提供第一晶圆和第二晶圆，第一晶圆包括依次叠置的第一硅层、第一二氧化硅层和第一键合金属层，第二晶圆包括依次叠置的第二硅层、第二二氧化硅层和第二键合金属层，第一晶圆和第二晶圆通过第一键合金属层与第二键合金属层相互键合以形成测试结构；对测试结构进行电容电压测试，得到测试结构的电容电压测试曲线，并根据电容电压测试曲线表征测试结构的键合质量。本发明针对低温键合SOI晶圆界面的质量评估需求，通过对测试结构进行电容电压测试，实现了对SOI晶圆键合质量快速且无损的表征，揭示了键合界面的电学特性，对于三维单片集成工艺的开发具有重要意义。

Description

SOI晶圆键合质量检测方法及系统
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种SOI晶圆键合质量检测方法及系统。
背景技术
随着半导体制程的不断发展，制程的特征尺寸不断减小，摩尔定律已接近物理极限。为了进一步提高集成度并减小互连延迟，三维单片集成(M3D)已成为一种新的发展趋势。在三维单片集成工艺中，上一层器件在下层器件制造好后依次序垂直制造，各层器件间通过层间淀积实现晶圆键合、单片层间通孔实现垂直互连。其不但能大幅减少互连延迟、增加芯片集成度，还提供了混合多种器件技术以构建高复杂度系统的可能性。此外，三维单片集成还具有更小的接触孔尺寸和高对准精度，因而可实现晶体管粒度的立体集成。
目前，三维单片集成需要采用低温金属键合对各层器件进行键合，低温金属键合质量的好坏直接决定了三维单片集成工艺的成败。其中，绝缘层上硅(SOI)晶圆由于天然带有埋氧层，可以天然隔离三维集成的各层器件，十分适合三维单片集成工艺的低温晶圆键合。对于低温键合SOI晶圆界面质量的评估是三维单片集成制备的关键。
然而，现有的SOI晶圆键合界面质量表征技术大都是具有破坏性的直接针对表面的分析方法，例如，扫描电子显微镜法、透射电镜法以及俄歇电子谱法等。上述分析方法都需要对测试样品进行破坏性的制样，从而直接对暴露出的键合界面进行表征。而其他非破坏性的分析方法，例如，键合成像，如红外成像法、超声波扫描法以及X射线成像法等，则具有成本较高且复杂耗时的缺点。更重要的是，这些方法无法直接揭示键合界面的电学特性。
因此，有必要提出一种新的SOI晶圆键合质量检测方法及系统，解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种SOI晶圆键合质量检测方法及系统，用于解决现有技术中无法高效地对键合界面进行非破坏性检测并揭示其电学特性的问题。
为实现上述目的及其它相关目的，本发明提供了一种SOI晶圆键合质量检测方法，其特征在于，包括如下步骤：
提供第一晶圆和第二晶圆，所述第一晶圆包括依次叠置的第一硅层、第一二氧化硅层和第一键合金属层，所述第二晶圆包括依次叠置的第二硅层、第二二氧化硅层和第二键合金属层，所述第一晶圆和所述第二晶圆通过所述第一键合金属层与所述第二键合金属层相互键合以形成测试结构；
对所述测试结构进行电容电压测试，得到所述测试结构的电容电压测试曲线，并根据所述电容电压测试曲线表征所述测试结构的键合质量。
作为本发明的一种可选方案，对所述测试结构进行所述电容电压测试的方法包括：提供第一电极与第二电极，所述第一电极与所述第一硅层形成欧姆接触，所述第二电极与所述第二硅层形成欧姆接触；将所述第二电极接地，并对所述第一电极施加测试电压，收集所述测试结构在不同测试电压下的电容值，以得到所述测试结构的电容电压测试曲线。
作为本发明的一种可选方案，所述第一电极包括压力探针，所述第二电极包括金属基座。
作为本发明的一种可选方案，根据所述电容电压测试曲线表征所述测试结构的键合质量的方法包括：根据所述电容电压测试曲线中当所述测试电压等于判断电压时的电容值判断所述测试结构的键合质量。
作为本发明的一种可选方案，所述判断电压的范围介于-5至5V。
作为本发明的一种可选方案，所述第一二氧化硅层与所述第一键合金属层之间还形成有第一键合缓冲层；所述第二二氧化硅层与所述第二键合金属层之间还形成有第二键合缓冲层。
作为本发明的一种可选方案，所述第一键合缓冲层和所述第二键合缓冲层包括氮化钛层；所述第一键合金属层和所述第二键合金属层包括钛金属层。
本发明还提供了一种SOI晶圆键合质量检测系统，其特征在于，包括：
电容电压测试模块，其用于对测试结构进行电容电压测试；所述测试结构包括相互键合的第一晶圆和第二晶圆，所述第一晶圆包括依次叠置的第一硅层、第一二氧化硅层和第一键合金属层，所述第二晶圆包括依次叠置的第二硅层、第二二氧化硅层和第二键合金属层，所述第一晶圆和所述第二晶圆通过所述第一键合金属层与所述第二键合金属层相互键合以形成所述测试结构；
数据收集及判断模块，其通过所述电容电压测试得到所述测试结构的电容电压测试曲线，并根据所述电容电压测试曲线表征所述测试结构的键合质量。
作为本发明的一种可选方案，还包括连接所述电容电压测试模块的第一电极与第二电极，所述第一电极用于与所述第一硅层形成欧姆接触，所述第二电极用于与所述第二硅层形成欧姆接触。
作为本发明的一种可选方案，所述第一电极包括压力探针，所述第二电极包括金属基座。
作为本发明的一种可选方案，所述数据收集及判断模块根据所述电容电压测试曲线中当所述测试电压等于判断电压时的电容值判断所述测试结构的键合质量。
作为本发明的一种可选方案，所述判断电压的范围介于-5至5V。
如上所述，本发明提供一种SOI晶圆键合质量检测方法及系统，具有以下有益效果：
本发明针对低温键合SOI晶圆界面的质量评估需求，通过对测试结构进行电容电压测试，实现了对SOI晶圆键合质量快速且无损的表征，揭示了键合界面的电学特性，对于三维单片集成工艺的开发具有重要意义。
附图说明
图1为本发明实施例一中SOI晶圆键合质量检测方法的流程图。
图2为本发明实施例一中SOI晶圆键合质量检测方法的结构及连接关系示意图。
图3为本发明实施例一中测试结构所对应的电容模型。
图4为本发明实施例一中测试结构的简化图示及对应的简化电容模型示意图。
图5为本发明实施例一中测试结构空间分布所对应的电荷以及电势分布示意图。
图6为本发明实施例一中QF1＝0cm-2时的低频电容电压测试曲线示意图。
图7为本发明实施例一中QF1＝1×1010cm-2时的低频电容电压测试曲线示意图。
图8为本发明实施例一中QF1＝2×1010cm-2时的低频电容电压测试曲线示意图。
图9为本发明实施例一中QF1＝3×1010cm-2时的低频电容电压测试曲线示意图。
图10为本发明实施例一中QF1＝4×1010cm-2时的低频电容电压测试曲线示意图。
图11为在同一坐标轴中同时表示图6至图10电容电压测试曲线的示意图。
图12为本发明实施例一中QF1＝0cm-2时的高频电容电压测试曲线示意图。
图13为本发明实施例一中QF1＝1×1010cm-2时的高频电容电压测试曲线示意图。
图14为本发明实施例一中QF1＝2×1010cm-2时的高频电容电压测试曲线示意图。
图15为本发明实施例一中QF1＝3×1010cm-2时的高频电容电压测试曲线示意图。
图16为本发明实施例一中QF1＝4×1010cm-2时的高频电容电压测试曲线示意图。
图17为在同一坐标轴中同时表示图12至图16电容电压测试曲线的示意图。
元件标号说明
101-第一晶圆；101a-第一硅层；101b-第一二氧化硅层；101c-第一键合金属层；101d-第一键合缓冲层；102-第二晶圆；102a-第二硅层；102b-第二二氧化硅层；102c-第二键合金属层；102d-第二键合缓冲层；103-第一电极；104-第二电极；105-电容电压测试模块；106-数据收集及判断模块；107-晶圆电容；S1～S2-步骤1)～2)。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图17。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1至图17，本实施例提供了一种SOI晶圆键合质量检测方法，其特征在于，包括如下步骤：
1)提供第一晶圆101和第二晶圆102，所述第一晶圆101包括依次叠置的第一硅层101a、第一二氧化硅层101b和第一键合金属层101c，所述第二晶圆102包括依次叠置的第二硅层102a、第二二氧化硅层102b和第二键合金属层102c，所述第一晶圆101和所述第二晶圆102通过所述第一键合金属层101c与所述第二键合金属层102c相互键合以形成测试结构；
2)对所述测试结构进行电容电压测试，得到所述测试结构的电容电压测试曲线，并根据所述电容电压测试曲线表征所述测试结构的键合质量。
在步骤1)中，请参阅图1的S1步骤及图2，提供第一晶圆101和第二晶圆102，所述第一晶圆101包括依次叠置的第一硅层101a、第一二氧化硅层101b和第一键合金属层101c，所述第二晶圆102包括依次叠置的第二硅层102a、第二二氧化硅层102b和第二键合金属层102c，所述第一晶圆101和所述第二晶圆102通过所述第一键合金属层101c与所述第二键合金属层102c相互键合以形成测试结构。
作为示例，如图2所示，所述第一二氧化硅层101b与所述第一键合金属层101c之间还形成有第一键合缓冲层101d；所述第二二氧化硅层102b与所述第二键合金属层102c之间还形成有第二键合缓冲层102d。所述第一键合缓冲层101d和所述第二键合缓冲层102d包括氮化钛层；所述第一键合金属层101c和所述第二键合金属层102c包括钛金属层。
作为示例，如图2所示，在所述测试结构的上下两侧，通过第一电极103与所述第一硅层101a形成欧姆接触，通过第二电极104与所述第二硅层102a形成欧姆接触。而在所述测试结构中金属层与二氧化硅层之间则形成肖特基接触。可选地，所述第一电极103包括压力探针，所述第二电极104包括金属基座。
如图3所示，是图2中所述测试结构所对应的电容模型，其主要包括第一硅层101a对应的第一硅电容CD1、第一二氧化硅层101b对应的第一二氧化硅层电容COX1、第二硅层102a对应的第二硅电容CD2、第二二氧化硅层102b对应的第二二氧化硅层电容COX2、第一寄生电阻R1和第二寄生电阻R2。其中，第一硅电容CD1、第一二氧化硅层电容COX1、第二硅电容CD2和第二二氧化硅层电容COX2共同构成进行测试的晶圆电容107，所述第一寄生电阻R1和所述第二寄生电阻R2在测试过程中可以简化忽略。
如图4所示，是将图2中测试结构横向放置的简化图示及其所对应的图3中的简化电容模型。在电容电压测试过程中，将一端接地，另一端施加测试电压，并收集不同测试电压下的电容值，得到电容电压测试曲线。由于在低温键合过程中，将在钛金属层和二氧化硅层中产生大量缺陷和固定电荷，因此在电容电压测试中，在电容结构的电容板附近将积累电荷，形成电容充放电特性。不同的电容电压特性曲线，对应不同的缺陷和固定电荷，因而可以通过电容电压测试曲线评估低温键合质量。
在步骤2)中，请参阅图1的S2步骤及图2至图17，对所述测试结构进行电容电压测试，得到所述测试结构的电容电压测试曲线，并根据所述电容电压测试曲线表征所述测试结构的键合质量。
作为示例，如图2至图5所示，对所述测试结构进行所述电容电压测试的方法包括：提供第一电极103与第二电极104，所述第一电极103与所述第一硅层101a形成欧姆接触，所述第二电极104与所述第二硅层102a形成欧姆接触；将所述第二电极104接地，并对所述第一电极103施加测试电压，收集所述测试结构在不同测试电压下的电容值，以得到所述测试结构的电容电压测试曲线。如图2所示，第一电极103与所述第一硅层101a形成欧姆接触，第二电极104与所述第二硅层102a形成欧姆接触，电容电压测试模块105连接第一电极103与第二电极104以施加测试电压。可选地，所述电容电压测试模块105包括半导体CV特性测试仪。如图3和图4所示，对晶圆电容107进行电容电压测试，其中，第一硅层101a对应第一硅电容CD1、第一二氧化硅层101b对应第一二氧化硅层电容COX1、第二硅层102a对应第二硅电容CD2、第二二氧化硅层102b对应第二二氧化硅层电容COX2上述电容共同构成晶圆电容107。在图4中，以中间的第一键合金属层101c及第二键合金属层102c为界将测试结构分为左侧和右侧的电容结构。如图5所示，是电容电压测试时测试结构中按空间分布所对应的电荷分布以及电势分布。其中，上方为图4中所示的横向放置的测试结构简化图示，中部坐标轴所示的是对应于横向放置测试结构的电荷分布，下方坐标轴所示的是对应于横向放置测试结构的电势分布。在图5中，横向放置的测试结构的一端接地(Vsub＝0)，一端施加偏压Vg(Vg<0)，左侧电容结构中的电荷分布为第一硅层电荷QS1、第一二氧化硅层电荷QOX1和第一键合金属层电荷QM1，右侧电容结构中的电荷分布为第二硅层电荷QS2、第二二氧化硅层电荷QOX2和第二键合金属层电荷QM2，第一硅层101a和第二硅层102a中的虚线表示其电荷分布的边界。从图5中可以看出，测试结构中共形成了左侧和右侧电容结构，将左侧电容结构(第一硅层101a、第一二氧化硅层101b和第一键合金属层101c构成的电容结构，其对应于图2中位于上层的电容结构)在其电容板界面处的电荷面密度记为QF1，右侧电容结构(第二硅层102a、第二二氧化硅层102b和第二键合金属层102c构成的电容结构，其对应于图2中位于下层的电容结构)在其电容板界面处的电荷面密度记为QF2。如前文所述，低温键合中产生的缺陷将在钛金属层及二氧化硅层中形成累积的固定电荷，并在电容电压测试过程中影响电容电压测试曲线。而在下方的电势分布的坐标轴中，在一端施加了偏压Vg(Vg<0)，其在第一硅层101a中具有电势差ΨS1，在第一二氧化硅层101b中具有电势差Vi1，在金属层中的电势为VM，在第二二氧化硅层102b中具有电势差Vi2，在第二硅层102a中具有电势差ΨS2，直至另一端接地处Vsub＝0。
作为示例，如图6至图17所示，是低频或高频条件下，不同QF1的电容电压测试曲线，在图6至图17中，各坐标轴的横轴单位为V，纵轴单位为×10-17C/μm。根据所述电容电压测试曲线表征所述测试结构的键合质量的方法包括：根据所述电容电压测试曲线中当所述测试电压等于判断电压时的电容值判断所述测试结构的键合质量。可选地，所述判断电压的范围介于-5至5V。
如图6至图10所示，是QF2为5×1010cm-2时，不同QF1的低频电容电压测试曲线，可选地，可在低频约为1KHz的条件下进行电容电压测试。其中，图6为QF1＝0cm-2时的低频电容电压测试曲线，图7为QF1＝1×1010cm-2时的低频电容电压测试曲线，图8为QF1＝2×1010cm-2时的低频电容电压测试曲线，图9为QF1＝3×1010cm-2时的低频电容电压测试曲线，图10为QF1＝4×1010cm-2时的低频电容电压测试曲线。对于相同的QF2条件下，QF1的值越高，表明键合界面中缺陷导致的电荷越高，对应了较差的低温键合时质量。对比图6至图10中的电容电压测试曲线可以发现，QF1越高的电容电压测试曲线，其在Vg＝0V附近的波谷越低。因此，根据比对Vg＝0V附近的波谷值，能够表征判断低温键合界面的质量。图11中将图6至图10的电容电压测试曲线置于同一坐标轴中，可以更为直观地看出，QF1越高的电容电压测试曲线在Vg＝0V附近的波谷越低。
如图12至图16所示，是QF2为5×1010cm-2时，不同QF1的高频电容电压测试曲线，可选地，可在高频约为1MHz的条件下进行电容电压测试。其中，图12为QF1＝0cm-2时的低频电容电压测试曲线，图13为QF1＝1×1010cm-2时的低频电容电压测试曲线，图14为QF1＝2×1010cm-2时的低频电容电压测试曲线，图15为QF1＝3×1010cm-2时的低频电容电压测试曲线，图16为QF1＝4×1010cm-2时的低频电容电压测试曲线。对于相同的QF2条件下，QF1的值越高，表明键合界面中缺陷导致的电荷越高，其对应了较差的低温键合质量。对比图12至图16中的电容电压测试曲线可以发现，QF1越高的电容电压测试曲线，其在Vg＝0V附近的波谷越低。因此，根据比对Vg＝0V附近的波谷值，能够表征判断低温键合界面的质量。图17中将图12至图16的电容电压测试曲线置于同一坐标轴中，可以更为直观地看出，QF1越高的电容电压测试曲线在Vg＝0V附近的波谷越低。
作为示例，在图11或图17中结合多条电容电压测试曲线进行比对判断时，可以取Vg＝0作为判断电压，根据测试电压等于判断电压时的电容值，判断低温键合界面的质量。对于某一批次的键合晶圆，可以将其在Vg＝0时的电容值与历史数据进行比对，以判断其键合界面的质量。例如，如取键合界面质量符合标准的情况下Vg＝0时的电容值作为标准值并设置规格区间，将后续作业的键合晶圆在Vg＝0时的电容值与上述标准值进行比对，如其小于标准值，且与标准值的差值超出规格区间，则可判断该批次键合晶圆的键合界面质量不符合要求。所述判断电压的范围介于-5至5V，在本发明的其他实施案例中，Vg可以根据实际测试曲线形貌取-5至5V之间的任意值，确保测试电压等于判断电压时各电容电压测试曲线的电容值具有较显著的区别。
本实施例中提供的SOI晶圆键合质量检测方法是一种非破坏性的无损表征，能够迅速而低成本地表征低温键合SOI晶圆界面的质量，且还揭示了键合界面的电学特性，是一种快速易行的晶圆键合电学表征技术。
实施例二
如图2至图17所示，本实施例提供了一种SOI晶圆键合质量检测系统，其特征在于，包括：
电容电压测试模块105，其用于对测试结构进行电容电压测试；所述测试结构包括相互键合的第一晶圆101和第二晶圆102，所述第一晶圆101包括依次叠置的第一硅层101a、第一二氧化硅层101b和第一键合金属层101c，所述第二晶圆102包括依次叠置的第二硅层102a、第二二氧化硅层102b和第二键合金属层102c，所述第一晶圆101和所述第二晶圆102通过所述第一键合金属层101c与所述第二键合金属层102c相互键合以形成所述测试结构；
数据收集及判断模块106，其通过所述电容电压测试105得到所述测试结构的电容电压测试曲线，并根据所述电容电压测试曲线表征所述测试结构的键合质量。
作为示例，如图2所示，还包括连接所述电容电压测试模块105的第一电极103与第二电极104，所述第一电极103用于与所述第一硅层101a形成欧姆接触，所述第二电极104用于与所述第二硅层102a形成欧姆接触。可选地，所述第一电极103包括压力探针，所述第二电极104包括金属基座。所述电容电压测试模块105连接第一电极103与第二电极104以施加测试电压，所述数据收集及判断模块106连接所述电容电压测试模块105，从所述电容电压测试模块105收集电容电压测试曲线，并根据所述电容电压测试曲线表征所述测试结构的键合质量。
如图3所示，是图2中所述测试结构所对应的电容模型，其主要包括第一硅层101a对应的第一硅电容CD1、第一二氧化硅层101b对应的第一二氧化硅层电容COX1、第二硅层102a对应的第二硅电容CD2、第二二氧化硅层102b对应的第二二氧化硅层电容COX2、第一寄生电阻R1和第二寄生电阻R2。如图4所示，是横向放置的图2中测试结构的简化图示及其所对应的图3中的简化电容模型。在电容电压测试过程中，将一端接地，另一端施加测试电压，并收集不同测试电压下的电容值，得到电容电压测试曲线。如图5所示，是电容电压测试时测试结构中按空间分布所对应的电荷分布以及电势分布。其中，上方为图4中所示的横向放置的测试结构简化图示，中部坐标轴所示的是对应于横向放置测试结构的电荷分布，下方坐标轴所示的是对应于横向放置测试结构的电势分布。
作为示例，如图6至图17所示，所述数据收集及判断模块106根据所述电容电压测试曲线中当所述测试电压等于判断电压时的电容值判断所述测试结构的键合质量。可选地，所述判断电压的范围介于-5至5V。本实施例所提供的SOI晶圆键合质量检测系统可以采用实施例一中提供的检测方法进行SOI晶圆键合质量检测。例如，可以选择Vg＝0V时的测试电压作为判断电压，其具体测试及判断过程可以参考实施例一中的相关描述。
综上所述，本发明提供了一种SOI晶圆键合质量检测方法及系统，所述SOI晶圆键合质量检测方法包括如下步骤：提供第一晶圆和第二晶圆，所述第一晶圆包括依次叠置的第一硅层、第一二氧化硅层和第一键合金属层，所述第二晶圆包括依次叠置的第二硅层、第二二氧化硅层和第二键合金属层，所述第一晶圆和所述第二晶圆通过所述第一键合金属层与所述第二键合金属层相互键合以形成测试结构；对所述测试结构进行电容电压测试，得到所述测试结构的电容电压测试曲线，并根据所述电容电压测试曲线表征所述测试结构的键合质量。本发明针对低温键合SOI晶圆界面的质量评估需求，通过对测试结构进行电容电压测试，实现了对SOI晶圆键合质量快速且无损的表征，揭示了键合界面的电学特性，对于三维单片集成工艺的开发具有重要意义。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种SOI晶圆键合质量检测方法，其特征在于，包括如下步骤：
提供第一晶圆和第二晶圆，所述第一晶圆包括依次叠置的第一硅层、第一二氧化硅层和第一键合金属层，所述第二晶圆包括依次叠置的第二硅层、第二二氧化硅层和第二键合金属层，所述第一晶圆和所述第二晶圆通过所述第一键合金属层与所述第二键合金属层相互键合以形成测试结构；
对所述测试结构进行电容电压测试，得到所述测试结构的电容电压测试曲线，并根据所述电容电压测试曲线表征所述测试结构的键合质量。
2.根据权利要求1所述的SOI晶圆键合质量检测方法，其特征在于，对所述测试结构进行所述电容电压测试的方法包括：提供第一电极与第二电极，所述第一电极与所述第一硅层形成欧姆接触，所述第二电极与所述第二硅层形成欧姆接触；将所述第二电极接地，并对所述第一电极施加测试电压，收集所述测试结构在不同测试电压下的电容值，以得到所述测试结构的电容电压测试曲线。
3.根据权利要求2所述的SOI晶圆键合质量检测方法，其特征在于，所述第一电极包括压力探针，所述第二电极包括金属基座。
4.根据权利要求1所述的SOI晶圆键合质量检测方法，其特征在于，根据所述电容电压测试曲线表征所述测试结构的键合质量的方法包括：根据所述电容电压测试曲线中当所述测试电压等于判断电压时的电容值判断所述测试结构的键合质量。
5.根据权利要求4所述的SOI晶圆键合质量检测方法，其特征在于，所述判断电压的范围介于-5至5V。
6.根据权利要求1所述的SOI晶圆键合质量检测方法，其特征在于，所述第一二氧化硅层与所述第一键合金属层之间还形成有第一键合缓冲层；所述第二二氧化硅层与所述第二键合金属层之间还形成有第二键合缓冲层。
7.根据权利要求6所述的SOI晶圆键合质量检测方法，其特征在于，所述第一键合缓冲层和所述第二键合缓冲层包括氮化钛层；所述第一键合金属层和所述第二键合金属层包括钛金属层。
8.一种SOI晶圆键合质量检测系统，其特征在于，包括：
电容电压测试模块，其用于对测试结构进行电容电压测试；所述测试结构包括相互键合的第一晶圆和第二晶圆，所述第一晶圆包括依次叠置的第一硅层、第一二氧化硅层和第一键合金属层，所述第二晶圆包括依次叠置的第二硅层、第二二氧化硅层和第二键合金属层，所述第一晶圆和所述第二晶圆通过所述第一键合金属层与所述第二键合金属层相互键合以形成所述测试结构；
数据收集及判断模块，其通过所述电容电压测试得到所述测试结构的电容电压测试曲线，并根据所述电容电压测试曲线表征所述测试结构的键合质量。
9.根据权利要求8所述的SOI晶圆键合质量检测系统，其特征在于，还包括连接所述电容电压测试模块的第一电极与第二电极，所述第一电极用于与所述第一硅层形成欧姆接触，所述第二电极用于与所述第二硅层形成欧姆接触。
10.根据权利要求9所述的SOI晶圆键合质量检测系统，其特征在于，所述第一电极包括压力探针，所述第二电极包括金属基座。
11.根据权利要求8所述的SOI晶圆键合质量检测系统，其特征在于，所述数据收集及判断模块根据所述电容电压测试曲线中当所述测试电压等于判断电压时的电容值判断所述测试结构的键合质量。
12.根据权利要求11所述的SOI晶圆键合质量检测系统，其特征在于，所述判断电压的范围介于-5至5V。
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