FR2987682A1 - Procede de test d'une structure semi-conducteur sur isolant et application dudit test pour la fabrication d'une telle structure - Google Patents
Procede de test d'une structure semi-conducteur sur isolant et application dudit test pour la fabrication d'une telle structure Download PDFInfo
- Publication number
- FR2987682A1 FR2987682A1 FR1251991A FR1251991A FR2987682A1 FR 2987682 A1 FR2987682 A1 FR 2987682A1 FR 1251991 A FR1251991 A FR 1251991A FR 1251991 A FR1251991 A FR 1251991A FR 2987682 A1 FR2987682 A1 FR 2987682A1
- Authority
- FR
- France
- Prior art keywords
- dielectric layer
- semiconductor
- layer
- heat treatment
- support substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 238000000034 method Methods 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 238000009413 insulation Methods 0.000 title claims description 3
- 238000012360 testing method Methods 0.000 title abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 77
- 230000015556 catabolic process Effects 0.000 claims abstract description 33
- 239000012212 insulator Substances 0.000 claims abstract description 27
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 15
- 239000001257 hydrogen Substances 0.000 claims abstract description 15
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 15
- 238000005259 measurement Methods 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 155
- 238000010438 heat treatment Methods 0.000 claims description 53
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 13
- 235000012239 silicon dioxide Nutrition 0.000 claims description 13
- 239000000377 silicon dioxide Substances 0.000 claims description 12
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- 229910052732 germanium Inorganic materials 0.000 claims description 7
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 7
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 6
- 238000010998 test method Methods 0.000 claims description 6
- 125000004435 hydrogen atom Chemical group [H]* 0.000 claims description 5
- 238000012546 transfer Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 239000011241 protective layer Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 claims description 3
- 239000012300 argon atmosphere Substances 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims description 2
- 238000011282 treatment Methods 0.000 description 18
- 125000004429 atom Chemical group 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 239000012298 atmosphere Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000007596 consolidation process Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910020286 SiOxNy Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000007730 finishing process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000010070 molecular adhesion Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000003351 stiffener Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2601—Apparatus or methods therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Thin Film Transistor (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
L'invention concerne un procédé de test d'une structure de type semi-conducteur sur isolant comprenant un substrat support (3), une couche diélectrique (2) présentant une épaisseur inférieure à 50 nm et une couche semi-conductrice (12), ladite structure comprenant une interface de collage (I) entre la couche diélectrique (2) et le substrat support (1) ou la couche semi-conductrice (12) ou à l'intérieur de la couche diélectrique (2), caractérisé en ce qu'il comprend la mesure de la charge au claquage (Q ) de ladite couche diélectrique (2) et en ce que l'on déduit de ladite mesure une information relative à la concentration en hydrogène dans ladite couche (2) et/ou à l'interface de collage (I). L'invention concerne également un procédé de fabrication d'un lot de structures de type semi-conducteur sur isolant mettant en oeuvre ledit test sur une structure prélevée au sein dudit lot.
Description
DOMAINE DE L'INVENTION La présente invention concerne un procédé de test et un procédé de fabrication d'une structure de type semi-conducteur sur isolant comprenant successivement de sa base vers sa surface un substrat support, une couche diélectrique présentant une épaisseur inférieure à 50 nm et une couche semi-conductrice. ARRIERE PLAN DE L'INVENTION Dans les structures de type semi-conducteur sur isolant (Se01), une couche diélectrique enterrée isole électriquement la couche semi-conductrice du substrat support. Dans le cas où le matériau de la couche diélectrique est du dioxyde de silicium (SiO2), la couche diélectrique enterrée est généralement désignée par l'acronyme BOX du terme anglo-saxon « Buried OXide ». Dans les structures Se01 partiellement déplétées (PD ou « partially depleted » selon la terminologie anglo-saxonne), l'épaisseur de la couche diélectrique enterrée est généralement supérieure à 100 nm et est ainsi suffisante pour assurer l'intégrité électrique et la qualité de la dite couche. En revanche, dans les structures Se01 totalement déplétées (FD ou « fully depleted » selon la terminologie anglo-saxonne), la couche semi-conductrice et la couche diélectrique enterrée présentent une épaisseur ultrafine, c'est-à-dire inférieure à 50 nm, pouvant être réduite jusqu'à environ 5 nm. De telles structures sont notamment destinées à la fabrication de transistors, la couche canal étant formée dans ou sur la couche semi-conductrice ultrafine, qui n'est pas dopée. Grâce à l'épaisseur ultrafine de la couche diélectrique enterrée et de la couche semi- conductrice, ces structures présentent l'avantage de permettre un contrôle précis du canal du transistor, d'améliorer l'effet de canal court (dit « short channel effect » selon la terminologie anglo-saxonne) et de réduire la variabilité du transistor. Les propriétés de ces transistors permettent de diminuer de manière conséquente la longueur de la grille.
Par ailleurs, la couche diélectrique enterrée ultrafine procure un contrôle électrostatique amélioré et la possibilité d'appliquer une tension en face arrière - à l'aide d'une électrode agencée sur la face du substrat support opposée à la couche semi-conductrice - pour contrôler la tension de seuil ou ajuster le compromis puissance/performance. On pourra à cet égard se référer aux publications de R. Tsuchiya et al, IEDM Proc., 2007, p. 475 et de F. Andrieu et al, VLSI Tech. Proc., 57, 2010.
Pour pouvoir appliquer de façon efficace une tension en face arrière, l'épaisseur de la couche diélectrique enterrée doit être inférieure à 50 nm, et de préférence à 25 nm pour des transistors basés sur la technologie totalement déplétée d'une taille de 28 nm. Des épaisseurs encore inférieures de la couche diélectrique - jusqu'à 5 nm - sont attendues pour les futures tailles de transistor. Cependant, la très faible épaisseur de la couche diélectrique enterrée, qui doit supporter une tension appliquée en face arrière de l'ordre de quelques Volts, soulève la question de sa fiabilité électrique. Ce problème est soulevé dans l'article de Ishigaki et al, IEEE Trans. Electron. Devices, 58(4), p. 1197, 2011. Un but de la présente invention est donc de définir une méthode permettant de mesurer la qualité électrique de la couche diélectrique enterrée en vue de son application dans la technologie « Fully Depleted ». Un autre but de l'invention est de concevoir un procédé permettant d'améliorer les propriétés électriques de la couche diélectrique d'une structure semi-conducteur sur isolant destinée à être utilisée dans la technologie « Fully Depleted ». BREVE DESCRIPTION DE L'INVENTION Conformément à l'invention, il est proposé un procédé de test d'une structure de type semi-conducteur sur isolant comprenant successivement de sa base vers sa surface un substrat support, une couche diélectrique présentant une épaisseur inférieure à 50 nm et une couche semi-conductrice, ladite structure comprenant une interface de collage entre le substrat support et la couche diélectrique ou entre la couche diélectrique et la couche semiconductrice ou à l'intérieur de la couche diélectrique.
Ledit procédé est caractérisé en ce qu'il comprend la mesure de la charge au claquage QBD de ladite couche diélectrique et en ce que l'on déduit de ladite mesure une information relative à la concentration en hydrogène dans ladite couche et/ou à l'interface de collage. Pour la mesure de la charge au claquage, on forme au moins une capacité sur la structure semi-conducteur sur isolant, la formation de ladite au moins une capacité comprenant le dépôt d'une électrode de grille sur la couche semi-conductrice et la formation de tranchées à travers la couche diélectrique autour de ladite grille, et l'on mesure la charge au claquage est réalisée pour chaque capacité. Un autre objet de l'invention concerne une méthode de détermination de la température et de la durée d'un traitement thermique à appliquer à une structure de type semi-conducteur sur isolant comprenant successivement de sa base vers sa surface un substrat support, une couche diélectrique présentant une épaisseur inférieure à 50 nm et une couche semiconductrice, ledit procédé de fabrication comprenant les étapes suivantes : (a) la fourniture d'un substrat donneur comprenant ladite couche semi-conductrice, (b) la formation de la couche diélectrique à la surface de ladite couche semi- conductrice du substrat donneur et/ou à la surface du substrat support, (c) le collage du substrat donneur sur le substrat support, la couche diélectrique étant à l'interface de collage, (d) le transfert de la couche semi-conductrice du substrat donneur vers le substrat support (3), de sorte à former ladite structure semi-conducteur sur isolant, (e) l'application à ladite structure d'un traitement thermique à une température comprise entre 1000°C et 1250°C pendant une durée comprise entre 3 minutes et 100 heures, pour évacuer des atomes d'hydrogène de la couche diélectrique et/ou de l'interface de collage. Ladite méthode est caractérisée en ce que l'on fabrique ladite structure selon les étapes (a) à (d), en ce que l'on met en oeuvre sur ladite structure le procédé de test tel que décrit ci-dessus et en ce que l'on choisit la durée et la température du traitement thermique de l'étape (e) en fonction de la charge au claquage mesurée, en vue d'obtenir à l'issue dudit traitement thermique une charge au claquage supérieure ou égale à un seuil prédéterminé. Un autre objet de l'invention concerne un procédé de fabrication d'un lot de structures de type semi-conducteur sur isolant, chaque structure comprenant successivement de sa base vers sa surface un substrat support, une couche diélectrique présentant une épaisseur inférieure à 50 nm et une couche semi-conductrice, caractérisé en ce qu'il comprend les étapes suivantes : - la fourniture d'un substrat donneur comprenant ladite couche semi-conductrice, - la formation de la couche diélectrique à la surface de ladite couche semi-conductrice du substrat donneur et/ou à la surface du substrat support, - le collage du substrat donneur sur le substrat support, la couche diélectrique étant à l'interface de collage, - le transfert de la couche semi-conductrice du substrat donneur vers le substrat support, de sorte à former ladite structure semi-conducteur sur isolant, - l'application à ladite structure d'un traitement thermique à une température comprise entre 1000°C et 1250°C pendant une durée comprise entre 3 minutes et 100 heures, pour évacuer des atomes d'hydrogène de la couche diélectrique et/ou de l'interface de collage, - le prélèvement d'une structure au sein du lot et la mise en oeuvre sur ladite structure du procédé de test tel que décrit ci-dessus, pour contrôler que la charge au claquage de ladite structure est supérieure ou égale à un seuil prédéterminé.
Ledit seuil peut par exemple être de 10 C/cm2. De préférence, l'épaisseur de la couche semi-conductrice est comprise entre 1 et 30 nm. Par ailleurs, l'épaisseur de la couche diélectrique est préférentiellement comprise entre 3 et 50 nm, de préférence entre 10 et 30 nm. Le matériau de la couche semi-conductrice est avantageusement choisi parmi le silicium, le silicium contraint (sSi), le silicium-germanium (SiGe), le silicium-germanium contraint (sSiGe), le germanium, le germanium contraint (sGe) et les semi-conducteurs du groupe III-V.
La couche diélectrique peut comprendre une couche de dioxyde de silicium, une couche de dioxyde de silicium nitruré, une couche d'oxynitrure de silicium, et/ou un empilement de couches de dioxyde de silicium, de nitrure de silicium et/ou d'alumine. La température du traitement thermique est avantageusement comprise entre 1050 et 1200°C.
La durée du traitement thermique est de préférence comprise entre 5 minutes et 2 heures. Selon un mode de réalisation, le traitement thermique est mis en oeuvre dans une atmosphère d'argon ou d'un mélange d'argon et d'azote. Avant l'application du traitement thermique, on peut avantageusement former une couche protectrice d'oxyde sur la structure semi-conducteur sur isolant. Un autre objet concerne une structure de type semi-conducteur sur isolant susceptible d'être fabriquée par le procédé décrit ci-dessus, qui présente une charge au claquage supérieure ou égale à 10 C/cm2.
BREVE DESCRIPTION DES DESSINS D'autres caractéristiques et avantages de l'invention ressortiront de la description détaillée qui va suivre, en référence aux dessins annexés sur lesquels : - les figures 1A à 1D illustrent de manière schématique la fabrication de la structure semi-conducteur sur isolant selon le procédé Smart CutTM - la figure 2 illustre le profil SIMS d'une structure SOI avant le traitement thermique long réalisé durant la finition post-fracture du SOI, - la figure 3 est un graphique présentant la valeur de la charge au claquage en fonction de la durée et de la température du dit traitement thermique, - la figure 4 est un graphique illustrant l'évolution de la charge au claquage en fonction de la température du traitement thermique, pour une durée fixe de 2 heures, - la figure 5 présente le profil SIMS d'une structure similaire à celle dont le profil SIMS est donné à la figure 3, après l'application du traitement thermique. Pour des raisons de clarté des illustrations, les différentes couches ne sont pas ici représentées à leur échelle réelle.
DESCRIPTION DETAILLEE DE L'INVENTION Les figures 1A à 1D illustrent de manière schématique des étapes de la fabrication d'une structure semi-conducteur sur isolant, basée sur le procédé Smart CutTM En référence à la figure 1A, on fournit un substrat donneur 1, sur lequel on forme une couche diélectrique 2. Ledit substrat donneur 1 peut être massif, c'est-à-dire constitué d'un unique matériau semi-conducteur qui est celui de la couche semi-conductrice de la structure SeO1 à former. De manière alternative (non illustrée), le substrat donneur est composite, c'est-à-dire constitué d'un empilement d'au moins deux couches de matériaux différents, dont l'une comprend, à sa surface, un matériau semi-conducteur destiné à former la couche semi- conductrice. Le matériau de la couche semi-conductrice est choisi parmi le silicium (la structure étant alors qualifiée de SOI (« Silicon On Insulator »)), le silicium contraint (sSi) (la structure étant alors qualifiée de sS01 (« Strained Silicon On Insulator »)), le silicium-germanium (SiGe), le silicium-germanium contraint (sSiGe), le germanium, le germanium contraint, et les matériaux semi-conducteurs du groupe 111-V - étant rappelé que par « matériau du groupe 111-V » on entend un alliage d'au moins un élément du groupe III et d'au moins un élément du groupe V de la classification périodique des éléments. L'application d'une contrainte au matériau semi-conducteur et/ou un alliage avec du germanium permet d'augmenter la mobilité des porteurs dans la couche semi-conductrice. La couche diélectrique 2 peut être formée par oxydation du substrat donneur 1 si celui-ci est en silicium ; la couche diélectrique comprend alors du dioxyde de silicium (SiO2). Ladite oxydation peut comprendre une oxydation sèche, une oxydation humide et/ou une oxydation par la technique ISSG (acronyme du terme anglo-saxon « In Situ Steam Generation »). La couche diélectrique 2, si elle est du SiO2, peut également résulter d'un dépôt d'oxyde par LPCVD , PECVD ou toutes autres techniques de dépôt, tel que celui obtenu par exemple avec un précurseur de type TEOS. Cependant, le matériau de la couche diélectrique n'est pas limité au SiO2 mais peut comprendre du dioxyde de silicium nitruré (formé par exemple par nitruration plasma de SiO2 thermique, conduisant à un empilement SiOxNy/Si02 dont l'épaisseur et la stoechiométrie dépendent des applications), de l'oxynitrure de silicium (de formule générale SiOxNy), voire un empilement de couches de dioxyde de silicium, de couches de nitrure de silicium (Si3N4) et/ou de couches d'alumine (A1203).
Pour davantage de détails sur l'oxynitrure de silicium, on pourra se référer à l'article « Propriétés optiques et électriques de couches minces d'oxynitrure de silicium déposées par pulvérisation cathodique r.f. réactive », F. Rebib et al, Dans ce mode de réalisation, la couche diélectrique 2 est destinée à constituer la couche diélectrique enterrée dans la structure Se01 finale.
Dans un autre mode de réalisation (non illustré ici), la couche diélectrique peut être formée en totalité sur le substrat support, le substrat donneur n'étant alors recouvert, le cas échéant, que d'une couche d'oxyde natif. Dans un autre mode de réalisation (non illustré), on forme une couche diélectrique sur chacun du substrat donneur et du substrat support, de sorte qu'après collage desdits substrats, l'assemblage des deux couches constitue la couche diélectrique enterrée. Pour une structure Se01 totalement déplétée, la couche diélectrique enterrée présente une épaisseur comprise entre 3 et 50 nm, de préférence comprise entre 10 et 30 nm. En référence à la figure 1B, on implante des espèces atomiques dans le substrat donneur 1 à travers la couche diélectrique 2.
La dose et l'énergie d'implantation sont choisies pour que le pic d'implantation, c'est-à- dire la zone dans laquelle la majorité des espèces s'implante dans le substrat donneur 1, soit situé à une profondeur supérieure ou égale à l'épaisseur de la couche semi-conductrice 12 destinée à être transférée sur le substrat support. Lors de la détermination de la profondeur d'implantation, on tient compte des éventuels traitements de finition qui seront appliqués à la couche semi-conductrice 12 après la fracture, par exemple en vue de diminuer sa rugosité de surface, et qui seront susceptibles de réduire son épaisseur par consommation de matière. A la profondeur d'implantation se forme une zone de fragilisation 11 qui délimite la couche semi-conductrice 12.
On peut implanter à cet effet une seule espèce (par exemple de l'hydrogène) ou bien plusieurs espèces, simultanément ou successivement (par exemple, de l'hélium et de l'hydrogène). De manière alternative à l'implantation, les espèces atomiques peuvent être introduites dans le substrat donneur, par exemple par diffusion à partir de la surface du substrat 35 donneur.
En référence à la figure 1C, on colle le substrat donneur 1 ainsi implanté à un substrat support 3, de sorte que la couche diélectrique 2 se trouve à l'interface de collage I. Ledit substrat support 3 peut être massif ou composite. Le substrat support 3 présente essentiellement une fonction de raidisseur vis-à-vis de la couche semi-conductrice à transférer. Le substrat support peut comprendre au moins l'un des matériaux suivants : silicium monocristallin, silicium polycristallin, verre, quartz, métal recouvert de silicium polycristallin. Le collage est avantageusement un collage par adhésion moléculaire. Le collage est de préférence précédé d'une étape de nettoyage des surfaces du substrat donneur et/ou du substrat support à mettre en contact, afin de retirer les éventuelles impuretés présentes à la surface. Cette étape de nettoyage peut également comprendre une activation de la surface de l'un et/ou l'autre substrat, de manière à augmenter l'énergie de collage. Les techniques de nettoyage et d'activation sont bien connues de l'homme du métier et ne seront donc pas décrites plus avant dans le présent texte. Le collage est de préférence suivi d'un traitement thermique de consolidation, visant à augmenter l'énergie de collage entre les deux surfaces mises en contact. En référence à la figure 1D, on fracture le substrat donneur 1 selon la zone de fragilisation 11.
A cet effet, on peut appliquer une force mécanique, chimique et/ou thermique permettant d'amorcer et de propager un front de fracture sur toute la surface de la zone de fragilisation. A l'issue de la fracture, on sépare la structure Se01 formée du substrat support 3, de la couche diélectrique 2 et de la couche semi-conductrice 12 d'une part, et le reliquat du substrat donneur 1 d'autre part. Ledit reliquat (non illustré) peut avantageusement être recyclé en vue d'utilisations ultérieures. La structure Se01 peut quant à elle être soumise à des traitements de finition visant à guérir la couche semi-conductrice qui a pu être endommagée par l'implantation, diminuer la rugosité de la couche semi-conductrice liée à la fracture, etc. De tels traitements comprennent par exemple des traitements RTA (acronyme du terme anglo-saxon « Rapid Thermal Annealing ») ou RTP (acronyme de « Rapid Thermal Processing »), qui sont des traitements thermiques brefs, c'est-à-dire d'une durée inférieure à 2 minutes.
Les traitements de finition peuvent également comprendre des traitements de polissage - par exemple un polissage mécano-chimique (CMP) -, des gravures, etc. En général, lesdits traitements peuvent conduire à diminuer l'épaisseur de la couche semi-conductrice 12.
Dans la structure Se01 finale, obtenue à l'issue des éventuels traitements de finition, l'épaisseur de la couche semi-conductrice peut être comprise entre 1 nm et quelques micromètres, de manière préférée entre 1 et 50 nm, et de manière encore préférée de l'ordre de 12 nm. Dans l'exemple illustré et décrit plus haut, le procédé de fabrication mis en oeuvre est le procédé Smart CutTM, mais il va de soi que ce procédé n'est pas limitatif et que l'on pourrait choisir un autre procédé de fabrication de la structure semi-conductrice par collage et transfert de la couche semi-conductrice sur un substrat support sans pour autant sortir de la portée de la présente invention. Ainsi, par exemple, le procédé pourrait comprendre le collage du substrat donneur non fragilisé sur le substrat support, puis un amincissement du substrat donneur jusqu'à l'obtention de l'épaisseur souhaitée de la couche semi-conductrice. En revanche, le procédé SIMOX, qui n'implique pas de collage mais dans lequel le recuit post-implantation est effectué à une température supérieure à 1250°C, est exclu du cadre de la présente invention.
En raison du procédé de fabrication de la structure Se01, il est possible que de l'hydrogène ait été piégé dans la couche diélectrique et/ou dans des défauts d'interface, ladite interface se trouvant, selon le mode de collage choisi, entre la couche diélectrique et le substrat support ou entre la couche diélectrique et la couche semi-conductrice, ou encore à l'intérieur de la couche diélectrique (dans le cas d'un collage diélectrique/diélectrique).
En effet, lorsque de l'hydrogène est implanté dans le substrat donneur à travers la couche diélectrique, il est susceptible d'endommager le matériau diélectrique par des collisions entre atomes. Par ailleurs, dans la mesure où l'on effectue un collage entre le substrat donneur et le substrat support, des molécules d'eau peuvent être emprisonnées à l'interface de collage.
Par conséquent, lors des traitements thermiques postérieurs au collage (tels que le traitement thermique de consolidation, le traitement RTA ou RTP de finition, etc.), des atomes d'hydrogène (provenant d'une partie des molécules d'eau) diffusent d'une part dans la couche diélectrique 2 et d'autre part sont piégés à l'interface de collage I et dans la couche diélectrique 2.
Ces phénomènes ont été vérifiés par des mesures SIMS de la concentration en hydrogène CH (exprimée en atomes/cm3) en fonction de la profondeur p (exprimée en nm) dans la structure semi-conducteur sur isolant. La figure 2 illustre le profil SIMS d'une structure SOI comprenant un substrat support 3, une couche de dioxyde de silicium enterrée (BOX) présentant une épaisseur de 25 nm et une couche de silicium 12 de 12,5 nm d'épaisseur. La mesure SIMS permet de mesurer une densité surfacique d'hydrogène (exprimée en atomes/cm2) élevée, comprise entre 5x1013 et 5x1015 atomes/cm2, et de l'ordre de 5x1014 atomes/cm2 à l'intérieur du BOX 2.
En particulier, la courbe de la figure 2 présente un pic très net au niveau de l'interface de collage I, correspondant à une concentration en hydrogène CH de l'ordre de 5x102° atomes/cm3. Or, les inventeurs ont mis en évidence un lien entre la charge au claquage QBD (également désignée dans la terminologie anglo-saxonne par « Charge to BreakDown ») et la présence d'hydrogène à l'interface de collage et dans la couche diélectrique. La charge au claquage est une mesure réservée à l'heure actuelle au contrôle des oxydes de grille, qui sont fabriqués, pour des transistors MOS, par dépôt d'oxyde sur une structure SOI et/ou par oxydation thermique de la couche active du SOI. Contrairement à la fabrication de la structure SOI qui, comme décrit plus haut, met en oeuvre une étape de collage, la fabrication d'un oxyde de grille n'implique aucun collage. Pour un transistor MOS, la charge au claquage est représentative de la fiabilité de l'oxyde de grille. Cette grandeur est typiquement mesurée en forçant le passage de courant (ou en injectant des porteurs de charges) à travers l'oxyde de grille à tension constante.
A cet effet, on forme des capacités réparties à différents endroits de la structure SOI. De manière connue en elle-même, la formation d'une capacité sur une structure SOI comprend typiquement le dépôt d'une électrode de grille sur la couche active et la formation de tranchées autour de la grille pour isoler chaque capacité du reste de la structure. Lesdites tranchées sont donc formées à travers la couche diélectrique jusque dans le substrat 30 support. On forme également une électrode en face arrière du substrat support pour forcer le passage du courant à travers la couche diélectrique. La mesure de la charge au claquage étant électriquement destructive, la mesure est réalisée sur une structure SOI échantillon parmi un lot de fabrication.
On enregistre l'instant auquel la tension chute - ce qui correspond à un endommagement de l'oxyde - et, à partir du courant et dudit instant, on peut déterminer la charge totale de claquage de l'oxyde. La charge au claquage (exprimée en C/cm2) est définie par la relation : N BD(TOX QBD(TOX AOX / AOX) (v, T) la densité critique de défauts NBD étant définie par la relation : ( a° ln A0y 2,, ox3 exp N BD(TOX AOX) = a a 0 ox a0 où Aox est la surface d'oxyde (exprimée en cm2), Tox est l'épaisseur de l'oxyde (exprimée en nm), Ç est le taux de génération de défauts, qui dépend du champ électrique appliqué (grandeur sans unité), V est la tension aux bornes de l'oxyde et T l'instant de claquage. L'intensité du courant injecté est typiquement comprise entre 100 et 300 mA/cm2. Les inventeurs ont mesuré la charge au claquage QBD de la structure semi-conducteur sur isolant décrite plus haut, en l'appliquant non à un oxyde de grille mais à la couche diélectrique enterrée 2. Dans ces essais, on considère que la taille de la capacité créée sur la structure SOI est Aox = 6400 pm2 et Tox = 25 nm. Pour une structure SOI comprenant une couche de silicium de 12 nm d'épaisseur et une couche d'oxyde enterrée de 25 nm d'épaisseur, les inventeurs ont mesuré une charge au claquage QBD comprise entre 1 et 5 C/cm2, typiquement de l'ordre de 3 C/cm2. Une telle valeur de QBD est sensiblement inférieure à celle que l'on mesure habituellement sur un oxyde de grille. En effet, sur un oxyde thermique de 25 nm d'épaisseur constituant un oxyde de grille, les valeurs de QBD sont de l'ordre de 10 C/cm2, pouvant atteindre jusqu'à 20 C/cm2.
Cette différence peut s'expliquer par le fait que la fabrication de la structure SOI diffère de celle d'un oxyde de grille, notamment par le fait qu'elle implique une étape de collage. Des publications ont déjà élaboré des hypothèses permettant d'expliquer la dégradation de la charge au claquage QBD pour des oxydes de grille. On pourra se référer à cet égard aux articles de WK Meyer et DL Crook, Proc. Int.
Reliability Physics Symposium, p. 242 (1983) et de S. Holland, IC Chen, TP Ma et C. Hu, IEEE Electron Device Letters, 5, p. 302 (1984). Cependant, les problèmes de fiabilité de l'oxyde discutés dans ces articles sont spécifiques à la formation d'un oxyde de grille dans la technologie CMOS.
Les inventeurs ont par ailleurs vérifié que l'application à la structure Se01 d'un traitement thermique long, ayant pour effet d'éliminer l'hydrogène présent à l'interface de collage et dans la couche diélectrique, permet d'augmenter sensiblement la charge au claquage QBD de la couche diélectrique, jusqu'à atteindre un niveau comparable à celui obtenu pour les oxydes de grille. Un tel traitement thermique long peut être mis en oeuvre après les étapes de finition de la structure SOI (polissage, gravure, etc.) mais il pourrait également être réalisé consécutivement à la fracture et être suivi des étapes de finition mentionnées précédemment. Par « long » on entend dans le présent texte un traitement dont la durée est supérieure ou égale à 3 minutes, de préférence supérieure ou égale à 5 minutes, par opposition aux traitements RTA et RTP dont la durée est inférieure ou égale à 2 minutes. La figure 3 est un graphique présentant la valeur de la capacité QBD en fonction de la durée t du traitement thermique (exprimée en heures) et de la température T dudit traitement. Ce graphique met en évidence le fait qu'un traitement thermique à température élevée permet d'augmenter la valeur de QBD, le facteur prépondérant étant la température dudit traitement thermique. En effet, même si le traitement thermique ne dure que 5 minutes environ, mais est pratiqué à une température supérieure à 1100°C, on augmente la valeur de QBD d'un coefficient 3.
Par exemple, pour une structure SOI dont la couche de silicium présente une épaisseur de 12 nm et la couche d'oxyde présente une épaisseur de 25 nm, la valeur finale de QBD est de l'ordre de 8 C/cm2 pour un traitement de 2h à 1050°C, de l'ordre de 10 C/cm2 pour un traitement de 2h à 1100°C, et de l'ordre de 11 C/cm2 pour un traitement de 1h à 1200°C. Selon un autre exemple, pour une structure SOI dont la couche de silicium présente une épaisseur de 12 nm et la couche diélectrique une épaisseur de 10 nm, on mesure après un traitement thermique à 1200°C pendant 5 minutes une valeur finale de QBD jusqu'à 15 C/cm2. La figure 4 est un graphique illustrant l'évolution de la charge au claquage QBD en fonction de la température du traitement thermique, la durée dudit traitement étant égale à 2h.
Par ailleurs, le fait de prolonger le traitement thermique ne contribue pas à augmenter la valeur de QBp. Compte tenu de ce qui précède, le traitement thermique appliqué à la structure Se01 présente avantageusement une température comprise entre 1000 et 1250°C, de préférence de l'ordre de 1100°C, et une durée comprise entre 3 minutes et 100 heures, de manière préférée entre 5 minutes et 2 heures.
Ledit traitement thermique peut être mis en oeuvre dans tout dispositif adapté. Ainsi, le traitement thermique peut être mis en oeuvre dans un four, par exemple un four commercialisé par les sociétés Tokyo Electron (TEL), ASM International ou Hitachi Kokusai Electric.
De manière alternative, le traitement thermique peut être mis en oeuvre dans un dispositif de RTP dans lequel on prolonge le traitement thermique au-delà de la durée habituelle d'un traitement RTP L'atmosphère du traitement thermique comprend de préférence de l'argon, soit seul soit en mélange avec de l'azote.
Selon une forme d'exécution du procédé, la structure Se01 est protégée, soit par encapsulation soit par recouvrement de la surface de la couche semi-conductrice, par une couche protectrice permettant d'éviter la dissolution de l'oxyde de la couche diélectrique lorsque l'atmosphère est constituée d'argon ou le piquage (« pitting » de la couche semiconductrice lorsque l'atmosphère contient de l'azote.
Ladite couche protectrice est avantageusement une couche d'oxyde, formée par oxydation thermique ou par dépôt. Dans ce cas, l'atmosphère du traitement thermique n'a aucune fonction particulière sur le traitement de la structure. Par conséquent, une atmosphère même légèrement oxydante pourrait être envisagée.
La figure 5 présente le profil SIMS d'une structure similaire à celle dont le profil SIMS est donné à la figure 3, après l'application du traitement thermique long. En l'espèce, le traitement thermique était appliqué à 1100°C pendant 2 heures. La valeur de QBD mesurée après le traitement thermique est de 10 C/cm2,. Par ailleurs, la densité surfacique d'hydrogène est de l'ordre de 5x1013 atomes/cm2, c'est-à-dire environ 10 fois plus faible qu'avant le traitement thermique (la valeur de QBD mesurée préalablement au traitement thermique étant alors de 3 C/cm2). On observe également que la concentration en hydrogène est beaucoup plus homogène le long de la profondeur de la structure SOI. Notamment, on n'observe pas de pic de concentration à l'interface de collage I, ce qui montre que l'hydrogène qui avait été piégé dans les défauts d'interface et dans la couche d'oxyde a été éliminé grâce à un phénomène de diffusion. La mesure de la charge au claquage peut avantageusement être mise en oeuvre sur une structure de type semi-conducteur sur isolant avant ou après son traitement thermique.
Elle permet ainsi de choisir les conditions du traitement thermique (température, durée) à appliquer en vue d'atteindre un seuil donné pour l'ensemble des plaques issues du procédé de fabrication considéré, à l'issue dudit traitement thermique et du procédé de finition. Ledit seuil peut varier selon les applications de la structure Se01.
Ainsi, pour les mémoires Flash, une charge QBD de l'ordre de 10 C/cm2 est souhaitable. En revanche, pour d'autres applications, les exigences peuvent être moindres et une charge QBD inférieure à 10 C/cm2, par exemple de 2 à 4 C/cm2, peut être suffisante. Pour déterminer les paramètres du traitement thermique, on s'appuie avantageusement sur des courbes du type de celle illustrée à la figure 4.
Ainsi, si la charge QBD mesurée à l'issue de la finition de la structure Se01 présente une valeur de l'ordre de 1 ou 2 C/cm2, on met en oeuvre un traitement thermique à une température de préférence comprise entre 1150 et 1200°C et/ou pendant une durée comprise entre 1 et 2 heures en vue d'atteindre une charge QBD finale de 10 C/cm2. Si en revanche la charge QBD mesurée à l'issue de la finition de la structure Se01 présente une valeur de 4 ou 5 C/cm2, on met en oeuvre un traitement thermique à une température de préférence comprise entre 1100 et 1150°C et/ou pendant une durée comprise entre 5 minutes et 1 heure en vue d'atteindre une charge QBD finale de 10 C/cm2. La mesure de charge au claquage peut également être mise en place au cours d'un procédé de fabrication d'un lot de structure de type semi-conducteur sur isolant.
A cet effet, on prélève, après le traitement thermique long, une structure au sein du lot et l'on mesure sa charge au claquage, afin de contrôler qu'elle présente bien la valeur attendue, Si la charge QBD présente une valeur inférieure à la valeur attendue, cela peut signifier que les paramètres du procédé sont inappropriés et une analyse peut être conduite pour identifier les raisons de la défaillance et y remédier.
Claims (13)
- REVENDICATIONS1. Procédé de test d'une structure de type semi-conducteur sur isolant comprenant successivement de sa base vers sa surface un substrat support (3), une couche diélectrique (2) présentant une épaisseur inférieure à 50 nm et une couche semi-conductrice (12), ladite structure comprenant une interface de collage (I) entre le substrat support (3) et la couche diélectrique (2) ou entre la couche diélectrique (2) et la couche semi-conductrice (12) ou à l'intérieur de la couche diélectrique (2), caractérisé en ce qu'il comprend la mesure de la charge au claquage (QBD) de ladite couche diélectrique (2) et en ce que l'on déduit de ladite mesure une information relative à la concentration en hydrogène dans ladite couche (2) et/ou à l'interface de collage (I).
- 2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend, pour la mesure de la charge au claquage, la formation d'au moins une capacité sur la structure semi- conducteur sur isolant, la formation de ladite au moins une capacité comprenant le dépôt d'une électrode de grille sur la couche semi-conductrice et la formation de tranchées à travers la couche diélectrique autour de ladite grille, et en ce que la mesure de la charge au claquage est réalisée pour chaque capacité.
- 3. Méthode de détermination de la température et de la durée d'un traitement thermique à appliquer lors de la fabrication d'une structure de type semi-conducteur sur isolant comprenant successivement de sa base vers sa surface un substrat support (3), une couche diélectrique (2) présentant une épaisseur inférieure à 50 nm et une couche semiconductrice (12), ledit procédé de fabrication comprenant les étapes suivantes : (a) la fourniture d'un substrat donneur (1) comprenant ladite couche semi-conductrice (12), (b) la formation de la couche diélectrique (2) à la surface de ladite couche semiconductrice (12) du substrat donneur (1) et/ou à la surface du substrat support (3), (c) le collage du substrat donneur (1) sur le substrat support (3), la couche diélectrique (2) étant à l'interface de collage (I), (d) le transfert de la couche semi-conductrice (12) du substrat donneur (1) vers le substrat support (3), de sorte à former ladite structure semi-conducteur sur isolant, (e) l'application à ladite structure d'un traitement thermique à une température comprise entre 1000°C et 1250°C pendant une durée comprise entre 3 minutes et 100 heures, pourévacuer des atomes d'hydrogène de la couche diélectrique (2) et/ou de l'interface de collage (I), ladite méthode étant caractérisée en ce que l'on fabrique ladite structure selon les étapes (a) à (d), en ce que l'on met en oeuvre sur ladite structure le procédé de test selon l'une des revendications 1 ou 2 et en ce que l'on choisit la durée et la température du traitement thermique de l'étape (e) en fonction de la charge au claquage (QBD) mesurée, en vue d'obtenir à l'issue dudit traitement thermique une charge au claquage (QBD) supérieure ou égale à un seuil prédéterminé.
- 4. Procédé de fabrication d'un lot de structures de type semi-conducteur sur isolant, chaque structure comprenant successivement de sa base vers sa surface un substrat support (3), une couche diélectrique (2) présentant une épaisseur inférieure à 50 nm et une couche semi-conductrice (12), caractérisé en ce qu'il comprend les étapes suivantes : - la fourniture d'un substrat donneur (1) comprenant ladite couche semi-conductrice (12), - la formation de la couche diélectrique (2) à la surface de ladite couche semiconductrice (12) du substrat donneur (1) et/ou à la surface du substrat support (3), - le collage du substrat donneur (1) sur le substrat support (3), la couche diélectrique (2) étant à l'interface de collage (I), - le transfert de la couche semi-conductrice (12) du substrat donneur (1) vers le substrat support (3), de sorte à former ladite structure semi-conducteur sur isolant, - l'application à ladite structure d'un traitement thermique à une température comprise entre 1000°C et 1250°C pendant une durée comprise entre 3 minutes et 100 heures, pour évacuer des atomes d'hydrogène de la couche diélectrique (2) et/ou de l'interface de collage (I), - le prélèvement d'une structure au sein du lot et la mise en oeuvre sur ladite structure du procédé de test selon l'une des revendications 1 ou 2, pour contrôler que la charge au claquage (QBD) de ladite structure est supérieure ou égale à un seuil prédéterminé.
- 5. Procédé selon l'une des revendications 1 à 4, caractérisé en ce que l'épaisseur de la couche semi-conductrice (12) est comprise entre 1 et 30 nm.
- 6. Procédé selon l'une des revendications 1 à 5, caractérisé en ce que l'épaisseur de la couche diélectrique (2) est comprise entre 3 et 50 nm, de préférence entre 10 et 30 nm.35
- 7. Procédé selon l'une des revendications 1 à 6, caractérisé en ce que le matériau de la couche semi-conductrice (12) est choisi parmi le silicium, le silicium contraint (sSi), le silicium-germanium (SiGe), le silicium-germanium contraint (sSiGe), le germanium, le germanium contraint (sGe) et les semi-conducteurs du groupe III-V.
- 8. Procédé selon l'une des revendications 1 à 7, caractérisé en ce que la couche diélectrique (2) comprend une couche de dioxyde de silicium, une couche de dioxyde de silicium nitruré, une couche d'oxynitrure de silicium, et/ou un empilement de couches de dioxyde de silicium, de nitrure de silicium et/ou d'alumine.
- 9. Procédé selon l'une des revendications 1 à 8, caractérisé en ce que la température du traitement thermique est comprise entre 1050 et 1200°C.
- 10. Procédé selon l'une des revendications 1 à 9, caractérisé en ce que la durée du 15 traitement thermique est comprise entre 5 minutes et 2 heures.
- 11. Procédé selon l'une des revendications 1 à 10, caractérisé en ce que le traitement thermique est mis en oeuvre dans une atmosphère d'argon ou d'un mélange d'argon et d'azote. 20
- 12. Procédé selon l'une des revendications 1 à 11, caractérisé en ce qu'avant l'application du traitement thermique on forme une couche protectrice d'oxyde sur la structure semi-conducteur sur isolant. 25
- 13. Structure de type semi-conducteur sur isolant susceptible d'être fabriquée par le procédé selon l'une des revendications 4 à 12, caractérisée en ce qu'elle présente une charge au claquage (QBD) supérieure ou égale à 10 C/cm2. 10
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1251991A FR2987682B1 (fr) | 2012-03-05 | 2012-03-05 | Procede de test d'une structure semi-conducteur sur isolant et application dudit test pour la fabrication d'une telle structure |
| PCT/IB2013/000216 WO2013132301A1 (fr) | 2012-03-05 | 2013-02-18 | Procédé d'essai d'une structure de semi-conducteur sur isolant et application dudit essai à la fabrication d'une telle structure |
| SG10201606844PA SG10201606844PA (en) | 2012-03-05 | 2013-02-18 | Method of testing a semiconductor on insulator structure and application of said test to the fabrication of such a structure |
| US14/381,537 US9698063B2 (en) | 2012-03-05 | 2013-02-18 | Method of testing a semiconductor-on-insulator structure and application of said test to the fabrication of such a structure |
| KR1020147024970A KR102090175B1 (ko) | 2012-03-05 | 2013-02-18 | 반도체 온 절연체 구조를 테스트하는 방법 및 이러한 구조의 제조를 위한 그 테스트의 적용 |
| SG11201405030QA SG11201405030QA (en) | 2012-03-05 | 2013-02-18 | Method of testing a semiconductor on insulator structure and application of said test to the fabrication of such a structure |
| DE112013001289.8T DE112013001289T5 (de) | 2012-03-05 | 2013-02-18 | Verfahren zum Testen einer Halbleiter-auf-lsolator-Struktur und Anwenden des Tests auf das Herstellungsverfahren einer solchen Struktur |
| CN201380012990.4A CN104160494B (zh) | 2012-03-05 | 2013-02-18 | 测试绝缘体上半导体结构的方法和所述测试对于这样的结构的制造的应用 |
| JP2014560450A JP6163504B2 (ja) | 2012-03-05 | 2013-02-18 | セミコンダクタ・オン・インシュレータ構造物の検査方法、およびその検査方法のその構造物の製造への応用 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1251991A FR2987682B1 (fr) | 2012-03-05 | 2012-03-05 | Procede de test d'une structure semi-conducteur sur isolant et application dudit test pour la fabrication d'une telle structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2987682A1 true FR2987682A1 (fr) | 2013-09-06 |
| FR2987682B1 FR2987682B1 (fr) | 2014-11-21 |
Family
ID=48095924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR1251991A Active FR2987682B1 (fr) | 2012-03-05 | 2012-03-05 | Procede de test d'une structure semi-conducteur sur isolant et application dudit test pour la fabrication d'une telle structure |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US9698063B2 (fr) |
| JP (1) | JP6163504B2 (fr) |
| KR (1) | KR102090175B1 (fr) |
| CN (1) | CN104160494B (fr) |
| DE (1) | DE112013001289T5 (fr) |
| FR (1) | FR2987682B1 (fr) |
| SG (2) | SG11201405030QA (fr) |
| WO (1) | WO2013132301A1 (fr) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2999801B1 (fr) | 2012-12-14 | 2014-12-26 | Soitec Silicon On Insulator | Procede de fabrication d'une structure |
| US10784172B2 (en) * | 2017-12-29 | 2020-09-22 | Texas Instruments Incorporated | Testing solid state devices before completing manufacture |
| CN108519261B (zh) * | 2018-03-30 | 2020-04-28 | 西安交通大学 | 一种基于三明治结构的半导电材料介电性能测试方法 |
| CN112768367A (zh) * | 2021-02-04 | 2021-05-07 | 微龛(广州)半导体有限公司 | Soi晶圆键合质量检测方法及系统 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060148208A1 (en) * | 2003-01-14 | 2006-07-06 | Popov Vladimir P | Method for producing a silicon-on-insulator structure |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07321237A (ja) * | 1994-05-25 | 1995-12-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH11329997A (ja) * | 1998-05-15 | 1999-11-30 | Canon Inc | 貼り合わせ基材とその作製方法 |
| JP5068402B2 (ja) * | 2000-12-28 | 2012-11-07 | 公益財団法人国際科学振興財団 | 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法 |
| US6791156B2 (en) * | 2001-10-26 | 2004-09-14 | Denso Corporation | Semiconductor device and method for manufacturing it |
| JP2004063730A (ja) * | 2002-07-29 | 2004-02-26 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハの製造方法 |
| JP4869544B2 (ja) * | 2003-04-14 | 2012-02-08 | 株式会社Ｓｕｍｃｏ | Ｓｏｉ基板の製造方法 |
| JP2005223128A (ja) * | 2004-02-05 | 2005-08-18 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハの品質評価方法 |
| EP1835533B1 (fr) | 2006-03-14 | 2020-06-03 | Soitec | Méthode de fabrication de plaquettes composites et procédé de recyclage d'un substrat donneur usagé |
| FR2899380B1 (fr) | 2006-03-31 | 2008-08-29 | Soitec Sa | Procede de revelation de defauts cristallins dans un substrat massif. |
| JP2007311672A (ja) | 2006-05-22 | 2007-11-29 | Shin Etsu Handotai Co Ltd | Ｓｏｉ基板の製造方法 |
| JP5235333B2 (ja) * | 2006-05-26 | 2013-07-10 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2010062452A (ja) | 2008-09-05 | 2010-03-18 | Sumco Corp | 半導体基板の製造方法 |
| FR2957716B1 (fr) | 2010-03-18 | 2012-10-05 | Soitec Silicon On Insulator | Procede de finition d'un substrat de type semi-conducteur sur isolant |
| FR2977974B1 (fr) | 2011-07-13 | 2014-03-07 | Soitec Silicon On Insulator | Procede de mesure de defauts dans un substrat de silicium |
-
2012
- 2012-03-05 FR FR1251991A patent/FR2987682B1/fr active Active
-
2013
- 2013-02-18 JP JP2014560450A patent/JP6163504B2/ja active Active
- 2013-02-18 CN CN201380012990.4A patent/CN104160494B/zh active Active
- 2013-02-18 WO PCT/IB2013/000216 patent/WO2013132301A1/fr active Application Filing
- 2013-02-18 SG SG11201405030QA patent/SG11201405030QA/en unknown
- 2013-02-18 SG SG10201606844PA patent/SG10201606844PA/en unknown
- 2013-02-18 US US14/381,537 patent/US9698063B2/en active Active
- 2013-02-18 KR KR1020147024970A patent/KR102090175B1/ko active IP Right Grant
- 2013-02-18 DE DE112013001289.8T patent/DE112013001289T5/de active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060148208A1 (en) * | 2003-01-14 | 2006-07-06 | Popov Vladimir P | Method for producing a silicon-on-insulator structure |
Non-Patent Citations (5)
| Title |
|---|
| ANNAMALAI N K ET AL: "Gamma radiation effects on breakdown of bond and etch back SOI capacitors", FIRST INTERNATIONAL SYMPOSIUM ON SEMICONDUCTOR WAFER BONDING: SCIENCE, TECHNOLOGY AND APPLICATIONS 13-18 OCT. 1991 PHOENIX, AZ, USA,, 1 January 1992 (1992-01-01), pages 331 - 338, XP009163349, ISBN: 1-56677-008-4 * |
| ANTONOVA I V ET AL: "Electrical conductivity of silicon-on-insulator structures prepared by bonding silicon wafers to a substrate using hydrogen implantation", SEMICONDUCTORS, AMERICAN INSTITUTE OF PHYSICS. NEW YORK, US, vol. 34, no. 9, 1 September 2000 (2000-09-01), pages 1054 - 1057, XP009131678, ISSN: 1063-7826, DOI: 10.1134/1.1309421 * |
| JIN-HO SEO: "Charge-to-Breakdown Characteristics of Thin Gate Oxide and Buried Oxide on SIMOX SOI Wafers", JOURNAL OF THE ELECTROCHEMICAL SOCIETY, vol. 144, no. 1, 1 January 1997 (1997-01-01), pages 375, XP055039668, ISSN: 0013-4651, DOI: 10.1149/1.1837413 * |
| RAI-CHOUDHURY P ET AL: "SOI material properties determined by electrical characterization", MICROELECTRONIC ENGINEERING, ELSEVIER PUBLISHERS BV., AMSTERDAM, NL, vol. 19, no. 1-4, 1 September 1992 (1992-09-01), pages 827 - 832, XP024473026, ISSN: 0167-9317, [retrieved on 19920901], DOI: 10.1016/0167-9317(92)90554-5 * |
| TAKASHI ISHIGAKI ET AL: "Effects of Device Structure and Back Biasing on HCI and NBTI in Silicon-on-Thin-BOX (SOTB) CMOSFET", IEEE TRANSACTIONS ON ELECTRON DEVICES, IEEE SERVICE CENTER, PISACATAWAY, NJ, US, vol. 58, no. 4, 1 April 2011 (2011-04-01), pages 1197 - 1204, XP011363779, ISSN: 0018-9383, DOI: 10.1109/TED.2011.2107520 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015513802A (ja) | 2015-05-14 |
| SG11201405030QA (en) | 2014-10-30 |
| DE112013001289T5 (de) | 2014-12-24 |
| KR20140142699A (ko) | 2014-12-12 |
| JP6163504B2 (ja) | 2017-07-12 |
| US9698063B2 (en) | 2017-07-04 |
| SG10201606844PA (en) | 2016-10-28 |
| US20150014822A1 (en) | 2015-01-15 |
| KR102090175B1 (ko) | 2020-03-17 |
| CN104160494B (zh) | 2017-05-24 |
| FR2987682B1 (fr) | 2014-11-21 |
| WO2013132301A1 (fr) | 2013-09-12 |
| CN104160494A (zh) | 2014-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2892230A1 (fr) | Traitement d'une couche de germamium | |
| FR2973158A1 (fr) | Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences | |
| FR2867310A1 (fr) | Technique d'amelioration de la qualite d'une couche mince prelevee | |
| FR2896619A1 (fr) | Procede de fabrication d'un substrat composite a proprietes electriques ameliorees | |
| EP1879220A2 (fr) | Procédé de collage hydrophobe direct de deux substrats utilisés en électronique, optique ou opto-électronique. | |
| FR2880988A1 (fr) | TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE | |
| EP2507827A1 (fr) | Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante | |
| FR2896618A1 (fr) | Procede de fabrication d'un substrat composite | |
| FR2980916A1 (fr) | Procede de fabrication d'une structure de type silicium sur isolant | |
| EP3847693B1 (fr) | Procede de fabrication d'un dispositif cfet | |
| FR2978603A1 (fr) | Procede de transfert d'une couche semi-conductrice monocristalline sur un substrat support | |
| EP2822028B1 (fr) | Procédé d'activation électrique d'espèces dopantes dans un film de GaN | |
| FR3078436A1 (fr) | Circuit integre comprenant un substrat equipe d'une region riche en pieges, et procede de fabrication | |
| FR2987682A1 (fr) | Procede de test d'une structure semi-conducteur sur isolant et application dudit test pour la fabrication d'une telle structure | |
| FR2912258A1 (fr) | "procede de fabrication d'un substrat du type silicium sur isolant" | |
| WO2005013318A2 (fr) | Procede d’obtention d’une couche mince de qualite accrue par co-implantation et recuit thermique | |
| EP4030467B1 (fr) | Procédé de collage direct hydrophile de substrats | |
| FR2987935A1 (fr) | Procede d'amincissement de la couche active de silicium d'un substrat du type "silicium sur isolant" (soi). | |
| EP2701185B1 (fr) | PROCÉDÉ DE TRANSFERT D'UN FILM D'InP | |
| EP1839332A2 (fr) | Formation et traitement d'une structure en sige | |
| FR3106236A1 (fr) | Procédé de fabrication d’un capteur d’image | |
| FR3120983A1 (fr) | Substrat de type semi-conducteur sur isolant pour un transistor à effet de champ à capacité négative | |
| FR3110282A1 (fr) | Procédé de fabrication d’un substrat semi-conducteur sur isolant pour applications radiofréquences | |
| FR3091000A1 (fr) | Procede de fabrication d’un substrat pour un capteur d’image de type face avant | |
| FR3027451A1 (fr) | Substrat et procede de fabrication d'un substrat |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PLFP | Fee payment |
Year of fee payment: 5 |
|
| PLFP | Fee payment |
Year of fee payment: 6 |
|
| PLFP | Fee payment |
Year of fee payment: 7 |
|
| PLFP | Fee payment |
Year of fee payment: 9 |
|
| PLFP | Fee payment |
Year of fee payment: 10 |
|
| PLFP | Fee payment |
Year of fee payment: 11 |
|
| PLFP | Fee payment |
Year of fee payment: 12 |
|
| PLFP | Fee payment |
Year of fee payment: 13 |