FR2980916A1 - Procede de fabrication d'une structure de type silicium sur isolant - Google Patents

Procede de fabrication d'une structure de type silicium sur isolant Download PDF

Info

Publication number
FR2980916A1
FR2980916A1 FR1158898A FR1158898A FR2980916A1 FR 2980916 A1 FR2980916 A1 FR 2980916A1 FR 1158898 A FR1158898 A FR 1158898A FR 1158898 A FR1158898 A FR 1158898A FR 2980916 A1 FR2980916 A1 FR 2980916A1
Authority
FR
France
Prior art keywords
bonding
equal
silicon
oxide layer
less
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1158898A
Other languages
English (en)
Other versions
FR2980916B1 (fr
Inventor
Carole David
Sebastien Kerdiles
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Priority to FR1158898A priority Critical patent/FR2980916B1/fr
Priority to SG2012061990A priority patent/SG188721A1/en
Priority to TW101131054A priority patent/TWI567825B/zh
Priority to CN201210322180.6A priority patent/CN103035562B/zh
Priority to JP2012205652A priority patent/JP6139081B2/ja
Priority to US13/629,093 priority patent/US9230848B2/en
Priority to KR1020120109037A priority patent/KR101970221B1/ko
Priority to EP12187002.6A priority patent/EP2579303B1/fr
Publication of FR2980916A1 publication Critical patent/FR2980916A1/fr
Application granted granted Critical
Publication of FR2980916B1 publication Critical patent/FR2980916B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

L'invention concerne un procédé de fabrication d'une structure de type silicium sur isolant comprenant les étapes suivantes : (a) la fourniture d'un substrat donneur (31) et d'un substrat support (1), l'un seulement desdits substrats étant recouvert d'une couche d'oxyde (2), (b) la formation dans le substrat donneur (31) d'une zone de fragilisation (32), (c) l'activation plasma de ladite couche d'oxyde (2), (d) le collage du substrat donneur (31) sur le substrat support (1) sous un vide partiel, (e) un recuit de consolidation à une température inférieure ou égale à 350°C, conduisant à la fracture du substrat donneur (31) selon la zone de fragilisation (32), (f) un traitement thermique à une température supérieure à 900°C ; le passage de la température de l'étape (e) à celle de l'étape (f) étant réalisé avec une rampe supérieure à 10°C/s.

Description

PROCEDE DE FABRICATION D'UNE STRUCTURE DE TYPE SILICIUM SUR ISOLANT DOMAINE DE L'INVENTION La présente invention concerne une structure de type silicium sur isolant comprenant une couche de silicium, une couche d'oxyde enterrée dont l'épaisseur est inférieure ou égale à 25 nm et un substrat support, ainsi qu'un procédé de fabrication d'une telle structure.
ARRIERE PLAN DE L'INVENTION Les structures de type silicium sur isolant (SOI, acronyme du terme anglo-saxon « Silicon On Insulator ») sont fréquemment employées dans des applications CMOS. De telles structures comprennent, de leur surface utile vers leur base, une couche mince de silicium ; une couche enterrée en un matériau diélectrique qui est typiquement un oxyde, par exemple du SiO2, généralement désignée par l'acronyme BOX du terme anglo- saxon « Buried OXide » ; et un substrat support. Les épaisseurs de la couche mince de silicium et de la couche d'oxyde peuvent varier selon les applications visées. Notamment, la réduction de l'épaisseur de la couche mince de silicium jusqu'à une épaisseur inférieure ou égale à 50 nm voire inférieure à 20 nm et en particulier de l'ordre de 12 nm permet d'obtenir des structures dites FDSOI (acronyme du terme anglo-saxon « Fully Depleted SOI ») qui ont l'avantage de présenter des fluctuations de fonctionnement nettement réduites et des performances considérablement améliorées par rapport aux structures dites PDSOI (acronyme du terme anglo-saxon « Partially Depleted SOI ») dans lesquelles l'épaisseur de la couche mince de silicium est de l'ordre de 70 à 90 nm, à savoir : faible puissance dynamique, faible courant de fuite, densité élevée de transistors. Parmi ces structures, une gamme dite « UTBOX » (acronyme du terme anglo-saxon Ultra-Thin Buried OXide ») présentant une couche d'oxyde enterrée ultrafine est très prometteuse car l'extrême finesse de cette couche électriquement isolante permet l'application d'une tension par la face arrière de la structure (i.e. par la face opposée à la couche mince de silicium) et par conséquent un contrôle plus précis du fonctionnement du dispositif. Par « ultrafine » on entend une épaisseur inférieure ou égale à 50 nm. Pour les structures présentant une couche d'oxyde enterrée comprise entre 205 et 50 nm, les procédés de fabrication sont à l'heure actuelle assez bien maîtrisés et il est possible de réaliser de telles structures avec un niveau de défectivité compatible avec la fabrication ultérieure de composants. En revanche, la fabrication de structures UTBOX avec une couche d'oxyde enterrée présentant une épaisseur inférieure à 25 nm, et particulièrement inférieure ou égale à 15 nm, se heurte actuellement à un niveau de défectivité plus difficilement compatible avec les besoins exprimés des fabricants de composants. Plus précisément, cette défectivité est due à un phénomène de bullage ou de cloquage (ou « blistering » selon la terminologie anglo-saxonne) qui se produit à l'interface de collage située entre la couche mince de silicium et le support mécanique, dans le cas d'un substrat SOI fabriqué selon le procédé Smart CutTM La figure 1 présente l'évolution de la défectivité en fonction de l'épaisseur du BOX exprimée en nm. La défectivité présentée sur ce graphe est définie comme le nombre de bulles comptées à la surface d'une structure SOI directement après transfert de la couche mince de silicium. Dans le cas des structures dont le BOX présente une épaisseur inférieure à 15 nm (zone hachurée), le bullage est tellement massif qu'il est impossible de dénombrer les bulles. Les figures 2A à 2D illustrent les principales étapes d'un premier procédé de fabrication connu d'une telle structure mettant en oeuvre le procédé Smart CutTM En référence à la figure 2A, on forme une couche d'oxyde 2 à la surface d'un substrat donneur 31 à partir duquel on va prélever la couche mince de silicium. On forme, par exemple par implantation d'espèces atomiques (schématisée par les flèches sur la figure 2B) à travers la couche d'oxyde 2, une zone de fragilisation 32 à une profondeur correspondant à l'épaisseur de la couche mince 3 à prélever.
En référence à la figure 2C, on effectue un collage hydrophile par adhésion moléculaire entre le substrat donneur 31 (par l'intermédiaire de la couche d'oxyde 2) et le substrat receveur 1. Cette étape de collage est suivie d'un recuit de consolidation destiné à renforcer l'énergie de collage.
On provoque ensuite la fracture du substrat donneur 31 selon la zone de fragilisation 32 au moyen d'un apport d'énergie qui est par exemple de nature thermique. En général, le recuit de consolidation est réalisé à basse température (i.e. comprise entre 200 et 550°C) et permet dans une même étape de renforcer l'interface de collage et d'induire la fracture du substrat donneur.
Après le détachement du reliquat du substrat donneur, on obtient la structure silicium sur isolant (figure 2D) à laquelle on applique des traitements usuels de finition (recuit de type RTA (acronyme du terme anglo-saxon « Rapid Thermal Annealing »), oxydation sacrificielle,...) destinés entre autres à lisser la surface de la couche mince semi-conductrice et à guérir les défauts liés à l'implantation. La température du ou des traitements RTA est typiquement supérieure à 900°C. Lors du collage des deux substrats, les molécules d'eau présentes à l'interface contribuent au collage des surfaces. Cependant, lors du recuit de consolidation, les molécules d'eau diffusent à travers la couche d'oxyde 2 et surtout à travers la couche fine d'oxyde natif à la surface du substrat receveur 1, et réagissent avec le silicium de la couche semi-conductrice 3 et surtout du substrat receveur 1 selon une réaction d'oxydation : 2 H2O + Si SiO2 + 2 H2 Cette réaction produit donc des molécules de dihydrogène, qui sont piégées dans la couche d'oxyde enterrée qui joue ainsi le rôle de réservoir à dihydrogène. Cependant, dans le cas d'une couche d'oxyde ultrafine, l'épaisseur est insuffisante pour stocker toutes les molécules de dihydrogène. La couche d'oxyde enterrée devient donc saturée et n'arrive plus à absorber les molécules de dihydrogène. Le trop plein s'accumule à l'interface de collage et devient générateur de défauts. En effet, dès que la température à laquelle est soumise la structure collée dépasse environ 300°C, le dihydrogène met sous pression les défauts présents à l'interface de collage, ce qui se traduit par la formation de bulles. Ce phénomène est décrit dans les articles « A model of interface defect formation in silicon wafer bonding », S.Vincent et al., Applied Physics Letters 94, 101914 (2009) et « Study of the formation, evolution, and dissolution of interfacial defects in silicon wafer bonding », S. Vincent et al., Journal of Applied Physics 107, 093513 (2010) En effectuant un recuit entre 300°C et 400°C, on arrive à limiter la génération de dihydrogène et de ce fait à éviter le phénomène de bullage.
Ainsi, à l'issue de la fracture, on arrive à obtenir une structure présentant une défectivité très faible. Il reste cependant à consolider définitivement l'interface de collage et finir le substrat SOI sans permettre l'apparition des bulles lors des étapes de finition. A partir de 900°C, le dihydrogène est soluble dans le silicium.
Après la fracture, l'objectif est donc d'arriver à monter suffisamment vite à 900°C (température au-delà de laquelle se produit une exo-diffusion du dihydrogène dans le silicium) afin de figer la structure et ainsi éviter la génération de défauts à l'interface de collage.
Pourtant , à l'issue du traitement RTA conventionnel, on observe sur la structure des microbulles qui, bien que présentant une taille bien inférieure à celle observée à l'issue du procédé connu décrit en référence aux figures 2A à 2D, rendent l'utilisation des structures impossible pour les applications visées. Cela traduit le fait que la montée en température lors du RTA n'a pas été suffisamment rapide pour figer la structure et éviter le phénomène de bullage. Il reste donc nécessaire de définir un procédé permettant d'éviter la formation de bulles dans le cas des structures dont le BOX présente une épaisseur inférieure ou égale à 15 nm, et en particulier inférieure ou égale à 10 nm. Pour éviter la formation de H2, le document WO 2010/049496 propose un second procédé dont les étapes sont schématisées aux figures 3A à 3E. En référence à la figure 3A, on forme une couche d'oxyde 21 à la surface du substrat donneur 31. On forme, par exemple par implantation d'espèces atomiques (schématisée par les flèches sur la figure 3B) à travers la couche d'oxyde 21, une zone de fragilisation 32 à une profondeur correspondant à l'épaisseur de la couche mince 3 à prélever. En référence à la figure 3C, on forme une couche d'oxyde 22 à la surface du substrat receveur 1. On effectue ensuite un collage (oxyde/oxyde) par adhésion moléculaire du substrat donneur 31 sur le substrat receveur 1, les couches d'oxyde 21, 22 étant à l'interface et constituant ensemble la couche d'oxyde enterré 2 du SOI. Après cette étape de collage, on provoque la fracture du substrat donneur. Ce procédé donne de bons résultats en termes de défectivité dans la mesure où la réaction de génération de H2 est limitée par la présence des deux couches d'oxyde enterrées qui se font face et qui forment une barrière de diffusion aux molécules d'eau.
En effet, celles-ci ne pouvant atteindre l'interface oxyde/silicium, la réaction d'oxydation du silicium ne peut avoir lieu et la génération de molécules de H2 s'en trouve évitée. Cependant le collage des substrats par l'intermédiaire de leurs couches d'oxyde respectives 21, 22 présente l'inconvénient que l'interface de collage n'est pas complètement fermée, c'est-à-dire que, lorsque l'on observe la structure au microscope à transmission électronique après les recuits de finition (RTA à 1200°C pendant 30 secondes), on discerne encore l'interface entre les deux couches (schématisée par la trace 23 sur la figure 3E). Or, cette interface non complètement fermée est susceptible de créer des problèmes électriques qui pourraient perturber le fonctionnement des dispositifs électroniques formés dans ou sur la structure. Pour effectuer un collage présentant une interface fermée, la demanderesse cherche à effectuer un collage oxyde-sur-silicium, c'est-à-dire en ne formant la couche d'oxyde destinée à former le BOX que sur l'un des deux substrats et en laissant, sur la surface libre de l'autre substrat, le silicium.
Pour un tel collage et en vue de faciliter la fermeture de l'interface de collage, il est connu d'effectuer une activation par plasma de la surface de l'oxyde, destinée à augmenter l'énergie de collage. Cependant, une telle activation a pour effet d'augmenter la quantité d'eau présente à l'interface et risque donc d'amplifier encore le phénomène de bullage que l'on cherche à éviter. Un but de l'invention est donc de définir un procédé de fabrication d'une structure de type silicium sur isolant présentant une couche d'oxyde enterrée dont l'épaisseur est inférieure ou égale à 25 nm, et en particulier inférieure ou égale à 10 nm, permettant d'éviter ou tout au moins de minimiser la formation de bulles ou cloques dues à l'hydrogène.
Plus précisément, ledit procédé doit comprendre un collage oxyde-sur-silicium afin d'obtenir une interface de collage complètement fermée, sans nécessiter de traitement thermique excessif de la structure. Par ailleurs, ledit procédé doit être industrialisable sur les lignes de production de structures SOI existantes.
Un autre but de l'invention est de procurer une structure de type silicium sur isolant comprenant une couche d'oxyde enterrée d'épaisseur inférieure ou égale à 25 nm, et en particulier inférieure ou égale à 10 nm, et présentant une très faible défectivité de type « bulles ».
BREVE DESCRIPTION DE L'INVENTION Conformément à l'invention, il est proposé un procédé de fabrication d'une structure de type silicium sur isolant comprenant une couche de silicium, une couche d'oxyde enterrée dont l'épaisseur est inférieure ou égale à 25 nm et un substrat support, ledit procédé étant caractérisé en ce qu'il comprend les étapes suivantes : (a) la fourniture d'un substrat donneur comprenant ladite couche de silicium et dudit substrat support, l'un seulement desdits substrats étant recouvert de ladite couche d'oxyde, (b) la formation dans le substrat donneur d'une zone de fragilisation délimitant la couche de silicium, (c) l'activation plasma de ladite couche d'oxyde, (d) le collage du substrat donneur sur le substrat support, la couche d'oxyde étant à l'interface de collage, ledit collage étant mis en oeuvre sous un vide partiel, (e) la mise en oeuvre d'un recuit de consolidation du collage à une température inférieure ou égale à 350°C, ledit recuit conduisant à la fracture du substrat donneur le long de la zone de fragilisation, (f) l'application à la structure silicium sur isolant d'un traitement thermique de guérison de défauts à une température supérieure à 900°C ; le passage de la température de l'étape (e) de fracture à la température de l'étape (f) de guérison des défauts étant réalisé avec une rampe supérieure à 10°C/s. Par « oxyde » on entend dans le présent texte du dioxyde de silicium (SiO2). Par « vide partiel » on entend que l'étape de collage est mise en oeuvre dans une enceinte dans laquelle la pression est inférieure à la pression atmosphérique, et dans une atmosphère non humide, c'est-à-dire dont la quantité d'eau est inférieure à 100 ppm.
Selon l'invention, le vide partiel de l'étape de collage est compris entre 0,1 et 100 mbar, de préférence entre 0,5 et 10 mbar, de manière encore préférée de 1 mbar. De manière particulièrement avantageuse, l'étape de consolidation du collage est réalisée par un recuit à une température constante comprise entre 300 et 350°C pendant une durée comprise entre 5 et 15 heures.
Eventuellement, on peut appliquer une énergie mécanique additionnelle pour fracturer le substrat donneur pendant ou après le recuit de collage. Dans l'étape (c) d'activation de la couche d'oxyde, on met de préférence en oeuvre un plasma d'oxygène. Par ailleurs, l'épaisseur de la couche de silicium, juste après le transfert de couche mince par le procédé Smart CutTM, est avantageusement inférieure ou égale à 600 nm, de préférence comprise entre 270 et 510 nm, de préférence égale à 330 nm. Selon une forme d'exécution préférée de l'invention, l'épaisseur de la couche d'oxyde est inférieure ou égale à 15 nm. La formation de la zone de fragilisation comprend de préférence l'implantation d'espèces atomiques dans le substrat donneur.
Un autre objet de l'invention concerne une structure de type silicium sur isolant, comprenant une couche de silicium, une couche d'oxyde enterrée dont l'épaisseur est inférieure ou égale à 25 nm et un substrat support, ladite structure étant caractérisée en ce qu'elle présente une défectivité en termes d'amas de défauts inférieure ou égale à 60.
Selon un mode de réalisation préféré de l'invention, ladite structure se présente sous la forme d'une plaquette de 300 mm de diamètre. L'épaisseur de la couche de silicium après finition du substrat SOI est avantageusement inférieure ou égale à 50 nm, et préférentiellement inférieure ou égale à 20 nm, et encore plus préférentiellement égale à 12 nm.
BREVE DESCRIPTION DES DESSINS D'autres caractéristiques et avantages de l'invention ressortiront de la description détaillée qui va suivre, en référence aux dessins annexés sur lesquels : - la figure 1 est un graphe illustrant l'évolution de la défectivité en fonction de l'épaisseur du BOX dans une structure de type silicium sur isolant, - les figures 2A à 2D illustrent les différentes étapes d'un premier procédé connu de fabrication d'une structure SOI, - les figures 3A à 3E illustrent les différentes étapes d'un second procédé connu de fabrication d'une structure SOI, - les figures 4A à 4E illustrent les différentes étapes du procédé de fabrication d'une structure SOI selon l'invention, - la figure 5A est un histogramme présentant l'énergie de collage en fonction de la pression lors du collage des substrats, - la figure 5B est un graphe illustrant l'optimisation de la pression du collage sous vide partiel vis-à-vis de la défectivité post-fracture. Pour faciliter la compréhension des figures, certaines couches très minces ont été grossies et les figures ne respectent donc pas les proportions des différentes couches. DESCRIPTION DETAILLEE DE L'INVENTION On va maintenant décrire la fabrication d'une structure de type silicium sur isolant présentant une couche d'oxyde enterrée d'épaisseur inférieure ou égale à 25 nm. Pour former une telle structure, on fournit un substrat donneur à partir duquel doit être prélevée une couche de silicium destinée à former la couche ultrafine du SOI.
Dans la mesure où la couche ultrafine finale résulte d'un amincissement de la couche transférée après la fracture, l'épaisseur de la couche de silicium prélevée dans le substrat donneur est sensiblement supérieure à l'épaisseur de la couche finale de silicium du SOI. Ainsi, pour former une couche ultrafine de silicium dans le SOI, c'est-à-dire présentant une épaisseur inférieure ou égale à 50 nm, on prélève dans le substrat donneur une couche de silicium présentant une épaisseur inférieure ou égale à 600 nm. Le substrat donneur peut être un substrat massif de silicium monocristallin. De manière alternative, le substrat donneur peut être un substrat composite, c'est-à-dire constitué d'un empilement de couches de différents matériaux, dont la couche superficielle comprend la couche de silicium monocristallin à prélever. En référence à la figure 4A, on forme à la surface du substrat donneur 31 une couche d'oxyde 2. Ladite couche d'oxyde 2 est destinée à constituer la couche d'oxyde enterrée du SOI. On forme donc ladite couche d'oxyde sur une épaisseur inférieure ou égale à 25 nm, de préférence inférieure ou égale à 15 nm. A cet effet, une première possibilité est de procéder à une oxydation thermique de la surface du substrat donneur 31. De manière alternative, on peut procéder à un dépôt, par exemple par une technique de dépôt chimique en phase vapeur (CVD, acronyme du terme anglo-saxon « Chemical Vapour Deposition »). De manière alternative, on pourrait former ladite couche d'oxyde 2 sur le substrat receveur, en laissant exposé le silicium à la surface du substrat donneur. Cependant, il est préféré de former la couche d'oxyde 2 à la surface du substrat donneur 31, notamment lorsque l'on forme la zone de fragilisation par implantation d'espèces atomiques. En effet, l'implantation est alors réalisée à travers la couche d'oxyde 2. On forme dans le substrat donneur une zone de fragilisation délimitant la couche de silicium à transférer. Sur la figure 4B est schématisée la formation de la zone de fragilisation 32 par une implantation d'espèces atomiques, par exemple de l'hydrogène et/ou de l'hélium, dans le substrat donneur 31. L'énergie d'implantation est choisie de sorte à former la zone de fragilisation 32 à une profondeur correspondant sensiblement à l'épaisseur souhaitée pour la couche 3 à transférer, c'est-à-dire une épaisseur inférieure ou égale à 600 nm, de préférence une épaisseur comprise entre 210 et 570 nm et de manière encore préférée une épaisseur d'environ 330 nm.
Cependant, la formation de la zone de fragilisation n'est pas limitée à un procédé d'implantation. Elle peut également être mise en oeuvre par toute technique d'introduction d'espèces atomiques dans le substrat donneur à la profondeur désirée, par exemple par une technique de diffusion. En référence à la figure 4C, on procède au collage par adhésion moléculaire du substrat donneur 31 sur un substrat receveur 1, la couche d'oxyde 2 étant à l'interface. Le substrat receveur 1 est typiquement un substrat de silicium éventuellement recouvert d'un oxyde natif.
On procède ainsi à un collage oxyde (du substrat donneur) sur silicium (du substrat receveur). De manière alternative, comme indiqué plus haut, si le substrat donneur n'était pas recouvert de la couche d'oxyde 2 mais avait sa surface de silicium exposée, on formerait la couche d'oxyde sur le substrat receveur 1 et on procèderait également à un collage oxyde (du substrat receveur) sur silicium (du substrat donneur). En procédant à un tel collage, on s'affranchit, par opposition au cas d'un collage oxyde sur oxyde tel que mentionné en introduction, du risque d'obtenir une interface non complètement fermée. Préalablement à la mise en contact des substrats, on procède à un traitement plasma de la couche d'oxyde 2 située à la surface du substrat donneur 31. De manière préférée, ledit plasma est un plasma d'02, mais un plasma à base d'oxygène, d'argon, d'azote et/ou d'hélium peut également être employé. Ledit traitement plasma a pour effet d'activer la surface de la couche d'oxyde et d'augmenter l'énergie de collage.
L'étape de mise en contact des substrats en vue de leur collage est réalisée sous un vide partiel, généralement à température ambiante. A cet effet, on place donc les substrats à coller dans une enceinte 100 à l'intérieur de laquelle on peut appliquer une dépression. La demanderesse a en effet identifié que la réalisation du collage sous un vide partiel, et non à pression atmosphérique, permettait de diminuer sensiblement la formation de bulles. De préférence, ledit vide partiel est réalisé à une pression absolue comprise entre 0,1 et 100 mbar, de manière préférée entre 0,5 et 10 mbar. De manière encore plus avantageuse, la demanderesse a mis en évidence qu'un vide partiel réalisé à une pression absolue de 1 mbar permet de minimiser la présence d'eau à l'interface de collage sans nuire à la qualité du collage, c'est-à-dire en préservant une énergie de collage suffisante pour permettre un transfert complet de la couche et éviter ainsi de générer des zones non transférées dans le SOI. Dans un SOI, les zones non transférées (ZNT) sont des trous dans la couche mince de silicium, dus à l'absence de transfert du silicium sur le substrat receveur. Ces défauts sont généralement dus à une énergie de collage insuffisante entre la couche transférée et le substrat receveur. Par conséquent, tout en diminuant l'eau à l'interface, il convient de veiller à préserver une énergie de collage suffisante entre les substrats. En outre, l'atmosphère de l'enceinte 100 est non humide, c'est-à-dire dont la quantité d'eau est inférieure à 100 ppm. Cette très faible humidité et le vide partiel compensent l'apport de molécules d'eau par le traitement plasma. On peut ainsi minimiser la quantité d'eau à l'interface de collage (sans éliminer totalement les molécules d'eau, car le collage ne pourrait avoir lieu en l'absence d'eau), tout en procurant, grâce au traitement plasma, une énergie de collage suffisamment forte pour éviter de générer des zones non transférées. La figure 5A illustre l'énergie de collage E (exprimée en mJ/m2) selon différentes valeurs de pression P appliquées dans l'enceinte 100 lors du collage. Cet histogramme a été tracé grâce à des essais de collage, sous différentes pressions, effectués entre un substrat donneur présentant une couche d'oxyde de 10 nm d'épaisseur et ayant subi ou non une activation par plasma 02, et un substrat receveur de silicium. Pour chaque paire de données, la colonne de gauche correspond au cas où le collage a été réalisé sans traitement plasma préalable des substrats, tandis que la colonne de droite correspond au cas où le collage a été précédé d'un traitement plasma 02 de la couche d'oxyde recouvrant le substrat donneur. On observe que lorsque l'on effectue le collage sous vide partiel, l'énergie de collage est plus faible que lorsque l'on effectue le collage à pression atmosphérique (1013 mbar). Cependant, l'énergie de collage varie peu entre 1 et 100 mbar et reste à une valeur satisfaisante lorsqu'un traitement plasma a été appliqué au substrat donneur. Dans ces conditions, le collage sous vide partiel ne conduit pas à la formation de ZNT. En revanche, en l'absence de traitement plasma, l'énergie de collage est trop faible et donne lieu à une augmentation significative des zones non transférées. La figure 5B illustre l'évolution de la défectivité post-fracture D (en termes de nombre de bulles et de zones non transférées) en fonction de la pression P appliquée dans l'enceinte 100 lors du collage des substrats.
Cette courbe a été tracée grâce à des essais de collage, sous différentes pressions, effectués entre un substrat donneur présentant une couche d'oxyde de 10 nm d'épaisseur et ayant subi une activation par plasma 02, et un substrat receveur de silicium. A l'issue de la fracture du substrat donneur, les bulles et les zones non transférées ont été comptées au moyen d'un contrôle visuel. On observe sur cette courbe que la plage de pression la plus favorable (en termes de défectivité post-fracture) est comprise entre 0,1 et 100 mbar. Une pression de l'ordre de 1 mbar est optimale pour minimiser la présence d'eau tout en minimisant la défectivité ; en outre, la figure 5A permet de vérifier qu'une pression aussi faible n'est pas pénalisante en termes d'énergie de collage et donc en termes de défauts de type ZNT. On en déduit donc que, pour obtenir un compromis satisfaisant entre les défauts de type bulles d'une part et les défauts de type ZNT d'autre part, il est nécessaire à la fois de procéder au collage sous un vide partiel compris entre 0,1 et 100 mbar, de préférence de l'ordre de 1 mbar, et d'activer préalablement la surface du substrat donneur au moyen d'un traitement plasma. Après avoir mis en contact les substrats 1 et 31, on procède à un traitement thermique de consolidation qui a également pour effet d'amorcer la fracture du substrat donneur 31 selon la zone de fragilisation 32.
A cet effet, on utilise un équipement (four) différent de l'équipement de collage. Selon l'invention, ce traitement thermique consiste en un recuit conduit à une température inférieure ou égale à 350°C, à pression atmosphérique. De manière particulièrement avantageuse, la fracture s'amorce sur un palier de température constant compris entre 300 et 350°C.
La température du recuit ne doit pas être trop basse (par exemple inférieure à 250°C), car elle ne permettrait pas de procurer une consolidation suffisante du collage et conduirait donc à la formation de zones non transférées. La durée dudit recuit est de quelques heures, de préférence de 5 à 15 heures. Au cours de ce recuit, la fracture du substrat donneur 31 selon la zone de fragilisation 32 s'amorce. Si nécessaire, on peut assister ou provoquer la fracture par un apport d'une autre énergie, par exemple en appliquant une énergie mécanique additionnelle. Ainsi, par exemple, on peut insérer une lame au niveau de la zone de fragilisation 32.
Comme on le verra en détail plus bas, l'application d'un tel recuit de consolidation à basse température, combiné au collage sous vide partiel, permet de diminuer de manière inattendue le phénomène de bullage sur le SOI final. En référence à la figure 4D, on obtient, à l'issue de la fracture, la structure formée du substrat receveur 1, de la couche d'oxyde 2 et de la couche transférée 3. Pour former le SOI final (illustré à la figure 4E), on procède à différents traitements de finition de la couche mince de silicium. A l'issue de ces traitements, la couche finale 3' est sensiblement plus fine que la couche 3 qui a été transférée.
Par ailleurs, on effectue un traitement RTA pour guérir les défauts de la couche 3'. Ledit traitement est typiquement réalisé à une température supérieure à 900°C, par exemple de l'ordre de 1200°C. Pour éviter la formation de bulles dans le SOI final, il est important d'atteindre très rapidement la température du traitement RTA.
On considère ainsi qu'il est nécessaire de passer de la température du recuit de consolidation et de fracture à la température du traitement RTA selon une rampe d'au moins 10°C par seconde. En effet, une montée en température aussi rapide permet de figer la structure et éviter la formation de bulles.
Ce traitement peut être effectué dans une enceinte munie de lampe infra rouge, permettant d'atteindre la température plateau de traitement en un temps très faible. Il peut s'agir par exemple d'un équipement de type four, ou d'un bâti d'épitaxie. Une fois une température d'environ 900°C atteinte, le risque de bullage est supprimé car il se produit, à partir de cette température, une exo-diffusion du dihydrogène.
La durée du traitement RTA est typiquement de l'ordre de quelques secondes à quelques minutes, par exemple entre 30 secondes et 15 minutes. Après ce traitement, on peut revenir à la température ambiante selon une rampe décroissante quelconque ; l'hydrogène ayant diffusé hors de l'interface de collage, il n'est plus susceptible de générer des bulles.
L'influence de la couche transférée 3 a également pu être mise en évidence par la demanderesse. Des essais comparatifs ont été réalisés avec des zones de fragilisation 32 à 275, 330 et 510 nm. Plus la profondeur de la zone de fragilisation est élevée, moins l'on observe de bulles à l'issue de la fracture.
Cependant, plus la profondeur de la zone de fragilisation est proche de ces bornes, plus l'on observe des micro-bulles à l'issue du traitement RTA. L'épaisseur optimale de la zone de fragilisation semble se situer autour de 330 nm. Par ailleurs, il est important de noter que la combinaison du collage sous vide partiel et du recuit de consolidation à basse température procure des améliorations inattendues en termes de bullage. En effet, la demanderesse a constaté qu'en mettant en oeuvre, dans le procédé Smart CutTM connu, soit le collage sous vide partiel, soit le recuit de consolidation à basse température, elle ne parvenait pas à diminuer suffisamment le bullage.
Le tableau ci-dessous met en évidence l'effet de synergie de ces deux traitements, par comparaison à un procédé Smart CutTM connu et un procédé Smart CutTM dans lequel seul l'un de ces traitements est mis en oeuvre. Ce tableau présente, à différentes étapes du procédé de fabrication d'un SOI, le nombre de bulles mesurées en contrôle visuel et/ou par un équipement de type SP2 de KLA 15 Tencor. Dans tous les cas, le SOI est réalisé à partir d'un substrat donneur de silicium, recouvert d'une couche d'oxyde de 25 nm et implanté pour former une zone de fragilisation à une profondeur de 330 nm, et d'un substrat receveur de silicium. 20 Procédé Smart CutTM Smart CutTM Smart CutTM Smart CutTM avec Etape connu avec collage avec recuit à collage sous 1 sous vide partiel (1 mbar) basse température (300°C) mbar et recuit à 300°C (mode de réalisation de l'invention) Après fracture Plusieurs Quelques Pas ou très Pas ou très peu de (en contrôle centaines de dizaines de peu de défauts défauts visuels visuel) défauts visuels défauts visuels visuels (pas (pas de bulles) (essentiellement (bulles et ZNT) de bulles) des bulles) Après RTA - - Microbullage Pas de bullage (en SP2 et étendu en visible, ni en contrôle visuel) contrôle visuel contrôle visuel, ni en SP2 Après oxydationsacrificielle (en SP2) - - - Pas de bullage visible SOI final (en SP2) - - - AC < 60 Interface fermée Ces données montrent que pour le procédé Smart CutTM connu, le bullage est déjà très élevé dès la fracture. Les mesures de bullage n'ont donc pas été poursuivies dans les étapes ultérieures de la fabrication de ce SOI.
Pour le procédé dans lequel on a effectué un collage sous 1 mbar, on observe une diminution significative du bullage après la fracture. Cependant, ce niveau de bullage reste trop élevé et les mesures de bullage n'ont donc pas été poursuivies dans les étapes ultérieures de la fabrication de ce SOI. Pour le procédé dans lequel le collage a été effectué, de manière connue, à pression atmosphérique, mais qui a été suivi d'un recuit de consolidation et de fracture à 300°C (ou moins), le bullage n'a pas eu lieu. Cependant, à l'issue du traitement RTA, on observe un micro-bullage visible à l'oeil nu sur sensiblement toute la surface du SOI. Par « micro-bullage » on entend des bulles de petites dimensions, présentes en grande densité.
Bien que de petites dimensions, ces bulles ne sont pas acceptables pour un SOI aussi fin et les mesures de bullage n'ont donc pas été poursuivies dans les étapes ultérieures de la fabrication de ce SOI. Par conséquent, appliqués indépendamment l'un de l'autre, le collage sous vide partiel et le recuit de consolidation et de fracture diminuent le phénomène de bullage post-fracture, mais les défauts apparaissent lors des étapes ultérieures, notamment le traitement RTA de guérison des défauts. En d'autres termes, appliqués indépendamment l'un de l'autre, le collage sous vide partiel et le recuit de consolidation et de fracture semblent simplement différer le phénomène de bullage mais ne permettent pas de le supprimer.
En revanche, la combinaison de ces deux traitements permet, à l'issue de l'ensemble du procédé de fabrication du SOI, d'obtenir un niveau de bullage satisfaisant. L'étape d'oxydation sacrificielle réalisée après le traitement RTA permet notamment d'amincir la couche utile du SOI.
Sur le SOI final, la défectivité est mesurée en termes d'amas de défauts (ou « clusters »). Le résultat de la mesure est dénommé « area count » (AC) selon la terminologie anglo-saxonne employée dans ce domaine. On utilise à cet effet un équipement SP2 de KLA Tencor.
On pourra à cet égard se référer au document FR 2 911 429 qui décrit un procédé et un système de détection des amas de défauts. La mise en oeuvre du procédé selon l'invention permet d'obtenir un SOI dont la défectivité en termes d'amas de défauts est inférieure ou égale à 60.10

Claims (11)

  1. REVENDICATIONS1. Procédé de fabrication d'une structure de type silicium sur isolant comprenant une couche (3) de silicium, une couche d'oxyde (2) enterrée dont l'épaisseur est inférieure ou égale à 25 nm et un substrat support (1), ledit procédé étant caractérisé en ce qu'il comprend les étapes suivantes : (a) la fourniture d'un substrat donneur (31) comprenant ladite couche (3) de silicium et dudit substrat support (1), l'un seulement desdits substrats (31, 1) étant recouvert de ladite couche d'oxyde (2), (b) la formation dans le substrat donneur (31) d'une zone de fragilisation (32) délimitant la couche de silicium (3), (c) l'activation plasma de ladite couche d'oxyde (2), (d) le collage du substrat donneur (31) sur le substrat support (1), la couche d'oxyde (2) étant à l'interface de collage, ledit collage étant mis en oeuvre sous un vide partiel, (e) la mise en oeuvre d'un recuit de consolidation du collage à une température inférieure ou égale à 350°C, ledit recuit conduisant à la fracture du substrat donneur (31) le long de la zone de fragilisation (32), (f) l'application à la structure silicium sur isolant (3, 2, 1) d'un traitement thermique de guérison de défauts à une température supérieure à 900°C ; le passage de la température de l'étape (e) de fracture à la température de l'étape (f) de guérison des défauts étant réalisé avec une rampe supérieure à 10°C/s.
  2. 2. Procédé selon la revendication 1, caractérisé en ce que le vide partiel de l'étape de collage est compris entre 0,1 et 100 mbar, de préférence entre 0,5 et 10 mbar, de manière encore préférée de 1 mbar.
  3. 3. Procédé selon l'une des revendications 1 ou 2, caractérisé en ce que l'étape de consolidation du collage est réalisée par un recuit à une température constante comprise entre 300 et 350°C pendant une durée comprise entre 5 et 15 heures.
  4. 4. Procédé selon l'une des revendications 1 à 3, caractérisé en ce que pour fracturer le substrat donneur (31) on applique une énergie mécanique additionnelle.35
  5. 5. Procédé selon l'une des revendications 1 à 4, caractérisé en ce que dans l'étape (c) d'activation de la couche d'oxyde (2) on met en oeuvre un plasma d'oxygène.
  6. 6. Procédé selon l'une des revendications 1 à 5, caractérisé en ce que l'épaisseur de la couche de silicium (3) est inférieure ou égale à 600 nm, de préférence comprise entre 270 et 510 nm, de préférence égale à 330 nm.
  7. 7. Procédé selon l'une des revendications 1 à 6, caractérisé en ce que l'épaisseur de la couche d'oxyde (2) est inférieure ou égale à 15 nm.
  8. 8. Procédé selon l'une des revendications 1 à 7, caractérisé en ce que la formation de la zone de fragilisation (32) comprend l'implantation d'espèces atomiques dans le substrat donneur (31).
  9. 9. Structure de type silicium sur isolant susceptible d'être obtenue par le procédé selon l'une des revendications 1 à 8, comprenant une couche de silicium (3'), une couche d'oxyde enterrée (2) dont l'épaisseur est inférieure ou égale à 25 nm et un substrat support (1), caractérisée en ce qu'elle présente une défectivité en termes d'amas de défauts inférieure ou égale à 60.
  10. 10. Structure selon la revendication 9, caractérisée en ce qu'elle se présente sous la forme d'une plaquette de 300 mm de diamètre.
  11. 11. Structure selon l'une des revendications 9 ou 10, caractérisée en ce que l'épaisseur de la couche de silicium (3') est inférieure ou égale à 50 nm, et préférentiellement inférieure ou égale à 20 nm, et encore plus préférentiellement égale à 12 nm.30
FR1158898A 2011-10-03 2011-10-03 Procede de fabrication d'une structure de type silicium sur isolant Active FR2980916B1 (fr)

Priority Applications (8)

Application Number Priority Date Filing Date Title
FR1158898A FR2980916B1 (fr) 2011-10-03 2011-10-03 Procede de fabrication d'une structure de type silicium sur isolant
SG2012061990A SG188721A1 (en) 2011-10-03 2012-08-22 Process for fabricating a silicon-on-insulator structure
TW101131054A TWI567825B (zh) 2011-10-03 2012-08-27 製造絕緣體上矽結構之方法
CN201210322180.6A CN103035562B (zh) 2011-10-03 2012-09-03 制造绝缘体上硅结构的工艺
JP2012205652A JP6139081B2 (ja) 2011-10-03 2012-09-19 シリコンオンインシュレーター構造体の製造方法
US13/629,093 US9230848B2 (en) 2011-10-03 2012-09-27 Process for fabricating a silicon-on-insulator structure
KR1020120109037A KR101970221B1 (ko) 2011-10-03 2012-09-28 실리콘-온-절연체 구조 제조 방법
EP12187002.6A EP2579303B1 (fr) 2011-10-03 2012-10-02 Procédé de fabrication d'une structure de silicium sur isolant

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR1158898A FR2980916B1 (fr) 2011-10-03 2011-10-03 Procede de fabrication d'une structure de type silicium sur isolant

Publications (2)

Publication Number Publication Date
FR2980916A1 true FR2980916A1 (fr) 2013-04-05
FR2980916B1 FR2980916B1 (fr) 2014-03-28

Family

ID=46888970

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1158898A Active FR2980916B1 (fr) 2011-10-03 2011-10-03 Procede de fabrication d'une structure de type silicium sur isolant

Country Status (8)

Country Link
US (1) US9230848B2 (fr)
EP (1) EP2579303B1 (fr)
JP (1) JP6139081B2 (fr)
KR (1) KR101970221B1 (fr)
CN (1) CN103035562B (fr)
FR (1) FR2980916B1 (fr)
SG (1) SG188721A1 (fr)
TW (1) TWI567825B (fr)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3099291A1 (fr) 2019-07-23 2021-01-29 Soitec procédé de préparation d’une couche mince, incluant une séquence d’étapes pour ameliorer l’uniformité d’epaisseur de ladite couche mince

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010029299B4 (de) † 2010-05-26 2023-06-29 Robert Bosch Gmbh Verfahren zum Betreiben eines Systems, System, Steuerung und Computergrogrammprodukt
EP3447789B1 (fr) 2011-01-25 2021-04-14 EV Group E. Thallner GmbH Procédé d'assemblage permanent de wafers
SG193903A1 (en) * 2011-04-08 2013-11-29 Ev Group E Thallner Gmbh Method for permanent bonding of wafers
SG192180A1 (en) * 2011-04-08 2013-08-30 Ev Group E Thallner Gmbh Method for permanent bonding of wafer
FR2993095B1 (fr) * 2012-07-03 2014-08-08 Commissariat Energie Atomique Detachement d’une couche autoportee de silicium <100>
FR2995136B1 (fr) * 2012-09-04 2015-06-26 Soitec Silicon On Insulator Pseudo-substrat avec efficacite amelioree d'utilisation d'un materiau monocristallin
FR3012258A1 (fr) * 2013-10-23 2015-04-24 St Microelectronics Crolles 2 Procede de realisation de transistors nmos et pmos sur un substrat du type soi, en particulier fdsoi, et circuit integre correspondant
WO2016081367A1 (fr) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited Substrat de silicium sur isolant de grande résistivité comprenant une couche de piégeage de charge formée par co-implantation he-n2
EP4170705A3 (fr) 2014-11-18 2023-10-18 GlobalWafers Co., Ltd. Tranche semi-conductrice sur isolant à haute résistivité et procédé de fabrication
FR3029352B1 (fr) * 2014-11-27 2017-01-06 Soitec Silicon On Insulator Procede d'assemblage de deux substrats
EP3266038B1 (fr) 2015-03-03 2019-09-25 GlobalWafers Co., Ltd. Procédé pour déposer des films de silicium polycristallin de piégeage de charge sur des substrats de silicium avec une contrainte de film pouvant être maîtrisée
EP3304586B1 (fr) 2015-06-01 2020-10-07 GlobalWafers Co., Ltd. Procédé de fabrication de silicium-germanium sur isolant
JP6749394B2 (ja) 2015-11-20 2020-09-02 グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． 滑らかな半導体表面の製造方法
WO2017155808A1 (fr) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Structure de semi-conducteur sur isolant contenant une couche de nitrure de plasma et son procédé de fabrication
WO2017155804A1 (fr) * 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Procédé de fabrication d'une structure de semi-conducteur sur isolant au moyen d'un traitement de liaison sous pression
WO2017155806A1 (fr) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Structure de semi-conducteur sur isolant contenant une couche d'oxyde de plasma et son procédé de fabrication
SG10202106913TA (en) 2016-06-08 2021-08-30 Globalwafers Co Ltd High resistivity single crystal silicon ingot and wafer having improved mechanical strength
US10269617B2 (en) 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
FR3057705B1 (fr) * 2016-10-13 2019-04-12 Soitec Procede de dissolution d'un oxyde enterre dans une plaquette de silicium sur isolant
FR3079659B1 (fr) * 2018-03-29 2020-03-13 Soitec Procede de fabrication d'un substrat donneur pour la realisation d'une structure integree en trois dimensions et procede de fabrication d'une telle structure integree
KR102463727B1 (ko) 2018-06-08 2022-11-07 글로벌웨이퍼스 씨오., 엘티디. 얇은 실리콘 층의 전사 방법
CN112735964B (zh) * 2020-12-23 2023-12-22 武汉新芯集成电路制造有限公司 晶圆表面缺陷检测及表面修复方法
CN113421849B (zh) * 2021-06-09 2023-01-03 中环领先半导体材料有限公司 一种带绝缘埋层的硅衬底的制备工艺

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050014346A1 (en) * 2001-11-29 2005-01-20 Kiyoshi Mitani Production method for soi wafer
FR2867307A1 (fr) * 2004-03-05 2005-09-09 Soitec Silicon On Insulator Traitement thermique apres detachement smart-cut
EP1811560A1 (fr) * 2006-01-23 2007-07-25 S.O.I.TEC. Silicon on Insulator Technologies S.A. Procédé de fabrication d'un substrat composite à propriétés électriques améliorées
EP1818976A1 (fr) * 2006-02-14 2007-08-15 S.O.I.Tec Silicon on Insulator Technologies Procédé de transfert d'une couche mince formée dans un substrat présentant des amas de lacunes
EP2352164A1 (fr) * 2008-11-12 2011-08-03 Shin-Etsu Chemical Co., Ltd. Procédé de fabrication d un substrat soi

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2811807B1 (fr) * 2000-07-12 2003-07-04 Commissariat Energie Atomique Procede de decoupage d'un bloc de materiau et de formation d'un film mince
DE10124030A1 (de) * 2001-05-16 2002-11-21 Atmel Germany Gmbh Verfahren zur Herstellung eines Silizium-Wafers
FR2867310B1 (fr) 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
FR2911429B1 (fr) 2007-01-11 2009-04-17 Soitec Silicon On Insulator "procede et systeme de detection d'amas de defauts a la surface d'un substrat"
JP5303883B2 (ja) * 2007-09-04 2013-10-02 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造装置及び製造方法
US20100022070A1 (en) * 2008-07-22 2010-01-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
FR2938119B1 (fr) * 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de detachement de couches semi-conductrices a basse temperature
FR2938118B1 (fr) 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de fabrication d'un empilement de couches minces semi-conductrices
JP5493343B2 (ja) * 2008-12-04 2014-05-14 信越半導体株式会社 貼り合わせウェーハの製造方法
EP2200077B1 (fr) * 2008-12-22 2012-12-05 Soitec Procédé pour la liaison de deux substrats
KR20120032487A (ko) * 2009-06-24 2012-04-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 재생 처리 및 ｓｏｉ 기판의 제작 방법
JP5643509B2 (ja) * 2009-12-28 2014-12-17 信越化学工業株式会社 応力を低減したｓｏｓ基板の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050014346A1 (en) * 2001-11-29 2005-01-20 Kiyoshi Mitani Production method for soi wafer
FR2867307A1 (fr) * 2004-03-05 2005-09-09 Soitec Silicon On Insulator Traitement thermique apres detachement smart-cut
EP1811560A1 (fr) * 2006-01-23 2007-07-25 S.O.I.TEC. Silicon on Insulator Technologies S.A. Procédé de fabrication d'un substrat composite à propriétés électriques améliorées
EP1818976A1 (fr) * 2006-02-14 2007-08-15 S.O.I.Tec Silicon on Insulator Technologies Procédé de transfert d'une couche mince formée dans un substrat présentant des amas de lacunes
EP2352164A1 (fr) * 2008-11-12 2011-08-03 Shin-Etsu Chemical Co., Ltd. Procédé de fabrication d un substrat soi

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3099291A1 (fr) 2019-07-23 2021-01-29 Soitec procédé de préparation d’une couche mince, incluant une séquence d’étapes pour ameliorer l’uniformité d’epaisseur de ladite couche mince

Also Published As

Publication number Publication date
JP2013080917A (ja) 2013-05-02
SG188721A1 (en) 2013-04-30
KR20130036155A (ko) 2013-04-11
TWI567825B (zh) 2017-01-21
CN103035562B (zh) 2016-12-21
CN103035562A (zh) 2013-04-10
FR2980916B1 (fr) 2014-03-28
JP6139081B2 (ja) 2017-05-31
EP2579303A1 (fr) 2013-04-10
KR101970221B1 (ko) 2019-08-13
EP2579303B1 (fr) 2014-12-03
US9230848B2 (en) 2016-01-05
TW201316412A (zh) 2013-04-16
US20130207244A1 (en) 2013-08-15

Similar Documents

Publication Publication Date Title
FR2980916A1 (fr) Procede de fabrication d&#39;une structure de type silicium sur isolant
EP1359615B1 (fr) Procédé de décollement de couches de matériau
EP2304787B1 (fr) Traitement de surface par plasma d&#39;azote dans un procédé de collage direct
EP1208593A1 (fr) Procede de traitement de substrats pour la micro-electronique et substrats obtenus par ce procede
FR2884966A1 (fr) Procede de collage de deux tranches realisees dans des materiaux choisis parmi les materiaux semiconducteurs
WO2001093325A1 (fr) Substrat fragilise et procede de fabrication d&#39;un tel substrat
FR2978604A1 (fr) Procede de guerison de defauts dans une couche semi-conductrice
EP2705529B1 (fr) Procede de formation d&#39;une fracture dans un materiau
EP1879220A2 (fr) Procédé de collage hydrophobe direct de deux substrats utilisés en électronique, optique ou opto-électronique.
FR2899594A1 (fr) Procede d&#39;assemblage de substrats avec traitements thermiques a basses temperatures
WO2008031980A1 (fr) Procede de transfert d&#39;une couche a haute temperature
FR2933534A1 (fr) Procede de fabrication d&#39;une structure comprenant une couche de germanium sur un substrat
EP1922752A1 (fr) Procede de report d&#39;une couche mince sur un support
EP1407483A1 (fr) Procede d&#39;amelioration de l&#39;etat de surface d&#39;une plaquette semiconductrice
EP1435111A1 (fr) Procede de fabrication de couches minces contenant des microcomposants
FR2912259A1 (fr) Procede de fabrication d&#39;un substrat du type &#34;silicium sur isolant&#34;.
EP2586055A1 (fr) Procede de transfert d&#39;une couche mince de silicium monocristallin
FR2938118A1 (fr) Procede de fabrication d&#39;un empilement de couches minces semi-conductrices
FR2990054A1 (fr) Procede de collage dans une atmosphere de gaz presentant un coefficient de joule-thomson negatif.
FR2912258A1 (fr) &#34;procede de fabrication d&#39;un substrat du type silicium sur isolant&#34;
WO2005013318A2 (fr) Procede d’obtention d’une couche mince de qualite accrue par co-implantation et recuit thermique
WO2014060817A1 (fr) Procédé de collage par adhésion moléculaire
FR2977073A1 (fr) Procede de transfert d&#39;une couche de semi-conducteur, et substrat comprenant une structure de confinement
FR2987682A1 (fr) Procede de test d&#39;une structure semi-conducteur sur isolant et application dudit test pour la fabrication d&#39;une telle structure
FR3106235A1 (fr) Procede d’assemblage de deux substrats semi-conducteurs

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 6

PLFP Fee payment

Year of fee payment: 7

PLFP Fee payment

Year of fee payment: 8

PLFP Fee payment

Year of fee payment: 9

PLFP Fee payment

Year of fee payment: 10

PLFP Fee payment

Year of fee payment: 11

PLFP Fee payment

Year of fee payment: 12

PLFP Fee payment

Year of fee payment: 13