TWI567825B - 製造絕緣體上矽結構之方法 - Google Patents

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Description

製造絕緣體上矽結構之方法
本發明係關於包含矽層、厚度為25 nm或更小之包埋氧化物層及支撐基板之絕緣體上矽結構，且係關於製造該結構之方法。
絕緣層上矽(SOI)結構經常用於CMOS應用中。
該等結構自其有用表面至其底部側包含：薄矽層；由通常為氧化物(例如SiO2)之介電材料製得之包埋層，對於包埋氧化物而言通常由首字母縮略詞BOX表示；以及支撐基板。
薄矽層及氧化物層之厚度可端視預期應用而變化。
具體而言，將薄矽層之厚度減小至50 nm或更小、甚至20 nm或更小之厚度，且尤其可減小至約12 nm以容許獲得稱為FDSOI(完全空乏SOI)之結構，該等結構之優點在於顯著降低操作不穩定性及相對於稱為PDSOI(部分空乏SOI)之結構有相當大之改良性能，其中薄矽層之厚度為約70nm至90 nm，即：低動態功率、低洩露電流、高電晶體密度。
在該等結構中，具有超薄包埋氧化物層之UTBOX(UTBOX代表超薄包埋氧化物)結構尤其頗具前景，此乃因此電絕緣層之極薄厚度使得可將電壓施加至該結構之背側(即至與薄矽層相對之側)，且因此可精確控制裝置之操作。
術語「超薄」應理解為意指厚度為50 nm或更小。
目前，具有厚度介於25 nm與50 nm之間之包埋氧化物層之結構之製造方法已經充分表徵，且可以與隨後組件製造相容之缺陷率水準生產該等結構。
然而目前，具有厚度為25 nm或更小、且尤其為15 nm或更小之包埋氧化物層之UTBOX結構僅可以與組件製造商之要求不易相容之缺陷率水準來製造。
更精確地，在使用Smart CutTM方法製造之SOI基板之情形下，此缺陷率應歸因於在位於薄矽層與機械支撐之間之接合界面處所觀察到之鼓泡或起泡效應。
圖1展示隨以nm表示之BOX層厚度改變之缺陷率變化。
此圖中所展示之缺陷率係將薄矽層轉移之後即刻在SOI結構之表面上所計數氣泡之數目。
在BOX層之厚度低於15 nm(陰影區)之結構之情形下，鼓泡太廣泛以致於不能對氣泡進行計數。
圖2A至圖2D圖解說明採用Smart CutTM方法製造此一結構之第一已知方法之主要步驟。
參照圖2A，氧化物層2係於施體基板31之表面上形成，薄矽層係自該施體基板轉移。
薄弱區32係藉由(例如)植入原子物質(由圖2B中之箭頭表示)穿過氧化物層2在對應於欲轉移之薄層3之厚度之深度形成。
參照圖2C，施體基板31(藉助氧化物層2)及受體基板1係藉由分子黏著以親水方式接合。
在此接合步驟之後，進行意欲增加接合強度之接合增強退火。
接下來，供應能量(例如熱能)，從而使施體基板31在薄弱區32中裂開。
一般而言，接合增強退火係在低溫下(即在介於200℃與550℃之間之溫度下)實施，且其容許增強接合界面且在同一步驟中引發施體基板裂開。
在施體基板之未轉移部分已脫離之後，獲得絕緣體上矽結構(圖2D)，向該絕緣體上矽結構施加習用之精整處理(快速熱退火(RTA)、犧牲性氧化等)，該等處理尤其意欲使薄半導體層之表面平滑且修復植入相關缺陷。
一或多種RTA處理通常係在高於900℃之溫度下實施。
在接合兩個基板之步驟中，界面處所存在之水分子有助於表面之接合。
然而，在接合增強退火期間，水分子擴散穿過氧化物層2，且尤其穿過受體基板1之表面上之薄天然氧化物層，並與半導體層3之矽反應，且尤其與受體基板1之矽反應，反應係以下氧化反應：2 H2O+Si → SiO2+2 H2
此反應因此產生氫氣分子，該等氫氣分子陷獲於包埋氧化物層中，包埋氧化物層由此起氫氣儲存器之作用。
然而，在超薄氧化物層之情形下，層厚度不足以儲存所有氫氣分子。
包埋氧化物層因此變得飽和且不可再吸收氫氣分子。過 量部分在接合界面處積聚，其在此處產生缺陷。
此乃因接合結構之溫度一超過約300℃，氫氣即會使存於接合界面處之缺陷經受壓力，從而形成氣泡。
此效應闡述於以下文章中：「A model of interface defect formation in silicon wafer bonding」，S.Vincent等人，Applied Physics Letters，94，101914，(2009)；及「Study of the formation,evolution,and dissolution of interfacial defects in silicon wafer bonding」，S.Vincent等人，Journal of Applied Physics，107，093513，(2010)。
藉由在介於300℃與400℃之間之溫度下實施退火，限制氫氣之產生且由此防止鼓泡效應。
由此在裂開之後獲得具有極低之缺陷率之結構。
然而，接合界面仍需充分增強且SOI基板仍需最後加工，且不容許在精整步驟中出現氣泡。
在900℃及更高之溫度下，氫氣可溶於矽中。
在裂開之後，目標因此係足夠快速地將溫度增加至900℃(高於該溫度，氫將自矽排氣)以固定該結構且由此防止在接合界面處產生缺陷。
然而，在習用RTA處理之後，觀察到在結構中形成微泡，且儘管該等氣泡遠小於彼等於參照圖2A至圖2D所闡述之已知方法之後所觀察到者，但其使得不能使用該等結構用於預期應用。
此係以下事實之結果：在RTA期間未足夠快速地增加溫度來固定結構且防止鼓泡效應。
因此仍需要研發在BOX層之厚度為15 nm或更小且具體而言其厚度為10 nm或更小之結構之情形下防止氣泡形成之方法。
為防止H2形成，文件WO 2010/049496闡述第二方法，其步驟表示於圖3A至圖3E中。
參照圖3A，氧化物層21係於施體基板31之表面上形成。
薄弱區32係藉由穿過氧化物層21(例如)植入原子物質(由圖3B中之箭頭表示)而在對應於欲轉移之薄層3之厚度的深度形成。
參照圖3C，氧化物層22係於受體基板1之表面上形成。
接下來，使用分子黏著(氧化物/氧化物)接合來將施體基板31接合至受體基板1，氧化物層21、22位於界面處且一起形成SOI基板之包埋氧化物層2。
在此接合步驟之後，使施體基板裂開。
只要產H2反應受形成水分子擴散之障礙之兩個面對包埋氧化物層之存在限制，此方法關於缺陷率即會達成良好結果。
具體而言，該等分子不可到達氧化物/矽界面，不可發生矽氧化反應且由此防止H2分子產生。
然而，藉助其各自之氧化物層21、22之接合基板具有接合界面不完全閉合之缺陷，即在精整退火(在1200℃下RTA 30秒)之後使用穿透式電子顯微鏡觀察結構時，兩層之間之界面(由圖3E中之虛點線23表示)仍可見。
此非完全閉合界面易產生可干擾形成於結構中或其上之 電子裝置之操作之電問題。
為產生具有閉合界面之接合，申請者已研發氧化物-至-矽接合方法，即意欲形成BOX層之氧化物層僅於兩個基板中之一者上形成而使矽留於另一基板之自由表面上之方法。
為產生此一接合，且以閉合接合界面為目的，已知可電漿活化氧化物表面，電漿活化意欲增加接合強度。
然而，此一活化增加存於界面處之水量且因此有進一步放大期望防止之鼓泡效應之風險。
因此，本發明之一個目的係定義製造具有厚度為25 nm或更小且具體而言為10 nm或更小之包埋氧化物層之絕緣體上矽結構之方法，其可防止因氫而形成氣泡或起泡或至少使其最小化。
更精確地，該方法必須包含氧化物-至-矽接合以無需過多加熱結構即可獲得完全閉合之接合界面。
另外，該方法必須可在現有SOI結構生產線上產業化。
本發明之另一目的係提供絕緣體上矽結構，其包含厚度為25 nm或更小、且尤其10 nm或更小之包埋氧化物層且具有極低「氣泡」缺陷率。
根據本發明，提供製造包含矽層、厚度小於或等於25 nm之包埋氧化物層及支撐基板之絕緣體上矽結構之方法，該方法之特徵在於其包含以下步驟：(a)提供包含該矽層及該支撐基板之施體基板，該等基板 中僅一者經該氧化物層覆蓋；(b)在施體基板中形成界定矽層之薄弱區；(c)電漿活化該氧化物層；(d)將施體基板接合至支撐基板，氧化物層位於接合界面處，該接合係在部分真空中實施；(e)在350℃或更低之溫度下實施接合增強退火，該退火使施體基板沿薄弱區裂開；及(f)對絕緣體上矽結構施加熱處理以在高於900℃之溫度下修復缺陷-自步驟(e)之裂開溫度至步驟(f)之缺陷修復溫度之轉變係以高於10℃/s之上升速率來達成。
術語「氧化物」在本文中應理解為意指二氧化矽(SiO2)。
表達「部分真空」應理解為意指接合步驟係在壓力低於大氣壓之室中且在無水份氣氛(即含有小於100 ppm水之氣氛)中實施。
根據本發明，接合步驟採用介於0.1毫巴與100毫巴之間、較佳介於0.5毫巴與10毫巴之間且甚至更佳1毫巴之部分真空。
對於接合增強步驟之退火而言，尤其有利的係在介於300℃與350℃之間之恆定溫度下退火介於5小時與15小時之間之時長。
視情況，可施加其他機械能以在接合退火期間或之後使施體基板裂開。
較佳在活化氧化物層之步驟(c)中採用氧電漿。
另外，於藉由Smart CutTM方法轉移薄層之後即刻之矽層之厚度有利地係600 nm或更小且較佳介於270 nm與510 nm之間，較佳等於330 nm。
根據本發明之較佳實施方案，氧化物層之厚度係15 nm或更小。
薄弱區之形成較佳包含將原子物質植入施體基板中。
本發明之另一目標係關於包含矽層、厚度為25 nm或更小之包埋氧化物層及支撐基板之絕緣體上矽結構，該結構之特徵在於關於缺陷團簇之結構之缺陷率係60或更少。
根據本發明之較佳實施例，該結構係300 mm直徑晶圓。
於SOI基板精整後，矽層之厚度有利地係50 nm或更小，且較佳係20 nm或更小，且甚至更佳係12 nm。
為使得易於瞭解各圖，某些極薄之層已加以擴大，且各圖中之各層因此未按比例繪製。
自參照附圖所給之以下詳盡說明，將明瞭本發明之其他特徵及優點。
現將闡述具有厚度為25 nm或更小之包埋氧化物層之絕緣體上矽結構之製造。
為形成此一結構，提供必須將意欲形成SOI晶圓之超薄層之矽層自其轉移之施體基板。
只要最終超薄層得自於裂開後轉移之層之薄化，自施體基板轉移之矽層之厚度即會實質上大於SOI基板之最終矽 層之厚度。
因此，為形成SOI基板之矽之超薄層(即厚度為50 nm或更小)，將厚度為600 nm或更小之矽層自施體基板轉移。
施體基板可係單晶體矽基板。
或者，施體基板可係複合基板，即其可由各種材料之多層組成，該施體基板之表面層包含欲轉移之單晶矽層。
參照圖4A，氧化物層2係於施體基板31之表面上形成。
該氧化物層2意欲形成SOI結構之包埋氧化物層。
因此，該氧化物層之厚度為25 nm或更小且較佳地厚度為15 nm或更小。
具體而言，可熱氧化施體基板31之表面。
或者，可藉由(例如)化學氣相沈積(CVD)來沈積氧化物。
或者，可藉由將矽暴露於施體基板之表面而在受體基板上形成該氧化物層2。
然而，尤其當薄弱區係藉由植入原子物質形成時，較佳在施體基板31之表面上形成氧化物層2。此乃因隨後穿過氧化物層2達成植入。
在施體基板中形成薄弱區，此薄弱區界定欲轉移之矽層。
圖4B展示藉由植入原子物質(例如氫及/或氦)而在施體基板31中形成薄弱區32。
選擇植入能量以使薄弱區32在實質上對應於欲轉移之層3所需之厚度(即600 nm或更小之厚度、較佳介於210 nm與 570 nm之間之厚度且甚至更佳約330 nm之厚度)之深度處形成。
然而，薄弱區之形成不侷限於植入方法。
亦可藉由可將原子物質引入施體基板中之任一技術而在期望深度處形成薄弱區，例如，可使用擴散技術。
參照圖4C，施體基板31係藉由分子黏著而接合至受體基板1，氧化物層2位於界面處。
受體基板1通常係矽基板，其視情況經天然氧化物覆蓋。
由此獲得氧化物-至-矽(施體基板-受體基板)接合。
或者，如上文所指示，若施體基板未經氧化物層2覆蓋而是其矽表面暴露，則可在受體基板1上形成氧化物層且亦可獲得氧化物-至-矽(受體基板-施體基板)。
藉由採用此一接合步驟，與如引言中所提及之氧化物-至-氧化物接合之情形相比，不存在獲得不完全閉合之界面之風險。
使位於施體基板31之表面上之氧化物層2在接觸基板之前經受電漿處理。
較佳地，該電漿係O2電漿，但亦可採用基於氧、氬、氮及/或氦之電漿。
該電漿處理活化氧化物層之表面且增加接合強度。
以接合基板為目的而使其接觸之步驟係在部分真空中且通常在室溫下實施。
具體而言，將欲接合之基板置於內部可經減壓之室100 中。
實際上，申請者已觀察到，在部分真空中而不在大氣壓下實施接合步驟容許形成實質上減少之氣泡。
較佳地，該部分真空之絕對壓力介於0.1毫巴與100毫巴之間，且較佳介於0.5毫巴與10毫巴之間。
甚至更有利地，申請者已證實具有1毫巴之絕對壓力之部分真空可使水於接合界面處之存在最小化而不會不利地影響接合品質，即保存足夠接合強度以容許層之完全轉移且由此避免在SOI結構中產生未轉移區。
在SOI基板中，未轉移區(NTZ)係薄矽層中之孔，其中矽未轉移至受體基板。該等缺陷通常歸因於轉移層與受體基板之間之接合不夠強。
因此，在降低界面處之水量時，應加以防範以確保基板之間之接合足夠強。
另外，室100之氣氛無水份(即氣氛含有小於100 ppm之水)。
此極低之水份含量及部分真空補償由電漿處理提供之其他水分子。
由此，可最小化接合界面處之水量(然而並未將水分子之數目降至零，此乃因在不存在水下將不發生接合)，同時藉助電漿處理獲得足夠強地防止未轉移區之接合。
圖5A針對在接合期間施加於室100中之各種壓力值P圖解說明接合強度E(以mJ/m2表示)。
此直方圖展示在各種壓力下將具有經受或未經受O2電漿 活化之10 nm厚氧化物層之施體基板接合至矽受體基板之試驗結果。
對於每一數據對而言，左手邊柱對應於先前未對基板進行電漿處理而實施接合之情形，而右手邊柱對應於在接合之前對覆蓋施體基板之氧化物層進行O2電漿處理之情形。
可看出，在部分真空中實施接合時之接合強度比在大氣壓(1013毫巴)下實施時低。
然而，接合強度在1毫巴與100毫巴之間輕微變化，且當將電漿處理施加至施體基板時，獲得滿意值。在該等條件下，部分真空中之接合未造成NTZ。
然而，在不存在電漿處理下，接合強度過低且未轉移區之數目顯著增加。
圖5B圖解說明隨在接合基板期間施加於室100中之壓力P變化之裂開後缺陷率D(關於氣泡及未轉移區之數目)的變化。
此圖展示在各種壓力下將具有經受O2電漿活化之10 nm厚氧化物層之施體基板接合至矽受體基板之試驗結果。
在使施體基板裂開之後，使用目視檢查法對氣泡及未轉移區進行計數。
在此圖中可看出，最有利之壓力範圍(關於裂開後缺陷率)介於0.1毫巴與100毫巴之間。
約1毫巴之壓力係用於使水之存在最小化同時亦最小化缺陷率之最佳壓力。另外，圖5A確認低至1毫巴之壓力關於接合強度且因此關於NTZ缺陷並非係不利的。
因此自上文可推斷出，為獲得氣泡缺陷(一方面)與NTZ缺陷(另一方面)之間之滿意折衷，必需既在介於0.1毫巴與100毫巴之間、較佳約1毫巴之部分真空中實施接合且又預先藉助電漿處理活化施體基板之表面。
在使基板1與31接觸之後，實施亦具有在薄弱區32中引發施體基板31裂開之效應之接合增強熱處理。
出於此目的，使用除接合工具以外之工具(烘爐)。
根據本發明，此熱處理由在350℃或更低之溫度及大氣壓下實施之退火組成。
尤其有利的係在介於300℃與350℃之間之恆定溫度下引發裂開。
退火之溫度不應過低(例如低於250℃)，此乃因其不可充分增強接合且因此可使得形成未轉移區。
該退火持續幾個小時，較佳5小時至15小時。
在此退火期間，在薄弱區32中引發施體基板31之裂開。
若需要，可藉由施加另一能源(例如機械能之其他來源)來輔助或觸發裂開。
由此，可將(例如)刀片插入薄弱區32中。
如下文將更詳細地看出，與在部分真空中之接合組合施加此一低溫接合增強退火可出乎意料地降低最終SOI結構中所觀察到之鼓泡效應。
參照圖4D，在裂開之後獲得由受體基板1、氧化物層2及轉移層3形成之結構。
為形成最終SOI結構(圖解說明於圖4E中)，在薄矽層上 實施各種精整處理。
在實施該等處理之後，最終層3'實質上比轉移之薄層3薄。
另外，實施RTA處理以修復層3'中之缺陷。
該處理通常係在高於900℃之溫度下(例如在約1200℃下)實施。
為防止在最終SOI基板中形成氣泡，重要的係非常快速地達到RTA處理溫度。
由此，需要以至少10℃/秒之上升速率將接合增強及裂開退火之溫度轉為RTA處理之溫度。
此乃因此快速之溫度上升可固定結構且防止形成氣泡。
此處理可係在配備有紅外燈之室中實施，從而可在極短時間內達到處理溫度平穩期。其可係在(例如)烘爐或磊晶反應器中實施。
在達到約900℃之溫度後，不存在發生鼓泡之風險，此乃因高於此溫度，將發生氫氣之排氣。
RTA處理通常持續約幾秒至幾分鐘，例如介於30秒與15分鐘之間。
在此處理之後，返回至室溫所用之上升速率為多少並不重要，此乃因氫已擴散超出接合界面且因此不能夠產生氣泡。
轉移層3之影響亦已由申請者證實。
比較試驗係利用32 nm至275 nm、330 nm及510 nm之薄弱區實施。
薄弱區之深度愈大，則於裂開之後所觀察到之氣泡之數目愈小。
然而，薄弱區之深度愈接近該等限制，則於RTA處理之後所觀察到之微泡之數目愈大。
薄弱區之最佳厚度似乎為約330 nm。
另外，重要的係應注意，在部分真空中進行之接合與低溫接合增強退火之組合達成關於鼓泡之出乎意料之改良。
具體而言，申請者已觀察到，在已知Smart CutTM方法中實施部分真空中之接合或低溫接合增強退火並不充分降低鼓泡。
下表證實該兩個處理相對於已知Smart CutTM方法及僅實施該等處理中之一者之Smart CutTM方法具有協同效應。
該表展示在製造SOI基板之方法中之不同時刻時，使用目視檢查法及/或使用KLA-Tencor SP2檢查工具所計數之氣泡數目。
在任一情形下，SOI結構係自經25 nm厚氧化物層覆蓋且經植入以便在330 nm之深度處形成薄弱區之矽施體基板及自矽受體基板產生。
該等數據展示，對於已知Smart CutTM方法而言，在裂開之後，鼓泡已非常廣泛。因此，未在製造此SOI基板之方法之後續步驟中量測鼓泡。
對於在1毫巴之壓力下實施接合之方法而言，在裂開之後觀察到鼓泡顯著減少。
然而，鼓泡之程度仍過高，且因此未在製造此SOI基板之方法之後續步驟中量測鼓泡。
對於在大氣壓下以已知方式實施接合而在300℃(或更低)下實施接合增強及裂開退火之方法而言，未觀察到鼓泡。
然而，在RTA處理之後，實質上在SOI基板之整個表面 上觀察到肉眼可視之微鼓泡。術語「微鼓泡」應理解為意指以高密度存在之小氣泡。
該等氣泡儘管小但對於如此薄之SOI基板而言並不可接受，且因此未在製造此SOI基板之方法之後續步驟中量測鼓泡。
因此，彼此獨立地施加在部分真空中進行之接合與接合增強及裂開退火會減輕裂開後之鼓泡效應，但在後續步驟中(尤其在缺陷修復RTA處理期間)出現缺陷。
換言之，彼此獨立地施加在部分真空中進行之接合與接合增強及裂開退火只是似乎改良了鼓泡效應，而並不可抑制該效應。
相比之下，組合該兩個處理可在製造SOI結構之整個方法結束時獲得滿意程度之鼓泡。
於RTA處理之後實施之犧牲性氧化步驟尤其可薄化SOI晶圓之有用層。
在最終SOI結構中，缺陷率係關於缺陷團簇來量測。此量測之結果稱為面積計數(AC)。
使用KLA Tencor SP2檢查工具來實施此量測。
就此而言，讀者可參照闡述檢測缺陷團簇之方法及系統之文件FR 2 911 429。
本發明方法之實施方案可獲得以缺陷團簇表示之缺陷率為60或更小之SOI結構。
1‧‧‧支撐基板/受體基板
2‧‧‧包埋氧化物層
3‧‧‧薄層/半導體層/轉移層/矽層
3'‧‧‧最終層/矽層
21‧‧‧氧化物層
22‧‧‧氧化物層
31‧‧‧施體基板
32‧‧‧薄弱區
100‧‧‧室
圖1係圖解說明隨絕緣體上矽結構中之BOX層之厚度變 化之缺陷率變化之圖；圖2A至圖2D圖解說明製造SOI結構之第一已知方法中之各步驟；圖3A至圖3E圖解說明製造SOI結構之第二已知方法中之各步驟；圖4A至圖4E圖解說明製造本發明SOI結構之方法中之各步驟；圖5A係展示接合強度隨基板接合期間之壓力變化之直方圖；及圖5B係圖解說明關於裂開後之缺陷率最佳化在部分真空中進行之接合之壓力之圖。
1‧‧‧支撐基板/受體基板
2‧‧‧包埋氧化物層
3‧‧‧薄層/半導體層/轉移層/矽層
32‧‧‧薄弱區
100‧‧‧室

Claims (15)

  1. 一種製造絕緣體上矽結構之方法，該絕緣體上矽結構包含矽層(3)、厚度小於或等於15nm之包埋氧化物層(2)及支撐基板(1)，該方法包含：提供包含該矽層(3)及該支撐基板(1)之施體基板(31)，該施體基板及該支撐基板(31、1)中僅一者經該氧化物層(2)覆蓋；在該施體基板(31)中形成界定該矽層(3)之薄弱區(32)；電漿活化該氧化物層(2)；使用氧化物-至-矽分子接合法將該施體基板(31)接合至該支撐基板(1)，該氧化物層(2)位於接合界面處且具有小於或等於15nm之厚度，該接合係在介於0.1毫巴與100毫巴之間及含有小於100ppm水之氣氛之部分真空中實施；在350℃或更低之溫度下實施接合增強退火，該接合增強退火使該施體基板(31)沿該薄弱區(32)裂開；及對該絕緣體上矽結構(3,2,1)施加熱處理以在高於900℃之溫度下修復缺陷，自該接合增強之溫度至該熱處理之溫度之轉變係以高於10℃/s之上升速率來達成。
  2. 如請求項1之方法，其進一步包含於介於0.5毫巴與10毫巴之間之部分真空進行接合。
  3. 如請求項1之方法，其進一步包含在介於300℃與350℃之間之溫度下進行介於5小時與15小時之間之該接合增 強退火。
  4. 如請求項1或3之方法，其中該矽層(3)之厚度係600nm或更小。
  5. 如請求項4之方法，其中該矽層(3)之厚度係介於270nm與510nm之間。
  6. 如請求項5之方法，其中該矽層(3)之厚度係等於330nm。
  7. 如請求項1之方法，其進一步包含使用機械能使該施體基板(31)沿該薄弱區(32)裂開。
  8. 如請求項1之方法，其中該電漿活化該氧化物層(2)包括使用氧電漿活化該氧化物層(2)。
  9. 如請求項1之方法，其中於該施體基板(31)中形成該薄弱區(32)包含將原子物質植入該施體基板(31)中。
  10. 如請求項1之方法，其中該包埋氧化物層(2)具有小於10nm之厚度。
  11. 一種包含矽層(3')、具有厚度為15nm或更小之包埋氧化物層(2)及支撐基板(1)之絕緣體上矽結構，其中關於缺陷團簇之該結構之缺陷率係60或更小，且介於該包埋氧化物層(2)與該矽層(3')或該支撐基板(1)其間之接合介面的接合強度係至少約609mJ/m2。
  12. 如請求項11所述之絕緣體上矽結構，其中該絕緣體上矽結構係包含具有約300mm直徑之晶圓。
  13. 如請求項11所述之絕緣體上矽結構，其中該矽層(3')之厚度係50nm或更小。
  14. 如請求項13所述之絕緣體上矽結構，其中該矽層(3')之厚度係20nm或更小。
  15. 如請求項14所述之絕緣體上矽結構，其中該矽層(3')之厚度係約12nm。
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