JP2008513990A - 共注入および続いて注入を行うことにより薄層を得るための方法 - Google Patents

共注入および続いて注入を行うことにより薄層を得るための方法 Download PDF

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Abstract

本発明は、SMARTCUT(商標)タイプのプロセスにより基板上の半導体材料の薄層を転写するための方法を提案し、この方法は、注入工程が、ドナー基板の厚み部分内に第1の深さに前記脆化領域を作製するように、核種の注入を行う第1の注入操作と、前記第1の深さの脆化領域の高さにおいて行われなければならない剥離に影響を及ぼさないように前記第1の深さとは異なった第2の深さにおいて、その下方で注入が行われるドナー基板の表面に向けた前記第1の注入操作中に注入された核種の拡散を防止し、したがって気泡形成を制限するゲッタリング領域を作製するように選択された第2の注入条件による核種の注入を行う第2の注入操作と、を含むことを特徴とする。

Description

本発明は基板上の半導体材料の薄層を含む構造物を作製するための方法であって、
ドナー基板の厚み部分内に脆化領域を作製するように薄層を形成すべきドナー基板表面下へ核種の注入を行う工程と、
注入が行われた後にドナー基板の表面を支持基板と緊密に接触させる工程と、
ドナー基板の一部を支持基板上に転写し、かつ、支持基板上に薄層を形成するように脆化領域の高さでドナー基板を剥離する工程と、を含む方法に関する。
より詳細には、本発明は上記の注入工程に関する。
SMARTCUT(商標)タイプのプロセスは、非特許文献1においてさらに多くの詳細を見出すことができるが、上記タイプの方法の1つの例であり、かつ、本発明の好ましい実施形態に対応するものである。
このようなプロセスは、SeOI(絶縁体上半導体)構造物などの半導体材料の薄層を含む構造物を有利に作製するものである。
このようなプロセスから得られる構造物は、超小型電子機器、光学機器、および/または、オプトロニクス機器の分野に適用されている。
核種の注入は、注入される表面を基準として基板から事前に設定された深さに最大濃度で核種が注入されるものであり、注入されるドナー基板の材料にこれらの核種を導入する可能性の高い原子またはイオンのいかなる核種の照射をも意味するものであると、従来技術から理解されよう。
しかし、以下に述べるように、本発明の範疇においては、核種の注入は上記従来照射注入方法に限られず、核種をドナー基板内に導入するために適したいかなる方法にも拡張されるものであり、特に、注入核種を含有するプラズマをドナー基板に照射する方法に拡張されるものである。
上記の注入工程は、ドナー基板を照射すること、および、2つの異なった原子核種をドナー基板の厚み部分内に共注入することにより注入することができる。この共注入技術の一般的な長所は、単一のタイプの核種の注入を基準として注入された核種量の約2から3分の1の低減である。
例えば、非特許文献2においては、水素(H)とヘリウム(He)の共注入が、水素またはヘリウムのいずれか1つを単独で注入した時に必要とされる注入核種量よりもはるかに小さな総注入核種量で薄層の剥離を可能にすることが確立されている。
この低減は、注入時間の短縮、かつ、最終的には、特に、SMARTCUT(商標)タイプの転写プロセスによる支持基板上の薄層を含む構造物を作製する際のコスト低減に寄与している。
しかし、共注入は、注入が行われた注入済みドナーウェハの面と支持ウェハの面の間のボンディング界面に気泡が形成することがあるという大きな短所を提示している。
例えば、SMARTCUT(商標)タイプの転写プロセス中に行われる特定の操作(熱処理など)は、ボンディング界面の劣化に大きくつながる可能性があり、この劣化はボンディング界面における気泡の出現から生じている。
それ故、SMARTCUT(商標)タイプのプロセスを行うときは、ボンディング界面における気泡が剥離された薄層の構造物特性を妨害することがある。気泡は、ボンディング界面の高さであって、脆化領域の高さではない、気泡の所在区画の高さでの剥離さえ引き起こすことがあり、したがって、「非転写」領域を作り出し、かつ、転写された薄層に粗さおよび構造物欠陥が導入される。
ここには、SeOI構造物が作製されるときは、最終的なSeOI構造物の埋め込み酸化物層を形成するように、注入工程の後に、ドナー基板は、その頂部上に、支持基板と緊密に接触される表面の酸化物層を有することができると記載されている。この場合、気泡は、酸化物層と支持基板の間のボンディング界面に形成される可能性がある。
非転写領域を有する構造物は、通常、生産ラインから拒否され、かつ、それため、生産収率を低下させる。
加えて、単一の原子核種のみを注入することにより行われる注入工程の場合は、気泡および空洞もある程度まで観察されている。この問題は、例えば、埋め込み酸化物の薄いまたは非常に薄い層を含むSOI構造物を作製するときに遭遇し(厚み部分500オングストローム未満:本出願人による特許文献1(水素のみの注入に関してこの問題を判明させ、かつ、本発明の解決策とは異なった解決策を提案)を参照)、または、直接のSi−Siボンディングを行うとき(例えば、Siドナーと支持基板の間のボンディング層として機能するための表面酸化物層が存在しない時)に遭遇する。
HeおよびH原子の共注入を既に受けているシリコンSiから作られたドナー基板を検討すると、H原子よりもHe原子の方がより容易にSiの格子内を拡散できるため、気泡形成のリスクは、ボンディング界面の近くにHeが注入された場合に増加すると信じられている。
したがって、以下の方法が気泡形成を回避するために通常行われる。
第1の方法は、(注入が行われるドナー基板の面を基準として)ドナー基板内でHe原子をH原子よりも深く注入することにある。
第2の方法は、注入されるHの核種量を典型的に数個×1015H原子/cm2分だけ増加させることにある。
無論、双方の方法を併せて実施することもできる。
これらの方法の効果を以下の表1により示す。表1は以下の共注入条件下でHeおよびH原子の共注入が行われた際に検出された気泡の平均数を示している。
・12×1015/cm2のHe原子の核種量
・Y軸に沿って示されたHeの注入エネルギー(keV)
・X軸に沿って示された注入されたH原子の核種量(×1015/cm2
・27keVのHの注入エネルギー
Figure 2008513990
最小のHe注入エネルギー、すなわち、最も浅いHe注入深度に対応した最下行において気泡形成が観察されている。しかし、Heの注入エネルギーが増加する(Heはより深く注入されていく)に従い気泡形成はより少なく観察されている。言い換えれば、Heがより深く注入されるに従い気泡形成はより少なく観察されている。
最小のH核種量に対応した左側の列において、気泡形成が観察されている。しかし、H核種量が増加するに従い(中央および右側の列を参照)、気泡形成は減少している。言い換えれば、Hの核種量が大きくなるに従い、気泡形成はより少なく観察されている。
双方の方法において、Hの注入領域は、ボンディング界面に向かうHeの拡散を遮断することを可能にするゲッタリング領域またはバリヤとして機能していると考えられる。
上記のように、ドナー基板は、ドナー基板の一部を支持基板上に転送し、かつ、支持基板上に薄層を形成するように、注入工程によりドナー基板の厚み部分内において作製される脆化領域の高さにおいて剥離される。
SMARTCUT(登録商標)プロセスなどの転写プロセスに支援されて得られた構造物の表面状態の指定は一般に非常に厳格である。確かに、薄層の表面粗さおよび厚み部分の均一性は、この構造物の上に作製される構成部分の品質を特定の程度まで左右するパラメータである。
したがって、薄層の表面粗さを可能な限り制限し、かつ、したがって、粗さを制限することを可能にする条件下で注入工程を実施する必要がある。
この必要性は、厚み部分の均一性が目標とする実用例に適している薄層を得ることを可能にする注入条件にも、すなわち、薄層の厚み部分を可能な限り均一にできる条件に拡張される。
以下の表2は、剥離工程が行われ、かつ、その結果得られた構造物が、表面再構築により特定の粗さをゴムで埋めるように構成されたRTA(急速熱アニール)を施された後に測定された表面粗さを示している。
共注入の条件は表1に関して表示された条件と同じであり、表1ではY軸がHeの注入エネルギーを示し(keV)、X軸がHの核種量を示す(1015/cm2)。
表面粗さは、原子間力顕微鏡AFMの先端により掃引された10×10μm2の表面上でより精密に測定され、かつ、RMS(二乗平均)として知られている平均二次値により表されている。
Figure 2008513990
この表からは、粗さを制限するための2つの条件が、左側列の上部で下線を施されたものであることが明らかである。しかし、表1に示したように、これらの条件は気泡形成をもたらす。
一方、気泡形成をもたらさない条件は粗さを制限しない条件でもある。
それ故、表1と表2の比較がより明確にするように、最善の粗さをもたらす特定の注入条件は不要な気泡形成につながる可能性があり、相互的に、気泡形成を回避する条件は貧弱な粗さをもたらす可能性がある。
したがって、表面粗さ、均一性、および、気泡形成は独立には制御することができないように見える。それ故、気泡形成を回避するための最善の条件(注入エネルギーおよび核種量)と、その結果として得られる表面粗さを制限するため、および、適した厚み部分の均一性を得るための最善の条件との間で妥協がなされなければならない。
しかし、このような妥協を行うことにより、気泡形成が同時に最適に回避される最適な表面粗さおよび均一性を有する構造物を作製することが可能になることを理解されよう。
仏国特許出願公開第0306843号明細書(2003年6月6日出願) 仏国特許出願公開第0309304号明細書(2003年7月29日出願) 米国特許出願公開第6720640号明細書 Jean-Pierre Colinge著「Silicon-On-Insulator Technology: Materials to VLSI 2nd Edition」第50〜51頁(Kluwer Academic Publishers発行) Aditya Agarwal, T. E. Haynes, V. C. Venezia, O. W. Holland, and D. J. Eaglesham著「Efficient production of silicon-on-insulator films by co-implantation of He+ with H+」(「Applied Physics Letters」第72巻、第1086〜1088頁(1998年発行))
したがって、特に気泡形成の回避するための注入条件と、その結果得られた表面粗さを制限し、かつ、適した厚み部分均一性を得るための双方のための注入条件の間での妥協はせずに、基板上の半導体材料の薄層を含む高品質構造物を作製するための方法に対する必要性がある。
言い換えれば、制限された気泡形成、最適な穏やかな表面粗さ、および、最適な厚み部分均一性を同時に提供する、基板上の半導体材料の薄層を含む構造物を作製するための方法に対する必要性がある。
上記の必要性を満たすために、本発明は、第1の態様により、
ドナー基板の厚み部分内に脆化領域を作製するように薄層を形成すべきドナー基板表面下に核種の注入を行う工程と、
注入が施された後にドナー基板の表面を支持基板と緊密に接触させる工程と、
ドナー基板の一部を支持基板上に転写し、かつ、支持基板上に薄層を形成するように脆化領域の高さでドナー基板を剥離する工程と、を含む、基板上の半導体材料の薄層を含む構造物を作製するための方法であって、
注入工程は、
ドナー基板の厚み部分内に第1の深さに前記脆化領域を作製するように、核種の注入を行うことに本質がある第1の注入操作と、
・前記第1の深さの脆化領域の高さにおいて行われなければならない剥離に影響を及ぼさないように第1の深さとは異なった第2の深さにおいて、
・下方で注入が行われるドナー基板の前記表面に向けた前記第1の注入操作中に注入された核種の拡散を防止し、したがって気泡形成を制限するゲッタリング領域
を作製するように選択された第2の注入条件による核種の注入を行うことに本質がある第2の注入操作と、を含むことを特徴とする方法を提案する。
本発明による方法の好ましいが制限的ではない形態は以下の通りである。
第1の注入操作は第2の注入条件の前または後に行うことができ、
第1の注入操作は、気泡形成の制限を可能にする注入条件に関連した検討事項とは独立に、支持基板上に形成される薄層の表面粗さを制限し、かつ、適した厚み部分均一性を得るために選択された第1の共注入の条件により行うことができ、
第2の注入条件は、前記第1の注入条件により求められる粗さ制限に影響を及ぼさないように、前記第1の深さとは異なった前記第2の深さに前記ゲッタリング領域を作製するように選択することができ、
第2の注入操作は、注入される核種をドナー基板に照射すること、または、前記核種を含むプラズマにドナー基板を露出させることのいずれかにより行うことができ、
前記第1および第2の深さの間の間隔は、有利に50nmと150nmの間に含むことができ、
第2の深さは前記第1の深さより低くすることができ、
方法は、ゲッタリング領域を含む薄層の一部を除去するように構成された薄膜化工程、および/または、ゲッタリング領域を硬化するように構成されたアニール工程をさらに含むことができ、
第1の注入操作は、水素およびヘリウムの核種などの少なくとも2つの異なった核種の共注入を含むことができ、
前記第1の注入操作中に、ヘリウムは水素の前に注入することができ、
第1の注入操作は、水素の核種などの単一の核種の注入を含むことができ、かつ、
第2の注入操作は、水素またはアルゴンの核種のみの注入を含むことができる。
当然、本発明は、第2の態様により、本発明の第1の態様による方法の支援を得て得ることができる構造物、および、特にSeOI構造物にも関する。
本発明の他の特性、目的、および、長所は、非制限的な例として与えられた添付の図面に関した以下の詳細な説明を読むと明らかになる。
既に示したように、本発明は支持基板上に半導体材料の薄層を含む構造物の作製中に行われる注入工程に関し、薄層は核種の注入により事前に脆化されたドナー基板の高さでの剥離により得られる。
本発明は、SMARTCUT(商標)タイプの転写プロセスを利用することにより得られる構造物の品質を改善するうえで役立てることができる。
一般に、この構造物は、外部環境に露出された表面(自由表面)上の半導体材料の薄層を含むいずれのタイプの構造物ともすることができる。
非制限的に、半導体材料の薄層はシリコンSi、炭化珪素SiC、ゲルマニウムGe、シリコンゲルマニウムSiGe、ガリウム砒素AsGa、GaNなどとすることができる。
基板支持体はシリコンSi、水晶などから作製することができる。
酸化物の層も支持基板と薄層の間に介在することができ、したがって、構造物は、SeOI(絶縁体上半導体)構造物、特にSOI(絶縁体上シリコン)構造物となって形成される。
本発明による注入工程は、本質が、ドナー基板の厚み部分における第1の深さの脆化領域を作製するように核種の注入を行うことにある第1の操作を含む。
第1の注入操作は単一の核種を注入すること、または、少なくとも2つの異なった核種を共注入することにより行うことができる。
第1の注入操作は、ドナー基板の上面をイオンもしくは原子の照射に提示すること、または、ドナー基板内に核種を導入するために適した他のいずれかの手段により従来通りに行うことができる。
本発明による方法の第1の好ましい実施形態によれば、脆化領域を形成するために水素とヘリウムの核種が共注入される。
他を排しないが好ましくは、共注入はヘリウムに続いて水素を順次注入することにより行われる。
本発明による方法の第2の好ましい実施形態によれば、脆化領域を形成するために水素の核種のみが注入される。
第1の注入操作中、(第1の共注入条件と呼ばれる)注入条件は、気泡形成を低減または回避するうえで役立つ注入条件に関連した検討事項とは独立して、支持基板上に形成される(薄層の表面粗さを制限すること、および、適した厚み部分均一性を得ることにより顕著に)良好な品質の薄層を最適に得るように構成されている(例えば、上記の表2に示されたもの)。
したがって、第1の好ましい実施形態に関連して、ヘリウムと水素の(小さな核種量の)共注入が、剥離後に得られた構造物の急速熱アニール(RTA)を含む仕上げ工程と組み合わされると、水素のみの(より大きな核種量の)注入の後に続く転写を基準として、より低減されたレベルの粗さを持つ薄層の転写をもたらす本出願人による特許文献2に開示されている効果から恩恵を受ける。
しかし、この第1の注入操作の注入条件に対しては何らの妥協もなされていないため、既に述べたように、例えば注入されたドナーウェハの表面領域に向かって熱活性化のもとで拡散していく(例えば、He原子などの)原子の行動のもとで、気泡が形成されるリスクがある。
この気泡形成を回避するために、本発明による注入工程は第2の注入操作を含む。
この第2の注入操作は従来の注入を行うことにより行われ、ドナーウェハは核種の照射を受ける。
この第2の注入操作は、核種を含むプラズマ中にドナー基板が露出されるプラズマ注入を行うことによっても行うことができる。この露出はボンディングを改善し、かつ、促進することもできる。
第2の注入操作は、下方で注入が行われるドナー基板の前記表面に向かった第1の注入操作中に注入された核種の拡散を防止し、したがって、気泡形成を回避するゲッタリング領域を前記第1の深さとは異なった第2の深さに作製するように選択された(第2の注入条件と呼ばれる)注入条件下で実現される。
第2の選択された深さが第1の選択された深さとは異なっているため、(前記第1の深さにおける脆化領域の高さでの)所望の剥離の指定、および、したがって、薄層の予想される表面粗さおよび厚み部分均一性は、この第2の注入操作によっては影響されない。
言い換えれば、この第2の注入操作は、第1の注入操作の注入条件により求められている粗さの制限および厚み部分均一性には影響を及ぼさない。
この第2の注入操作の注入エネルギーは、前記第2の深さにおける前記ゲッタリング領域が前記第1の深さにおける前記脆化領域に近くなるように有利に構成されている。
この第2の注入操作の注入核種量は、有利に低核種量(例えば、水素に対して典型的に1×1016原子/cm2未満)であるが、前記ゲッタリング領域が第1の注入操作中に注入された拡散中の核種に対するゲッタリング区画として機能するために、十分な密度でドナー基板内に欠陥を発生させるためには十分である。
したがって、これらの注入条件(エネルギー、核種量)は気泡形成性の核種の拡散の遮断を可能にする。
このような構成において、ゲッタリング領域は、注入されたドナー基板の表面領域に向かう核種の拡散を防止するバリヤとして機能するとして見ることができる。
本発明による方法の好ましい実施形態によれば、前記第2の注入操作中には水素のみが注入される。好ましくは、5×1016/cm2未満の核種量で水素が注入される。
しかし、本発明が水素の注入に限定されないことに注意されたい。確かに、アルゴンなどの他の核種も前記第2の注入操作中に注入することができる(好ましくは、アルゴンは1×1014/cm2と1×1016/cm2の間に実質上含まれる核種量で注入される)。
本発明の有利な実施形態によれば、第2の深さは、下方で注入が行われるドナー基板の表面と脆化領域の間においてドナー基板の厚み部分内にゲッタリング領域が所在するように、第1の深さよりも小さく選択されている。
本発明による方法の第1の好ましい実施形態の説明に戻ると、幾分かのヘリウム原子は、熱による活性化のもとで拡散する傾向にある。それらのHe原子は、前記第2の注入操作中に行われる水素の注入により引き起こされる欠陥区画においてゲッタリングされる。
それ故、第2の選択された深さにおけるHのみの注入領域は、脆化領域に十分近く、注入されたHの核種量はHe原子に対するゲッタリング区画として機能するために十分な形で欠陥を作り出すことから、下方で注入が行われるドナー基板の表面に向かうHeの拡散が防止され、かつ、気泡形成が制限されると信じられている。
上記のように、Hのみのゲッタリング領域は、前記ゲッタリング領域がバリヤとして効果的に機能するように、脆化領域を基準として、注入が行われるドナー基板の表面の側に有利に所在している。
本発明による方法の説明に戻ると、支持基板上に薄層が一旦形成されれば、ゲッタリング領域は、もし前記第2の深さが前記第1の深さよりも深ければ、ドナー基板内に留まり、または、もし前記第2の深さが前記第1の深さよりも浅ければ、支持基板上に形成された薄層内に所在する。
本発明による方法は、最終的な構造物の品質が前記ゲッタリング領域により影響されないように、前記ゲッタリング領域を含む薄層の一部を除去するように構成された薄膜化工程を、転写後にさらに含むことができる。
このような薄膜化工程は、化学機械式研磨(CMP)、犠牲酸化、(乾式または湿式)化学エッチングなどの従来技術により行うことができる。
より一般的に、この薄膜化工程は、例えば特許文献3に開示されているように、剥離後に転写された層またはドナー基板に適用することができる。
本発明による方法は、第2の注入条件により誘導されたわずかな結晶欠陥を焼き鈍しするように構成された(炉におけるか、または、約1,000℃の温度におけるRTAを行うことによる)単純な焼き鈍しし、したがってゲッタリング領域を硬化するアニール工程もさらに含むことができる。
好ましくは、第1と第2の深さの間の(例えば、Hのピーク間の距離として定義できる)間隔は、ゲッタリング領域のプロファイルが有用な最終的な薄層として機能する層領域と有利に重ならないように50nmと150nmの間に含まれる。
本発明による方法の第1の好ましい実施形態は、概略が、異なった注入核種のドナー基板の厚み部分内の濃度再配分を表す図1により示されている。
HeおよびHの原子は、深さZにおける参照Ezにより表される脆化領域を作り出すように、第1の注入操作中に共注入され、かつ、それぞれ曲線C1および曲線C2に従ってドナー基板の厚み部分内に分布している。
続いて、H原子が第2の注入操作中に注入され、かつ、曲線C3に従ってドナー基板の厚み部分内に分布している。
矢印Aは、深さゼロの領域に向かうHe原子の拡散が回避され、したがって、気泡形成が防止されるように、第2のHのみの注入操作により構成されたゲッタリング区画に向かうHe原子の熱処理のもとでの拡散を表している。
以下の説明は、本発明による方法によりなされる改善を示す実施例を提示することを目的とする。
第1の実施例において、第1のSOI構造物S1は、気泡の形成をもたらすとして知られている注入条件のもとでのHeおよびHの共注入のみからなる注入工程を使用して作製された。
第2のSOI構造物S2は、本発明の第1の好ましい実施形態により作製された。注入工程は、本質が、
第1のSOI構造物の共注入操作と同じ条件下での共注入操作、および、
その後のHのみの注入操作にある。
以下の表3は構造物S1およびS2を作製するために使用される注入条件を要約している。
Figure 2008513990
構造物S1およびS2は、例えば上記の特許文献2に説明されているアニール処理を含む従来の仕上げ工程をさらに受けた。
図2は、構造物S1およびS2がアニール処理を含む従来の仕上げ工程を受けた後に観察される(丸印として表されている)気泡の(縦軸に沿った)数を示す。
気泡の数が構造物S1に比較して構造物S2については有意に低減されていることが、この図2から明らかとなる。確かに、構造物S1に対しては観察された気泡の中央値が11.2であるのに対して、本発明の可能な実施形態により作製された構造物S2に対しては観察された気泡の中央値が僅か4.4である。
図3は10×10μm2のAFM走査により構造物S1およびS2に対して測定された粗さのRMS値を示す。構造物S2の粗さは構造物S1の粗さと同一であることがこの図3から明らかとなる。確かに、構造物S2の中央粗さは50.7オングストロームRMSである一方、構造物S1の中央粗さは49.8オングストロームRMSである。
したがって、粗さが第1の注入工程(この場合、He/H共注入)の注入条件により最適化することができる一方、(ここでは、第2のH注入領域におけるHeの拡散を遮断することにより顕著に)気泡の数は第2の注入工程の支援を得て制限できることが、この第1の実施例から明らかとなる。したがって、本発明による方法は、気泡を回避する注入条件と、その結果として得られる表面粗さを制限し、かつ、適した厚み部分均一性を得る注入条件の間での従来の妥協を特に行わなくてよいことを可能にする。
第2の実施例において、200オングストロームの厚み部分の表面酸化物層を形成するためにSi基板を酸化する工程を含む方法により埋め込み酸化物の薄層を有するSOI構造物が作製された。
より詳細には、このSOI構造物S3は、本発明の第2の好ましい実施形態により作製され、注入工程は、本質が、Hのみの第1の注入操作、および、その後に続くArのみの第2の注入操作にある。
以下の表4は構造物S3を作製するために使用された注入条件を要約している。
Figure 2008513990
剥離後に、非常に少ない気泡が観察され、かつ、10×10μm2AFM走査は約60ÅRMAの粗さを明らかにした。
構造物S3は、例えば既に上記した特許文献2に説明されているアニール処理を含む従来の仕上げ工程をさらに受けた。10×10μm2AFM走査は数ÅRMSほどに低い粗さを明らかにした。
より全般的には、上記の方法の支援により得られたこれらの構造物、特に(構造物S2およびS3などの)SeOI構造物は小さな粗さ、および、特に、35と60Åの間に実質上含まれた10×10μm2AFM走査により明らかにされた粗さを示す。
本発明の第1の好ましい実施形態によるドナー基板の厚み部分内に注入された核種の濃度再配分を示す図である。 本発明の第1の好ましい実施形態により実現される改善を示す実施例を示す図である。 本発明の第1の好ましい実施形態により実現される改善を示す実施例を示す図である。

Claims (20)

  1. 基板上に半導体材料の薄層を含む構造物の作製方法であって、
    (1)前記薄層が形成されるべきドナー基板の表面下へ核種の注入を行うことにより、前記ドナー基板の厚み部分内に脆化領域を作製する工程、
    (2)注入が施された後に、前記ドナー基板の表面を支持基板と緊密に接触させる工程、
    (3)前記脆化領域の高さで前記ドナー基板を剥離することにより、前記ドナー基板の一部を前記支持基板上に転写し、かつ、前記支持基板上に前記薄層を形成する工程、
    を含み、
    前記注入工程は、
    (4)核種の注入を行うことにより、前記ドナー基板の厚み部分内の第1の深さに前記脆化領域を作製する第1の注入操作、
    (5)以下の選択された第2の注入条件による核種の注入における第2の注入操作、
    (a)前記第1の深さの前記脆化領域の高さにおいて行われる剥離に影響を及ぼさないような、前記第1の深さとは異なった第2の深さにおいて、
    (b)その下方で注入が行われる前記ドナー基板の前記表面に向けた前記第1の注入操作中に、注入された核種の拡散を防止し、それにより、気泡形成を制限することのできるゲッタリング領域を作製する、
    を含むことを特徴とする方法。
  2. 前記第1の注入操作は前記第2の注入操作の前に行われることを特徴とする請求項1に記載の方法。
  3. 前記第1の注入操作は前記第2の注入操作の後に行われることを特徴とする請求項1に記載の方法。
  4. 前記第1の注入操作は、気泡形成の制限を可能にする注入条件とは独立に、前記支持基板上に形成される前記薄層の表面粗さを制限し、かつ、適切な厚み部分の均一性を得るために選択された第1の注入条件により行われることを特徴とする請求項1から3のいずれか一項に記載の方法。
  5. 前記第2の注入条件は、前記第1の注入条件により求められている前記粗さの制限および均一性に影響を及ぼさないように、前記第1の深さとは異なった前記第2の深さに前記ゲッタリング領域を作製するように選択されることを特徴とする請求項4に記載の方法。
  6. 前記第2の注入操作は、前記ドナー基板の前記表面に、注入される前記核種で衝撃を与えることにより行われることを特徴とする請求項5に記載の方法。
  7. 前記第2の注入は、注入される前記核種を含むプラズマに前記ドナー基板を露出させることにより行われることを特徴とする請求項5に記載の方法。
  8. 前記第1および第2の深さの間の間隔は、50nmと150nmの間に含まれることを特徴とする請求項1から7のいずれか一項に記載の方法。
  9. 前記第1および第2の注入条件は、前記第2の深さが前記第1の深さよりも浅く、したがって、前記ゲッタリング領域は、その下方で注入が行われる前記ドナー基板の前記表面と前記脆化領域の間における前記ドナー基板の厚み部分内に所在するように選択されることを特徴とする請求項1から8のいずれか一項に記載の方法。
  10. 前記ゲッタリング領域を含む前記薄層の一部を除去するための薄膜化工程をさらに含むことを特徴とする請求項9に記載の方法。
  11. 前記ゲッタリング領域を硬化するためのアニール工程をさらに含むことを特徴とする請求項9または10のいずれか一項に記載の方法。
  12. 前記第1の注入操作は、少なくとも2つの異なった核種の共注入を含むことを特徴とする請求項1から11のいずれか一項に記載の方法。
  13. 前記第1の注入操作は、水素およびヘリウムの核種の共注入を含むことを特徴とする請求項12に記載の方法。
  14. ヘリウムは、前記第1の注入操作中に水素の前に注入されることを特徴とする請求項13に記載の方法。
  15. 前記第1の注入操作は、単一の核種の注入を含むことを特徴とする請求項1から11のいずれか一項に記載の方法。
  16. 前記第1の注入操作は、水素のみの注入を含むことを特徴とする請求項15に記載の方法。
  17. 前記第2の注入操作は、水素のみの核種またはアルゴンのみの核種の注入を含むことを特徴とする請求項12から16のいずれか一項に記載の方法。
  18. 水素は前記第2の注入操作中に5×1016/cm2より小さな核種量で注入されるか、または、アルゴンは前記第2の注入操作中に、実質上、1×1014/cm2と1×1016/cm2の間に含まれる核種量で注入されることを特徴とする請求項17に記載の方法。
  19. 構造物、特に請求項1から18のいずれか一項に記載の方法に基づき得られる絶縁体上半導体(SeOI)構造物であって、前記薄層は、小さな粗さ、特に、実質上、10×10μm2AFM走査により測定された35と60ÅRMAの間に含まれる粗さを示すことを特徴とする構造物。
  20. 請求項1から9のいずれか一項または請求項12から19のいずれか一項に記載の方法における前記注入工程直後に得られる中間構造物。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011530183A (ja) * 2008-08-06 2011-12-15 エス・オー・アイ・テック・シリコン・オン・インスレーター・テクノロジーズ 基板内に多重注入部を形成する方法
JP2021527326A (ja) * 2018-06-08 2021-10-11 グローバルウェーハズ カンパニー リミテッドGlobalWafers Co.,Ltd. シリコン箔層の移転方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2837981B1 (fr) * 2002-03-28 2005-01-07 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement
US8268705B2 (en) * 2006-04-24 2012-09-18 Shin-Etsu Handotai Co., Ltd. Method for producing SOI wafer
WO2007125771A1 (ja) * 2006-04-27 2007-11-08 Shin-Etsu Handotai Co., Ltd. Soiウエーハの製造方法
JP5109287B2 (ja) * 2006-05-09 2012-12-26 株式会社Sumco 半導体基板の製造方法
JP5082299B2 (ja) 2006-05-25 2012-11-28 株式会社Sumco 半導体基板の製造方法
US20070277874A1 (en) * 2006-05-31 2007-12-06 David Francis Dawson-Elli Thin film photovoltaic structure
US20080070340A1 (en) * 2006-09-14 2008-03-20 Nicholas Francis Borrelli Image sensor using thin-film SOI
US8124499B2 (en) * 2006-11-06 2012-02-28 Silicon Genesis Corporation Method and structure for thick layer transfer using a linear accelerator
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
FR2924273B1 (fr) 2007-11-28 2010-02-19 Commissariat Energie Atomique Procede de moderation de deformation
FR2928031B1 (fr) * 2008-02-25 2010-06-11 Soitec Silicon On Insulator Procede de transfert d'une couche mince sur un substrat support.
US7816225B2 (en) 2008-10-30 2010-10-19 Corning Incorporated Methods and apparatus for producing semiconductor on insulator structures using directed exfoliation
MX2011007202A (es) * 2009-01-16 2011-07-28 Univ The Board Of Trustees Of The Leland Stanford Junio R Ultracapacitor de punto cuantico y bateria de electrones.
US8877367B2 (en) 2009-01-16 2014-11-04 The Board Of Trustees Of The Leland Stanford Junior University High energy storage capacitor by embedding tunneling nano-structures
WO2010114600A1 (en) * 2009-04-01 2010-10-07 The Board Of Trustees Of The Leland Stanford Junior University All-electron battery having area-enhanced electrodes
US20110207306A1 (en) * 2010-02-22 2011-08-25 Sarko Cherekdjian Semiconductor structure made using improved ion implantation process
FR2961948B1 (fr) * 2010-06-23 2012-08-03 Soitec Silicon On Insulator Procede de traitement d'une piece en materiau compose
US8487280B2 (en) 2010-10-21 2013-07-16 Varian Semiconductor Equipment Associates, Inc. Modulating implantation for improved workpiece splitting
US8196546B1 (en) 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
US8558195B2 (en) 2010-11-19 2013-10-15 Corning Incorporated Semiconductor structure made using improved pseudo-simultaneous multiple ion implantation process
US8008175B1 (en) 2010-11-19 2011-08-30 Coring Incorporated Semiconductor structure made using improved simultaneous multiple ion implantation process
US9024282B2 (en) 2013-03-08 2015-05-05 Varian Semiconductor Equipment Associates, Inc. Techniques and apparatus for high rate hydrogen implantation and co-implantion
JP6516957B2 (ja) * 2013-09-04 2019-05-22 株式会社Sumco エピタキシャルウェーハの製造方法及び貼り合わせウェーハの製造方法
US10224233B2 (en) 2014-11-18 2019-03-05 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed by He-N2 co-implantation
WO2017087393A1 (en) 2015-11-20 2017-05-26 Sunedison Semiconductor Limited Manufacturing method of smoothing a semiconductor surface
US10985204B2 (en) * 2016-02-16 2021-04-20 G-Ray Switzerland Sa Structures, systems and methods for electrical charge transport across bonded interfaces
FR3108204B1 (fr) * 2020-03-10 2023-10-27 Commissariat Energie Atomique Procédé de suspension d’une couche mince sur une cavité avec effet raidisseur obtenu par pressurisation de la cavité par des espèces implantées

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020187619A1 (en) * 2001-05-04 2002-12-12 International Business Machines Corporation Gettering process for bonded SOI wafers
WO2003009386A1 (fr) * 2001-07-17 2003-01-30 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes de liaison
JP2004063892A (ja) * 2002-07-30 2004-02-26 Shin Etsu Handotai Co Ltd Soiウエーハおよびその製造方法
US20040097055A1 (en) * 1997-07-18 2004-05-20 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
SG67458A1 (en) 1996-12-18 1999-09-21 Canon Kk Process for producing semiconductor article
US6150239A (en) * 1997-05-31 2000-11-21 Max Planck Society Method for the transfer of thin layers monocrystalline material onto a desirable substrate
FR2774510B1 (fr) * 1998-02-02 2001-10-26 Soitec Silicon On Insulator Procede de traitement de substrats, notamment semi-conducteurs
US6346458B1 (en) * 1998-12-31 2002-02-12 Robert W. Bower Transposed split of ion cut materials
FR2797713B1 (fr) * 1999-08-20 2002-08-02 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
JP3943782B2 (ja) 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
US20020186189A1 (en) * 2001-05-21 2002-12-12 Ilcisin Kevin J. Method and apparatus for predicting DC offset potential in a liquid crystal display (LCD) device
WO2002101807A1 (en) 2001-06-11 2002-12-19 Rochester Institute Of Technology Electrostatic interaction systems and methods thereof
FR2847075B1 (fr) * 2002-11-07 2005-02-18 Commissariat Energie Atomique Procede de formation d'une zone fragile dans un substrat par co-implantation
FR2855908B1 (fr) 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention d'une structure comprenant au moins un substrat et une couche ultramince
FR2858462B1 (fr) 2003-07-29 2005-12-09 Soitec Silicon On Insulator Procede d'obtention d'une couche mince de qualite accrue par co-implantation et recuit thermique

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040097055A1 (en) * 1997-07-18 2004-05-20 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
US20020187619A1 (en) * 2001-05-04 2002-12-12 International Business Machines Corporation Gettering process for bonded SOI wafers
WO2003009386A1 (fr) * 2001-07-17 2003-01-30 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes de liaison
JP2004063892A (ja) * 2002-07-30 2004-02-26 Shin Etsu Handotai Co Ltd Soiウエーハおよびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011530183A (ja) * 2008-08-06 2011-12-15 エス・オー・アイ・テック・シリコン・オン・インスレーター・テクノロジーズ 基板内に多重注入部を形成する方法
JP2021527326A (ja) * 2018-06-08 2021-10-11 グローバルウェーハズ カンパニー リミテッドGlobalWafers Co.,Ltd. シリコン箔層の移転方法
JP7123182B2 (ja) 2018-06-08 2022-08-22 グローバルウェーハズ カンパニー リミテッド シリコン箔層の移転方法
JP7351987B2 (ja) 2018-06-08 2023-09-27 グローバルウェーハズ カンパニー リミテッド シリコン箔層の移転方法

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