CN101036222A - 通过实施共注入获得薄层的方法和随后的注入 - Google Patents

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Abstract

本发明提出一种通过SMARTCUTTM型工艺转移衬底上的半导体材料薄层的方法，该方法的特征在于该注入步骤包括：第一注入操作，在于执行种类的注入以在施主衬底的厚度中在第一深度处生成脆变区；第二注入操作，在于根据选择的第二注入条件执行种类的注入，以在不同于所述第一深度的第二深度处从而使得不影响必须在所述第一深度的脆变区水平面处发生的分离，生成吸杂区，所述吸杂区防止在所述第一注入操作期间所注入的种类朝着其下执行了注入的施主衬底的所述面扩散，由此限制气泡形成。

Description

通过实施共注入获得薄层的方法和随后的注入
技术领域
本发明涉及一种用于制造包含衬底上的半导体材料薄层的结构的方法，包括以下步骤：
·在必须制作薄层的施主衬底的面下执行种类(species)注入，以在施主衬底的厚度中生成脆变区(embrittlement zone)，
·在进行注入之后，使施主衬底的该面与支撑衬底紧密接触，
·在脆变区的水平面分离施主衬底，以将施主衬底的一部分转移到支撑衬底上并在支撑衬底上形成薄层。
本发明更准确地涉及以上提到的注入步骤。
背景技术
SMARTCUTTM型工艺是上文提到的该类型方法的实例并对应于本发明的优选实施例，其更充分的细节可以在Jean-Pierre Colinge的文献“Silicon-On-Insulator Technology：Materials to VLSI，第2版”KluwerAcademic Publishers的第50和51页中找到。
这种工艺有利地制造了包含半导体材料薄层的结构，例如SeOI(绝缘体上半导体)结构等。
由这种工艺得到的结构用于微电子学、光学和/或光电子学领域的应用。
通常将种类的注入理解为指的是原子或离子种类的任意轰击，可能将这些种类引入到所注入的施主衬底的材料，注入种类的最大浓度位于相对于轰击表面的衬底预定深度处。
但如下文所述，在本发明的上下文内，种类的注入不限于这里以上提到的常规轰击注入方法，而且延伸到适合于将种类引入到施主衬底中的任何方法，尤其是延伸到将施主衬底暴露于包含注入种类的等离子体。
以上提到的注入步骤可以通过轰击施主衬底并在其厚度内共注入(co-implanting)两种不同的原子种类实施。该共注入技术的一般优点是相对于注入单类型种类注入剂量大约减少到1/2至1/3(reduction by afactor of 2 to 3)。
例如，在Applied Physics Letters第72卷(1998)第1086-1088页AdityaAgarwal、T.E.Haynes、V.C.Venezia、O.W.Holland和D.J.Eaglesham的文章“Efficient production of silicon-on-insulator films byco-implantation of He+with H+”中证实，共注入氢H和氦He能够以比单独注入氢或氦时所需要的低得多的总注入剂量实现薄层分离。
尤其是借助SMARTCUTTM型的转移工艺，该减少意味着注入时间的减少，并最终减少了与制造包含在支撑衬底上的薄层的结构相关的成本。
然而共注入存在的主要缺陷是，在其下已进行注入的注入施主晶片的面和支撑晶片的面之间的键合(bonding)界面处会形成气泡(blisters)。
例如在SMARTCUTTM型的转移工艺期间所进行的某些操作(如热处理)会有效地引起键合界面退化，这种退化是由于键合界面处出现的气泡产生的。
因此，当进行SMARTCUTTM型工艺时，键合界面处的气泡会干扰已分离的薄层的结构性能。气泡甚至会导致在气泡位置的水平面处分离，也就是在键合界面的水平面而不是脆变区的水平面，由此产生“非转移”区并对转移的薄层引入粗糙度和结构缺陷。
这里提到，当要制造SeOI结构时，施主衬底可在其顶部上包含表面氧化物层，该表面氧化物层在注入步骤之后将与支撑衬底紧密接触，以形成最终的SeOI结构的掩埋氧化物层。在这种情况下，在氧化物层和支撑衬底之间的键合界面处会形成气泡。
通常从生产线废弃掉呈现非转移区的结构，并因此降低了产量。
另外，在通过仅注入单原子种类执行的注入步骤的情况下，在某种程度上也观察到气泡和空隙。例如，当制造包含掩埋氧化物的薄层或很薄层的SOI结构时(厚度在500埃以下；例如参考申请人在2003年6月6日申请的法国专利申请n°03 06843，其识别出关于仅注入H的这个问题并提出不同于本发明的解决方案)或者当出现直接的Si-Si键合时(例如当不存在表面氧化物层用作Si施主和支撑衬底之间的键合层)，遇到这个问题。
我们考虑一下已进行了He和H原子共注入的、由硅Si制成的施主衬底。由于He原子在Si基体中可比H原子扩散更容易，所以相信如果He接近键合界面而注入，则气泡形成的危险性增大。
由此为了避免气泡形成通常执行以下方法。
第一种方法在于，在施主衬底内注入He原子比H原子深(从其下进行注入的施主衬底的面开始)。
第二种方法在于，增大要注入的H剂量，通常是几个(a couple of)1015H原子/cm2。
当然，可以共同地实施这些方法。
这些方法的效果示于下面的表1，其代表当根据以下的共注入条件执行He和H原子的共注入时所检测到的气泡平均数：
-He原子的剂量为12.1015/cm2；
-如沿着Y轴表示的He注入能量(以keV计)；
-如沿着X轴表示的注入H原子剂量(以1015/cm2计)；
-H注入能量为27keV。
表1
在最下行，对应于最小的He注入能量和由此最浅的He注入深度，观察到形成了气泡。然而，随着He注入能量增大(He由此注入得更深)，观察到气泡形成得更少。换句话说，注入的He越深，观察到气泡形成得越少。
在左手侧一列，对应于最低的H剂量，观察到形成了气泡。然而，随着H剂量增大(参见中心和右手侧的列)，气泡形成减少。换句话说，H剂量越高，观察到气泡形成得越少。
在两种方法中，H注入区被视为用作吸杂区(gettering region)或阻挡(barrier)，使得能够阻碍He朝着键合界面扩散。
如上所述，施主衬底在通过注入步骤产生在其厚度中的脆变区的水平面处分离，以将施主衬底的一部分转移到支撑衬底上并在支撑衬底上形成薄层。
由转移工艺例如SMARTCUT工艺获得的结构的表面状态的规格通常是非常严格的。薄层的表面粗糙度和厚度均匀性在某种程度上实际上是使将在该结构上生成的部件的质量达到要求的参数。
由此需要尽可能地限制薄层的表面粗糙度，并由此在使得能够限制粗糙度的条件下执行注入步骤。
该需要还延伸到可获得厚度均匀性适合于目标应用的薄层的注入条件，也就是说延伸到可使得薄层的厚度尽可能均匀的条件。
下面的表2示出了在执行了分离步骤、并对所得的结构进行了适于通过表面重构而去除(gumming out)某些粗糙度的RTA(快速热退火)之后测量的表面粗糙度。
共注入条件与关于表1而揭示的那些相同，至于表1，Y轴代表He注入能量(以keV计)，X轴代表H剂量(以1015/cm2计)。
表面粗糙度在由原子力显微镜AFM的尖端所扫描的10×10μm2表面上更准确地测量了，并且由公知为RMS(均方根)的平均二次值表示。
                          表2
Figure A20048004403500081
从该表明显的是，限制粗糙度的两个条件是在左手侧一列的上部分加下划线的那些。然而这些条件导致气泡形成，如表1所示。
另一方面，产生零气泡形成的条件是不限制粗糙度的条件。
因此，如表1和表2的比较清楚看到的，导致最好粗糙度的某些注入条件会导致不希望的气泡形成，相反地，避免气泡形成的条件会导致差的粗糙度。
由此看来，不能分别地控制表面粗糙度、均匀性和气泡形成。因此，必须在用于避免气泡形成的最好条件(注入能量和剂量)和用于限制所得到的表面粗糙度并获得合适的厚度均匀性的最好条件之间进行折衷。
但通过进行上述折衷，可以理解到不可能制造具有最佳表面粗糙度和均匀性同时最佳避免气泡形成的结构。
由此需要一种用于制造包含衬底上的半导体材料薄层的高质量结构的方法，尤其是不用在用于避免气泡形成的注入条件和用于限制所得到的表面粗糙度并获得合适的厚度均匀性的注入条件之间进行折衷。
换句话说，需要一种用于制造包含衬底上的半导体材料薄层的结构的方法，其同时展示出有限的气泡形成、最佳的低表面粗糙度和最佳的厚度均匀性。
发明内容
为了满足以上提到的需求，根据第一方面，本发明提出一种用于制造包含衬底上的半导体材料薄层的结构的方法，包括以下步骤：
·在必须制作薄层的施主衬底的面下执行种类的注入，以在施主衬底的厚度中产生脆变区，
·在进行注入之后，使施主衬底的该面紧密接触支撑衬底，
·在脆变区的水平面分离施主衬底，以将施主衬底的一部分转移到支撑衬底上并在支撑衬底上形成薄层，
其特征在于该注入步骤包括：
·第一注入操作，在于执行种类的注入以在施主衬底的厚度中在第一深度生成所述脆变区，
·第二注入操作，在于根据选择的第二注入条件执行种类的注入以生成：
在不同于所述第一深度的第二深度处，以不影响必须发生在所述第一深度的脆变区水平面处的分离，
-吸杂区，防止在所述第一注入操作期间注入的种类朝着其下执行了注入的施主衬底的所述面扩散，由此限制了气泡形成。
根据本发明的方法的优选但不是限制的形式如下。
·第一注入操作可以在第二注入条件之前或之后进行；
·可以根据选择的第一共注入条件执行第一注入操作，以限制将要形成在支撑衬底上的薄层的表面粗糙度并获得合适的厚度均匀性，而不考虑涉及可限制气泡形成的注入条件；
·可以选择第二注入条件以在不同于所述第一深度的所述第二深度处生成所述吸杂区，使得不影响所述第一注入条件所寻求的粗糙度限制；
·第二注入操作可以通过用要注入的种类轰击施主衬底或者通过将施主衬底暴露于包含所述种类的等离子体来执行；
·在所述第一和第二深度之间的移位(shift)可以有利地包含在50nm和150nm之间；
·该第二深度可比所述第一深度小；
·该方法可进一步包括适于移除包含吸杂区的一部分薄层的减薄步骤和/或适于固化(curing)吸杂区的退火步骤；
·第一注入操作可以包括至少两种不同种类的共注入，例如氢和氦种类；
·可以在所述第一注入操作期间在氢之前注入氦；
·第一注入操作可以包括单种类的注入，例如氢种类；
·第二注入操作可包括仅氢或氩种类的注入。
当然，根据第二方面，本发明还涉及，可以由根据本发明第一方面的方法获得的结构，尤其是SeOI结构。
附图说明
通过阅读以下参照附图作为非限制性实例给出的详细说明，本发明的其它特征、目的和优点将显而易见，其中：
-图1代表根据本发明的第一优选实施例在施主衬底的厚度中注入的种类的浓度再分配；
-图2和3提供了显示由本发明的第一优选实施例带来的改进的实例。
具体实施方式
如已经揭示的，本发明涉及在制造包含在支撑衬底上的半导体材料薄层的结构期间执行的注入步骤，该薄层是通过在先前由种类注入所脆化的施主衬底的水平面处分离获得的。
本发明可以帮助提高通过利用SMARTCUTTM型的转移工艺所获得的结构的质量。
通常，该结构可以是包含在暴露于外部环境的表面(自由表面)上的半导体材料薄层的任一类型的结构。
以非限制性的方式，该半导体材料薄层可以是硅Si、碳化硅SiC、锗Ge、硅-锗SiGe、砷化镓AsGa、GaN等。
该衬底支撑可以由硅Si、石英等制成。
也可以在支撑衬底和薄层之间插入一层氧化物，因此形成的结构是SeOI(绝缘体上半导体)结构，尤其是SOI(绝缘体上硅)结构。
根据本发明的注入步骤包括第一操作，其在于执行种类注入以在施主衬底厚度中的第一深度处生成脆变区。
第一注入操作可以通过注入单种类或通过共注入至少两种不同的种类来执行。
可以通过使施主衬底的上面受到离子或原子轰击或者通过适合于将种类引入到施主衬底中的任何其它方式常规地执行第一注入操作。
依照根据本发明的方法的第一优选实施例，共注入氢和氦种类，以形成脆变区。
优选地，但不是唯一地，通过顺序注入He然后是氢来执行共注入。
依照根据本发明的方法的第二优选实施例，仅注入氢种类以形成脆变区。
在第一注入操作期间，注入条件(称为第一共注入条件)适于最佳地获得将要形成在支撑衬底上的良好质量的薄层(也就是说特别是通过限制表面粗糙度和获得薄层的适合的厚度均匀性)(例如，如上面表2所示)，而不考虑涉及帮助降低或避免气泡形成的注入条件。
关于第一优选实施例，由此得益于申请人在2003年7月29日申请的法国专利申请n°0309304中揭示的结果，根据所述结果，当与包括分离后所获结构的快速热退火(RTA)的精整(finishing)步骤结合时，共注入(低剂量的)氦和氢导致薄层的转移相对于单独注入(较高剂量的)氢之后的转移具有程度减小的粗糙度。
然而，由于对该第一注入操作的注入条件没有进行折衷，所以，如前所述，存在着例如在原子(例如He原子)在热激活下朝着所注入的施主晶片的表面区扩散的作用下会形成气泡的危险。
为了避免该气泡形成，根据本发明的注入步骤包括第二注入操作。
该第二注入操作可通过执行常规的注入进行，施主晶片受到种类的轰击。
该第二注入操作也可通过执行等离子体注入来进行，其中施主衬底暴露于包含所述种类的等离子体。该暴露也会改善并利于键合。
第二注入操作在选择用来在不同于所述第一深度的第二深度处生成吸杂区的注入条件(称为第二注入条件)下实现，该吸杂区防止在第一注入操作期间所注入的种类朝着其下执行了注入的施主衬底的所述面扩散，由此避免气泡形成。
由于第二选择深度不同于第一选择深度，所以所希望的薄层的分离(在所述第一深度的脆变区水平面处)规格和由此预期的薄层的表面粗糙度和厚度均匀性没有受到该第二注入操作的影响。
换句话说，该第二注入操作不影响第一注入操作的注入条件所寻求的粗糙度限制和厚度均匀性。
该第二注入操作的注入能量有利地适于使所述第二深度处的所述吸杂区接近所述第一深度处的所述脆变区。
该第二注入操作的注入剂量有利地是低剂量(例如对于氢而言通常低于1.1016原子/cm2)，但足以在施主衬底内产生足够密度的缺陷，以使所述吸杂区用作在第一注入操作期间所注入的扩散种类的吸杂点。
这些注入条件(能量、剂量)由此可阻碍形成气泡的种类扩散。
在这种构造中，吸杂区可以看成是用作防止种类朝着所注入的施主衬底的表面区扩散的阻挡。
依照根据本发明的方法的优选实施例，在所述第二注入操作期间仅注入氢。优选地，以低于5.1016/cm2的剂量注入氢。
然而要注意，本发明不限于注入氢；实际上在所述第二注入操作期间可注入其它种类例如氩(优选地，以基本上包含在1.1014/cm2和1.1016/cm2之间的剂量注入氩)。
根据本发明的有利实施例，选择第二深度比第一深度小，以便吸杂区位于其下进行注入的施主衬底的面和脆变区之间的施主衬底的厚度中。
回到根据本发明的方法的第一优选实施例的描述，一些氦原子在热激活下易于扩散。那些He原子被吸杂在由所述第二注入操作期间执行的氢注入所引起的缺陷点处。
因此，由于在第二选择深度处的仅H注入区足够靠近脆变区，并且注入的H剂量以充分的方式产生缺陷以用作He原子的吸杂点，所以相信防止了He朝着其下进行了注入的施主衬底的面扩散，并限制了气泡形成。
如上所述，相对于脆变区，仅H吸杂区有利地位于其下进行了注入的施主衬底的面的一侧，以便所述吸杂区有效地用作阻挡。
回到根据本发明的方法的描述，一旦薄层形成到支撑衬底上，如果所述第二深度比所述第一深度大，吸杂区则保留在施主衬底内，或者如果所述第二深度比所述第一深度小，吸杂区则位于形成在支撑衬底上的薄层内。
根据本发明的方法在转移之后可进一步包括减薄步骤，所述减薄步骤适于移除包含所述吸杂区的一部分薄层，以便最终结构的质量不受所述吸杂区的影响。
这种减薄步骤可根据传统的技术例如化学-机械抛光(CMP)、牺牲氧化、(干或湿)化学蚀刻等进行。
以更一般的方式，例如在专利申请US 6 720 640中揭示的，该减薄步骤可在分离转移层或施主衬底之后进行。
根据本发明的方法可进一步包括退火步骤，该退火步骤执行适于退火掉由第二注入条件引起的轻微晶体缺陷的简单退火(在炉中或通过在1,000℃左右的温度进行RTA)，由此固化吸杂区。
优选地，第一和第二深度之间的移位(其例如可定义为H峰之间的距离)包含在50nm和150nm之间，以便吸杂区剖面不有利地与将用作有用的最终薄层的层区域重叠。
根据本发明的方法的第一优选实施例示意性地示于图1，图1代表施主衬底厚度内不同注入种类的浓度再分配。
He和H原子在第一注入操作期间共注入，并且分别根据曲线C1和曲线C2分布在施主衬底的厚度中，以在深度z处生成由标记Ez代表的脆变区。
然后H原子在第二注入操作期间注入，并且根据曲线C3分布在施主衬底的厚度中。
箭头A代表He原子在热处理下朝着由第二仅H注入操作所生成的吸杂点的扩散，以避免He原子朝着零深度区的扩散，由此防止了气泡形成。
以下描述的目的在于提供示意由根据本发明的方法带来的改进的实例。
在第一实例中，在已知导致气泡形成的注入条件下用仅由He和H的共注入组成的注入步骤制造了第一SOI结构S1。
根据本发明的第一优选实施例制造了第二SOI结构S2，该注入步骤在于：
-在与第一SOI结构的共注入操作相同的条件下的共注入操作，以及
-仅H的随后注入操作。
以下的表3概括了用于制造结构S1和S2的注入条件。
                        表3
  S1   S2
第一注入操作(He/H共注入) He注入   49keV1，5.1016/cm2
H注入   32keV1016/cm2
第二注入操作(仅H注入) 无   20keV0，5.1016/cm2
此外结构S1和S2受到包括退火处理的传统精整步骤，例如如已经在以上提到的申请人的专利申请FR 0309304中所描述的。
图2代表在结构S1和S2受到包括退火处理的传统精整步骤之后观察到的气泡(由圆表示)的数量(沿着垂直轴)。
从该图2明显的是，结构S2相比于结构S1，气泡数量显著降低。实际上，对于结构S1，观察到的气泡的平均数量是11.2，而对于根据本发明的可能实施例制造的结构S2，观察到的气泡的平均数量仅为4.4。
图3代表通过10*10μm2AFM扫描所测量的结构S1和S2的粗糙度RMS值。从该图3明显的是，结构S2的粗糙度与结构S1的粗糙度相同。实际上结构S2的平均粗糙度是50.7埃RMS，而结构S1的平均粗糙度是49.8埃RMS。
由此从该第一实例显而易见的是，粗糙度可以通过第一注入步骤(在该情况下He/H共注入)的注入条件优化，而气泡数量可由第二注入步骤而限制(这里特别是通过阻碍He在第二H注入区的扩散)。根据本发明的方法由此允许尤其是不必在避免气泡的注入条件和限制所得表面粗糙度并获得合适的厚度均匀性的注入条件之间作传统折衷。
在第二实例中，根据包括将Si衬底氧化以用于形成200埃厚表面氧化物层的步骤的方法，制造了具有掩埋氧化物薄层的SOI结构。
该SOI结构S3更准确地是根据本发明的第二优选实施例而制造的，该注入步骤在于：
-仅H的第一注入操作，和
-仅氩Ar的随后第二注入操作。
下面的表4概括了用于制造结构S3的注入条件。
                表4
  S3
第一注入操作(H注入)   37keV5.1016/cm2
第二注入操作(Ar注入)   200keV5.1014/cm2
分离之后，观察到很少的气泡并且10*10μm2AFM扫描揭示了近似60埃RMS的粗糙度。
此外结构S3受到包括退火处理的传统精整步骤，例如如已经在以上提到的申请人的专利申请FR 0309304中所描述的。10*10μm2AFM扫描揭示了低至几埃RMS的粗糙度。
更一般而言，由以上描述的方法所获得的结构，尤其是SeOI结构(如结构S2和S3)，显示出小的粗糙度，尤其是由10*10μm2AFM扫描揭示的、基本上包含在35和60埃之间的粗糙度。

Claims (20)

1.一种用于制造包含衬底上的半导体材料薄层的结构的方法，包括以下步骤：
·在必须制作薄层的施主衬底的面下执行种类的注入，以在施主衬底的厚度中生成脆变区，
·在进行注入之后，使施主衬底的该面紧密接触支撑衬底，
·在脆变区的水平面分离施主衬底，以将施主衬底的一部分转移到支撑衬底上并在支撑衬底上形成薄层，
其特征在于该注入步骤包括：
·第一注入操作，在于执行种类的注入以在施主衬底的厚度中在第一深度处生成所述脆变区，
·第二注入操作，在于根据选择的第二注入条件执行种类的注入，以生成：
-在不同于所述第一深度的第二深度处，以便不影响必须发生在所述第一深度的脆变区水平面处的分离，
-吸杂区，防止在所述第一注入操作期间注入的种类朝着其下执行了注入的施主衬底的所述面扩散，由此限制气泡形成。
2.根据权利要求1的方法，其特征在于：在第二注入操作之前进行第一注入操作。
3.根据权利要求1的方法，其特征在于：在第二注入操作之后进行第一注入操作。
4.根据前述权利要求中任何一项的方法，其特征在于：根据选择的第一注入条件执行第一注入操作，以限制将要形成在支撑衬底上的薄层的表面粗糙度并获得合适的厚度均匀性，而不考虑涉及可限制气泡形成的注入条件。
5.根据权利要求4的方法，其特征在于：选择所述第二注入条件以在不同于所述第一深度的所述第二深度处生成所述吸杂区，使得不影响由所述第一注入条件寻求的粗糙度和均匀性限制。
6.根据权利要求5的方法，其特征在于：通过用要注入的种类轰击施主衬底的表面执行所述第二注入操作。
7.根据权利要求5的方法，其特征在于：通过将施主衬底暴露于包含要注入的种类的等离子体来执行所述第二注入。
8.根据前述权利要求中任何一项的方法，其特征在于：所述第一和第二深度之间的移位包含在50nm和150nm之间。
9.根据前述权利要求中任何一项的方法，其特征在于：选择所述第一和第二注入条件以使所述第二深度比所述第一深度小，该吸杂区由此位于其下执行了注入的施主衬底的面和脆变区之间的施主衬底的厚度中。
10.根据权利要求9的方法，其特征在于：进一步包括适于移除包含吸杂区的一部分薄层的减薄步骤。
11.根据权利要求9或10中任何一项的方法，其特征在于：进一步包括适于固化吸杂区的退火步骤。
12.根据前述权利要求中任何一项的方法，其特征在于：所述第一注入操作包括至少两种不同种类的共注入。
13.根据前一权利要求的方法，其特征在于：所述第一注入操作包括氢和氦种类的共注入。
14.根据前一权利要求的方法，其特征在于：在所述第一注入操作期间在氢之前注入氦。
15.根据权利要求1至11中任何一项的方法，其特征在于：所述第一注入操作包括单种类的注入。
16.根据前一权利要求的方法，其特征在于：所述第一注入操作包括仅注入氢。
17.根据权利要求12至16中任何一项的方法，其特征在于：所述第二注入操作包括仅注入氢或氩种类。
18.根据权利要求17的方法，其特征在于：在所述第二注入操作期间以比5.1016/cm2低的剂量注入氢，或者在所述第二注入操作期间以基本上包含在1.1014/cm2和1.1016/cm2之间的剂量注入氩。
19.一种由根据前述权利要求中任何一项的方法获得的结构，尤其是绝缘体上半导体(SeOI)结构，其特征在于：该薄层显示出小的粗糙度，尤其是由10×10μm2AFM扫描测量的、基本上包含在35和60埃RMS之间的粗糙度。
20.一种恰在根据权利要求1至9中的任何一项或权利要求12至19中的任何一项的方法的注入步骤之后获得的中间结构。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102113112A (zh) * 2008-08-06 2011-06-29 S.O.I.泰克绝缘体硅技术公司 在基板中进行多重注入的方法
CN105659367A (zh) * 2013-09-04 2016-06-08 胜高股份有限公司 硅晶片及其制造方法
CN114141630A (zh) * 2021-12-01 2022-03-04 济南晶正电子科技有限公司 一种二次离子注入薄膜晶圆方法、复合薄膜及电子元器件

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2837981B1 (fr) * 2002-03-28 2005-01-07 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement
WO2007125863A1 (ja) * 2006-04-24 2007-11-08 Shin-Etsu Handotai Co., Ltd. Ｓｏｉウエーハの製造方法
CN101432849B (zh) * 2006-04-27 2011-03-16 信越半导体股份有限公司 Soi晶片的制造方法
JP5109287B2 (ja) * 2006-05-09 2012-12-26 株式会社Ｓｕｍｃｏ 半導体基板の製造方法
JP5082299B2 (ja) 2006-05-25 2012-11-28 株式会社Ｓｕｍｃｏ 半導体基板の製造方法
US20070277874A1 (en) * 2006-05-31 2007-12-06 David Francis Dawson-Elli Thin film photovoltaic structure
US20080070340A1 (en) * 2006-09-14 2008-03-20 Nicholas Francis Borrelli Image sensor using thin-film SOI
US8124499B2 (en) * 2006-11-06 2012-02-28 Silicon Genesis Corporation Method and structure for thick layer transfer using a linear accelerator
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
FR2924273B1 (fr) 2007-11-28 2010-02-19 Commissariat Energie Atomique Procede de moderation de deformation
FR2928031B1 (fr) * 2008-02-25 2010-06-11 Soitec Silicon On Insulator Procede de transfert d'une couche mince sur un substrat support.
US7816225B2 (en) * 2008-10-30 2010-10-19 Corning Incorporated Methods and apparatus for producing semiconductor on insulator structures using directed exfoliation
US8877367B2 (en) 2009-01-16 2014-11-04 The Board Of Trustees Of The Leland Stanford Junior University High energy storage capacitor by embedding tunneling nano-structures
AU2010204926A1 (en) * 2009-01-16 2011-07-14 The Board Of Trustees Of The Leland Stanford Junior University Quantum dot ultracapacitor and electron battery
JP2012523117A (ja) * 2009-04-01 2012-09-27 ボード オブ トラスティーズ オブ ザ レランド スタンフォード ジュニア ユニバーシティ 面積を増大させた電極を有する全電子バッテリー
US20110207306A1 (en) * 2010-02-22 2011-08-25 Sarko Cherekdjian Semiconductor structure made using improved ion implantation process
FR2961948B1 (fr) * 2010-06-23 2012-08-03 Soitec Silicon On Insulator Procede de traitement d'une piece en materiau compose
US8487280B2 (en) * 2010-10-21 2013-07-16 Varian Semiconductor Equipment Associates, Inc. Modulating implantation for improved workpiece splitting
US8008175B1 (en) 2010-11-19 2011-08-30 Coring Incorporated Semiconductor structure made using improved simultaneous multiple ion implantation process
US8558195B2 (en) 2010-11-19 2013-10-15 Corning Incorporated Semiconductor structure made using improved pseudo-simultaneous multiple ion implantation process
US8196546B1 (en) 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
US9024282B2 (en) 2013-03-08 2015-05-05 Varian Semiconductor Equipment Associates, Inc. Techniques and apparatus for high rate hydrogen implantation and co-implantion
WO2016081367A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
EP3378094B1 (en) 2015-11-20 2021-09-15 Globalwafers Co., Ltd. Manufacturing method of smoothing a semiconductor surface
KR20180114927A (ko) * 2016-02-16 2018-10-19 쥐-레이 스위츨란드 에스에이 접합된 경계면들에 걸친 전하 운반을 위한 구조물, 시스템 및 방법
CN112262467B (zh) * 2018-06-08 2024-08-09 环球晶圆股份有限公司 将硅薄层移转的方法
FR3108204B1 (fr) * 2020-03-10 2023-10-27 Commissariat Energie Atomique Procédé de suspension d’une couche mince sur une cavité avec effet raidisseur obtenu par pressurisation de la cavité par des espèces implantées

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
CA2225131C (en) 1996-12-18 2002-01-01 Canon Kabushiki Kaisha Process for producing semiconductor article
US6150239A (en) * 1997-05-31 2000-11-21 Max Planck Society Method for the transfer of thin layers monocrystalline material onto a desirable substrate
US6548382B1 (en) * 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
FR2774510B1 (fr) * 1998-02-02 2001-10-26 Soitec Silicon On Insulator Procede de traitement de substrats, notamment semi-conducteurs
US6346458B1 (en) * 1998-12-31 2002-02-12 Robert W. Bower Transposed split of ion cut materials
FR2797713B1 (fr) * 1999-08-20 2002-08-02 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
JP3943782B2 (ja) 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
US20020187619A1 (en) * 2001-05-04 2002-12-12 International Business Machines Corporation Gettering process for bonded SOI wafers
US20020186189A1 (en) * 2001-05-21 2002-12-12 Ilcisin Kevin J. Method and apparatus for predicting DC offset potential in a liquid crystal display (LCD) device
US6841917B2 (en) 2001-06-11 2005-01-11 Rochester Institute Of Technology Electrostatic levitation and attraction systems and methods
KR100874724B1 (ko) * 2001-07-17 2008-12-19 신에쯔 한도타이 가부시키가이샤 접합 웨이퍼의 제조방법
JP4147578B2 (ja) * 2002-07-30 2008-09-10 信越半導体株式会社 Ｓｏｉウエーハの製造方法
FR2847075B1 (fr) * 2002-11-07 2005-02-18 Commissariat Energie Atomique Procede de formation d'une zone fragile dans un substrat par co-implantation
FR2855908B1 (fr) 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention d'une structure comprenant au moins un substrat et une couche ultramince
FR2858462B1 (fr) 2003-07-29 2005-12-09 Soitec Silicon On Insulator Procede d'obtention d'une couche mince de qualite accrue par co-implantation et recuit thermique

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102113112A (zh) * 2008-08-06 2011-06-29 S.O.I.泰克绝缘体硅技术公司 在基板中进行多重注入的方法
CN102113112B (zh) * 2008-08-06 2014-11-05 S.O.I.泰克绝缘体硅技术公司 在基板中进行多重注入的方法
CN105659367A (zh) * 2013-09-04 2016-06-08 胜高股份有限公司 硅晶片及其制造方法
CN114141630A (zh) * 2021-12-01 2022-03-04 济南晶正电子科技有限公司 一种二次离子注入薄膜晶圆方法、复合薄膜及电子元器件

Also Published As

Publication number Publication date
US7323398B2 (en) 2008-01-29
US20060063353A1 (en) 2006-03-23
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