CN1666330A - 从包括缓冲层的晶片转移薄层 - Google Patents
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- 238000012546 transfer Methods 0.000 title abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 239000000463 material Substances 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims abstract description 42
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 230000008569 process Effects 0.000 claims abstract description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 74
- 229910052710 silicon Inorganic materials 0.000 claims description 38
- 239000010703 silicon Substances 0.000 claims description 38
- 238000004519 manufacturing process Methods 0.000 claims description 28
- 239000011248 coating agent Substances 0.000 claims description 25
- 238000000576 coating method Methods 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 25
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 12
- 229910052799 carbon Inorganic materials 0.000 claims description 12
- 229910052732 germanium Inorganic materials 0.000 claims description 11
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 239000012212 insulator Substances 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 54
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 35
- 238000005516 engineering process Methods 0.000 description 30
- 238000005498 polishing Methods 0.000 description 9
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 6
- 239000007788 liquid Substances 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000003486 chemical etching Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000002950 deficient Effects 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 229910021426 porous silicon Inorganic materials 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- KYQCOXFCLRTKLS-UHFFFAOYSA-N Pyrazine Chemical compound C1=CN=CC=N1 KYQCOXFCLRTKLS-UHFFFAOYSA-N 0.000 description 2
- YCIMNLLNPGFGHC-UHFFFAOYSA-N catechol Chemical compound OC1=CC=CC=C1O YCIMNLLNPGFGHC-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 description 1
- 208000012868 Overgrowth Diseases 0.000 description 1
- PCNDJXKNXGMECE-UHFFFAOYSA-N Phenazine Natural products C1=CC=CC2=NC3=CC=CC=C3N=C21 PCNDJXKNXGMECE-UHFFFAOYSA-N 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000005299 abrasion Methods 0.000 description 1
- ADNDKZZPECQWEJ-UHFFFAOYSA-N acetic acid;nitric acid;hydrofluoride Chemical compound F.CC(O)=O.O[N+]([O-])=O ADNDKZZPECQWEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 238000013404 process transfer Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 238000005482 strain hardening Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Element Separation (AREA)
- Storage Of Web-Like Or Filamentary Materials (AREA)
- Laminated Bodies (AREA)
- Magnetic Record Carriers (AREA)
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Abstract
一种制造包括从晶片(10)获得的半导体材料的薄层的结构的方法，晶片(10)包括：晶格参数匹配层(2)，该晶格参数匹配层(2)包括具有第一晶格参数的半导体材料的上层；半导体材料的膜(3)，其具有基本上不同于第一晶格参数的标称晶格参数并被匹配层(2)应变；具有基本上与第一晶格参数相同的标称晶格参数的松弛层(4)，该方法包括松弛层(4)和应变膜(3)向接收衬底(5)的转移。还提供根据本发明的工艺之一制造的结构。
Description
本发明涉及从晶片向接收衬底转移薄层，目的是为了形成如绝缘体上半导体结构等结构，所谓的SeOI(绝缘体上半导体)结构。
这种转移的第一个目的是通常用于产生电子结构，电子结构的有源层，就是说包括或将包括电极部件的层特别薄并且在整个厚度上是特别均匀的。
转移的第二个目的是通过将有源层从包括缓冲层的晶片上转移到接收衬底上而也能产生这些结构。
转移的第三个目的是可以提供再利用一部分晶片、尤其是至少一部分缓冲层以用于其它转移的的可能性。
术语“缓冲层”应该理解为置于具有不同晶格参数的两个结晶结构之间的层，其中在其表面之一的区域中具有基本上与第一种结构相同的晶格参数，而在其另一个表面的区域中具有基本上与第二种结构相同的晶格参数。
因此，晶片例如可以包括单晶硅(还称为Si)晶片，在其上通过缓冲层产生硅锗(还称为SiGe)松弛层，尽管在这两种材料之间存在晶格参数的差异。
借助“松弛层”指的是通过X射线衍射或罗曼光谱测量具有高达50％的晶体松弛率的一层半导体材料。具有100％松弛率的层具有与该层材料的标称晶格参数基本上相同的晶格参数，就是说在其体形式(bulk form)中平衡的材料晶格参数。
相反，术语“应变层”指的是其晶体结构在晶体生长如外延期间发生拉伸或压缩应变的半导体材料的任何层，其需要至少一个与这种材料的标称晶格参数基本上不同的晶格参数。
这样，缓冲层就使得可以在Si衬底上生长SiGe层而不需要由衬底应变这个SiGe层。
假设体SiGe通常在市场是不可获得的，则在晶片中使用缓冲层以为了在表面上具有松弛SiGe层，由此使得可以产生能执行与体SiGe衬底相同的功能的结构。
插在Si晶片和松弛SiGe层之间的缓冲层一般由SiGe构成，其中锗的含量比例沿整个晶片厚度上朝向松弛层逐渐增加。
因此，可以：
-从晶片向松弛层逐渐增加锗含量；
-限制与晶格参数的差异相关的缺陷，从而隐藏缺陷；
-相对于在松弛SiGe层的表面上外延生长的不同材料膜，提供足够厚的松弛SiGe层稳定性，以便应变不同材料膜从而改变其晶格参数，而不影响松弛SiGe层的晶格参数。
由于所有这些原因，缓冲层必须足够厚，通常具有大于一微米的值。
将在这种缓冲层上外延生长的松弛材料的层从晶片向接收衬底转移的工艺是熟知的。
这种工艺例如在由L.J.Huang等人提出的IBM文献(“SiGe-On-Insulator prepared by wafer bonding and layer transfer forhigh-performance field-effect transistors”，Applied PhysicsLetters，26/02/2001，Vol.78，No.9)以及在文献WO02/33746中有人提出了，在这些文献中，SGOI(绝缘体上硅锗)结构由依次包括单晶硅支撑衬底、SiGe缓冲层和松弛SiGe层的晶片制造。
在由L.J.Huang等人发表的文献中采用的一种工艺在于进行本申请人的Smart-Cut工艺，这是本领域技术人员熟知的，其文字说明在涉及晶片减小技术的大量著作中可以发现，该技术为的是除去松弛SiGe层，从而通过键合到氧化接收衬底上而将松弛SiGe层转移，由此产生SGOI结构。
尽管这种工艺提供了很多优点，但是可能在转移层的表面上形成几个粗糙的区域，则然后必须进行表面处理步骤。
这种处理步骤一般是通过CMP(化学机械抛光或化学机械平面化)进行的，这可能产生表面缺陷(如应变硬化区)，这可能不完善地校正厚度，因此保持不均匀的层厚度，并且可能使SiGe层的转移缓慢，并且提高了其成本。
在文献WO02/33746中提到的工艺除了CMP抛光步骤之外还包括初级研磨、抛光和刻蚀步骤，以便除去部分晶片，由此使从晶片除去的整个工艺速度缓慢，甚至进一步增加了其成本，同时不能保证良好均匀的层厚度。
因此在这种情况下不能充分地实现上述转移的第一个目的。
为了尽力减轻这一点，文献US5882987和US6323108公开了从晶片来制造SOI(绝缘体上硅)结构的全部工艺，该结构依次包括单晶硅支撑衬底、SiGe层和键合到氧化接收衬底上的外延生长硅层。
采用Smart-Cut技术，并在将晶片键合到接收衬底上之后，在硅支撑衬底上分开部分晶片。
由此除去了依次包括部分硅支撑衬底、SiGe层和外延生长硅层的结构。整个组件键合到氧化接收衬底上。
然后在该结构上进行两个连续的选择刻蚀操作，首先是为了利用刻蚀液除去硅支撑衬底的其余部分，使得SiGe层形成停止层，然后是为了利用刻蚀液除去SiGe层，从而硅层形成停止层。
在结束时获得的结构是具有表面硅层的SOI结构。
这样，利用薄而且整个厚度都均匀、基本上与外延生长初始层相同的半导体层获得了SeOI结构，同时除了选择刻蚀操作以外还避免使用处理步骤。
然而，插在硅晶片和外延生长硅层之间的SiGe层具有在0.01和0.2微米之间的典型厚度，如上所述，该厚度不足以具有担当硅晶片和潜在的松弛SiGe层之间的缓冲层的作用。
因此晶片不包括缓冲层。
因此在这种情况下不能实现上述转移的第二个目的。
此外，给定插入的SiGe层的厚度的大小的数量级，则好像不会必然限制后者的结构(应变、松弛或中间)状态。
现在，转移的另一个主要目的也涉及最终结构的制造，该最终结构包括处于基本上控制结构状态的一层或多层，如基本上松弛的SiGe层，这些在文献US6323108中所述结构的制造中好像不能保证。
关于文献WO01/00169，提供了用于由依次包括硅衬底、SiGe缓冲层、松弛SiGe层和任选的应变硅或SiGe层的晶片制造最终结构的工艺，其中最终结构具有在任选的另一应变硅或SiGe层上的松弛SiGe层。
用于制造这种结构的技术包括：在将晶片键合到接收衬底上之后，通过选择地刻蚀硅衬底和SiGe缓冲层，除去不希望保留的晶片的材料。
尽管得知这种技术可以实现在整个厚度上均匀的特别小的层厚，然而，必须通过化学刻蚀破坏硅衬底和SiGe缓冲层。
因此这些工艺不允许再利用部分晶片、尤其是至少一部分缓冲层用于其它层转移的可能性。
因此在这种情况下不能实现在文献的开始阶段提到的上述第三个目的。
WO02/15244文献介绍了一种在转移前提供的源晶片，它包括松弛SiGe层/应变Si/SiGe层/缓冲SiGe层/Si衬底结构。
然后，转移涉及在应变Si层水平上执行Smart-Cut工艺。
由于这个层的厚度，在应变硅层中注入离子可能难以操作，并因此可能导致在应变硅层周围的SiGr层内部产生结构损伤。
为了特别地实现这些目的，根据第一方案，本发明提供一种制造包括由晶片获得的薄层半导体材料的结构的方法，该晶片包括晶格参数匹配层，该晶格参数匹配层包括选自具有第一晶格参数的半导体材料的上层，其特征在于该方法包括如下步骤：
(a)在匹配层的上层上生长选自半导体材料的材料膜，其中该膜是具有基本上与第一晶格参数不同的标称晶格参数的材料，其中生长的膜具有足够小的厚度，从而保持位于下面的匹配层的上层的第一晶格参数并因此被应变；
(b)在该膜上生长选自半导体材料的松弛层，所述松弛层具有基本上与第一晶格参数相同的标称晶格参数；
(c)除去一部分晶片，包括如下操作：
-在匹配层中形成脆性区；和
-为了在脆性区水平上分离包括松弛层的部分晶片而供给能量，由此形成要制造的结构。
根据本发明的方法的其它特性如下：
-步骤(b)之后，进行附加步骤，其中在附加步骤中将接收衬底键合到松弛层一侧上的晶片上；
-在这种情况下，接收衬底由硅制成；
-在这后两种情况的任何情况下，在键合之前，进一步进行在接收衬底和晶片之间形成至少一个键合层的步骤，该键合层形成在接收衬底上和/或晶片的键合表面上；
-在后种情况下，键合层是电绝缘材料，如硅石；
-通过在基本上等于注入深度的深度处向匹配层中注入物质而形成脆性区；
-在步骤(b)之前，通过松弛层下面的层多孔化(porosification)而形成脆性区；
-步骤(c)包括在步骤(c)的能量供给操作之后的至少一个选择刻蚀操作；
-在后两种情况的一种情况下，选择刻蚀操作涉及相对于膜刻蚀匹配层的其余部分(在通过能量供给而分离晶片之后)；
-还包括在膜上生长半导体材料，该半导体材料基本上与膜(3)的材料相同。
-还包括膜的氧化；
-在氧化的同时或之后进行退火处理，这个退火处理能增强键合界面。
-在后种情况下，选择刻蚀操作涉及相对于松弛层刻蚀膜；
-该工艺还包括在步骤(c)之后的在松弛层上生长层的步骤；
-在这种情况下，松弛层上的生长层由应变材料制成；
-匹配层由硅锗(该匹配层包括缓冲层和在膜下面的松弛层，缓冲层的锗浓度沿厚度增加)制成，应变材料膜由硅制成，松弛层由基本上松弛的硅锗构成(其中锗浓度基本上等于匹配层的松弛层的锗浓度)；
-在后两种情况下，在松弛层上制造的生长层由应变硅构成，以便基本上保持下面的松弛硅锗层的晶格参数；
-晶片包括至少一层还含有碳的层，其中该层中的碳浓度基本上小于或等于50％；
-晶片包括至少一层还含有碳的层，其中该层中的碳浓度基本上小于或等于5％。
根据第二方案，本发明提供：
-在根据本发明的注入步骤期间获得的中间结构，依次包括衬底、包括具有第一晶格参数的上层的晶格参数匹配层、具有基本上不同于第一晶格参数的标称晶格参数的应变材料膜、以及基本上由具有基本上与第一晶格参数相同的标称晶格参数的松弛材料构成的层；
根据第三方案，本发明提供应用：
-制造下列“绝缘体上半导体”结构之一：SGOI、应变Si/SGOI、SiGe/应变Si/SGOI、SiO2/SGOI；
-“绝缘体上半导体”结构包括含有碳的半导体层。
在阅读了下面对本发明的实施优选工艺的详细说明基础上使本发明的其它方案、目的和优点更显然，这些说明是借助非限制性的例子和参照附图给出的，其中：
图1表示根据本发明的制造包括薄SiGe层的电子结构的方法的各个步骤。
下面将介绍根据本发明的方法的例子，参照图1a，从包括单晶硅支撑衬底1和SiGe晶格参数匹配层2的第一位置的晶片10开始。
术语“晶格参数匹配层”表示用作缓冲层并在表面上具有一层基本上松弛的材料而没有明显数量的结构缺陷如位错的任何结构。
这样，在我们的例子中，选择在表面上依次包括SiGe缓冲层和松弛SiGe层的SiGe匹配层2是有利的。
缓冲层优选具有从支撑衬底1的界面处均匀地生长的锗浓度，原因如上所述。缓冲层厚度通常在1和3微米之间，以便获得表面上的良好结构松弛。
松弛SiGe层通过外延法在缓冲层的表面上有利地形成，并且松弛SiGe层的厚度可以根据情况很宽地改变，典型厚度在0.5和1微米之间。
松弛SiGe层内的硅中的锗浓度不限于具体值，但是优选大于15％，以便在下一步骤(如图1b所示)期间获得生长的应变硅膜3，并且锗浓度通常在15％和305之间但是可以大于30％。
这个30％极限表示目前技术的典型限制，但是可以在不久的将来改变。
参见图1b，在SiGe匹配层2上生长硅膜3。
在第一种情况下，膜3直接与下层匹配层2的形成连续，在原位生长，在这种情况下后者也有利地通过层生长来形成。
在第二种情况下，在下层匹配层2的表面上进行平缓的处理步骤，例如通过CMP抛光之后，生长膜3。
硅膜3有利地通过使用如CVD(化学汽相淀积)和MBE(分子束外延)技术等技术的外延法来形成。
然后利用匹配层2使膜3的硅增加其标称晶格参数，以便使膜3基本上与其生长衬底的晶格参数相同，并且因此引入内部拉伸应力。
必须完全形成薄的硅膜3，这是因为膜太厚将引起膜的厚度中的应变向硅的标称晶格参数松弛和/或在膜3中产生的缺陷。
因此膜3的厚度通常小于200埃，以便避免其中的应变的任何松弛。
参见图1c，有利地利用外延法(例如，通过CVD或MBE)在应变的硅膜3上生长松弛SiGe层4。
在原位、在刚刚生长了下层膜3之后、或在下层膜3的表面上进行软处理步骤如CMP抛光步骤之后生长这个松弛SiGe层。
这个层4中的Ge浓度与匹配层2的键合面附近的锗浓度基本上相同，以便使松弛SiGe层的标称匹配参数保持在匹配层2中的这个水平并保持在应变硅膜3中。
这个松弛SiGe层4的厚度可以从几十到几百纳米，优选在10和100纳米之间。
参见图1d，将接收衬底5有利地键合到松弛的SiGe层4上。
这个接收衬底5例如可以由硅构成，或者可以由其它类型的材料构成。
通过使接收衬底5与松弛层4紧密接触而有利地键合它，有利地在衬底5和层4之间产生分子附着(晶片键合)。
这种键合技术以及其变型特别在由Q.Y.Tong，U.Gosele和Wiley发布的题目为“Semiconductor Wafer Bonding”(Science andTechnology，Interscience Technology)文献中有介绍。
如果需要的话，键合可以伴随着要键合的各个表面的适当的在先处理和/或供给热能和/或供给附加的键合层来进行。
这样，例如，在键合期间进行的热处理可以增强该键合。
还可以通过插在层4和接收衬底5之间的键合层来增强键合，这使得可以与层4和与构成接收衬底5的键合面的材料产生分子键合，它们至少与层4和接收衬底5之间存在的键合一样强。
这样，氧化硅(还称为硅石或SiO2)是可以选择用于制造这种键合层的材料。可以通过在各个键合表面上进行SiO2淀积或通过热氧化而在松弛层4上和/或接收衬底5上形成硅石。
有利地，构成接收衬底5的键合面的材料和/或任选形成的键合层的材料是电绝缘的，以便最终制造SeOI结构20，SeOI结构的半导体层称为转移松弛层4。
一旦已经键合了接收衬底5，为了转移松弛SiGe层4在接收衬底5上而除去晶片10的一部分，由此制造所希望的结构20。
关于松弛SiGe层4在匹配层2一侧上的基本上所有的部分晶片10都被除去了。
参见图1e和1f，这种材料的除去在两个步骤中进行：
如图1e所示，除去材料的第一步，基本上除去关于膜3的匹配层2一侧上的晶片10的整个部分。
为此，第一材料除去操作包括在匹配层2的区域中分离施主晶片，匹配层2的区域事先已经被消弱的。
因此两项公知的非限制性技术可以执行这个操作：
第一项技术，被称为Smart-Cut技术，对于本领域技术人员是公知的(并且其说明可以在关于晶片减小技术的大量作品中发现)，包括注入原子物质(如氢离子)，然后对形成脆性区的注入区进行热处理和/或机械处理，或者另外供给能量，以便在脆性区中分离。
分离如此形成在匹配层2中的脆性区可以除去晶片10的大部分，以便获得包括匹配层2的其余部分、应变硅膜3、松弛SiGe层4、任选的键合层以及接收衬底5的结构。
第二项技术包括：通过产生至少一个多孔层而获得弱界面，例如在文献EP-A-0849788中所述的，然后对弱层进行机械处理，或者另外供给能量，以便在弱层中分离。
由多孔硅构成的这个弱层形成在支撑衬底1内、支撑衬底1和匹配层2之间、在匹配层2内(例如在缓冲层和松弛层之间)或者在匹配层2上(就是说，在匹配层2和应变硅膜3之间)。
为了在支撑衬底1内形成弱层，有利地在单晶硅晶片上形成多孔层，然后在多孔层上进行第二次生长，以便生长具有与晶片的硅基本上相同的晶格参数的非多孔硅层；则支撑衬底1由晶片、多孔层和非多孔硅层构成。
在弱层上的分离使得可以除去晶片的至少一部分，以便获得包括晶片10、应变硅膜3、松弛SiGe层4、任选的插入键合层和接收衬底5的任选的剩余物的结构。
为了除去在分离之后留下来的多孔硅，有利地进行晶片10的处理，如刻蚀操作或热处理。
如果多孔层位于支撑衬底1内，则有利地进行研磨、化学机械抛光和/或选择化学刻蚀操作，以便除去支撑衬底1的其余部分。
这两项非限制技术可以快速地全部地除去晶片10的主要部分。
例如根据本发明的工艺，它们还允许在其它工艺中再利用晶片10的其余部分。
这样，如果被除去的部分是支撑衬底1，则在已经抛光了支撑衬底1的表面之后，可以如上所述那样进行重新形成匹配层2、膜3和松弛层4的操作。
例如根据上述两项技术之一分离晶片10之后的第二个材料除去操作在于除去匹配层2的其余部分，如果需要的话。
这项操作可以通过选择化学刻蚀来进行，从而使应变硅膜3经受少量刻蚀或不经受刻蚀，这将形成刻蚀停止层。
在这种情况下通过使用刻蚀液的湿刻蚀来刻蚀匹配层2的其余部分，其中刻蚀液具有相对于应变硅膜3的实质选择性，如包括HF/H2O2/CH3COOH(大约1/1000选择率)或HNA(氟化氢-硝酸-乙酸溶液)。
为了除去材料，也可以进行干刻蚀操作，如等离子体刻蚀或通过溅射。
这种化学方法的主要优点是具有能十分快地除去薄层和在分离晶片之后避免通常使用的化学机械抛光处理操作。
然而，在化学刻蚀操作之前可以有利地通过匹配层2的其余部分的搭叠和/或化学机械抛光CMP来进行机械或化学机械磨蚀，尤其是在要除去较厚层的情况下。
这些技术是在本文献中借助例子提出的，但是它们这些例子不构成限制，本发明应该覆盖根据本发明的工艺的适合于从晶片10上除去材料的所有类型的技术。
本发明的第一个应用意味着至少部分地保存膜3，以便制造应变Si/SGOI结构。
任选地，在膜3上进行硅的生长以增厚膜3。
在生长之后获得的应变层应该在临界厚度之下。
由于刻蚀匹配层2的其余部分的最后步骤可能损伤或减薄膜3，因此增厚膜3的优点是返回初始厚度或者更重要的厚度(仍然在临界厚度之下)。
然后这个厚应变硅膜可以用作有源层(由此利用了这种材料所呈现的电子高迁移率)。
任选地，至少氧化在先前的选项期间被增厚或不增厚的膜3的应变硅。
这个氧化步骤的第一重点在于密封SiGe的下层，避免Ge从下层扩散。
第二个重点是发现如果进行附加退火步骤则可以增强在键合界面的键合。
其它优点可以发现例如提高了膜3的质量。
实际上，能在结构中产生一些缺陷例如针孔的约束退火(boundingannealing)步骤一般在一温度范围内进行。如在WO99/52145中所述的，在半导体层上存在SiO2层可以避免退火期间发生的大多数问题。
使用膜3的Si作为氧化的材料与比SiGe材料更容易氧化的Si相比更明智。
本发明的第二个应用意味着着通过化学方法除去膜3，如图1f所示。
为此，优选使用采用刻蚀液的选择刻蚀，其中刻蚀液相对于松弛SiGe层4呈现高选择性，如包括至少一种下列化合物的溶液：KOH(氢氧化钾)、NH4OH(氢氧化铵)、TMAH(氢氧化四甲铵)、EDP(亚乙基二酰胺/焦儿茶酚/吡嗪)或HNO3，或目前研究的溶液具有物质，如HNO3、HNO2H2O2、HF、H2SO4、H2SO2、CH3COOH、H2O2和H2O，如在文献WO99/535339第九页所述的。
这个第二步骤使得可以保持松弛SiGe层4的良好表面质量和良好厚度均匀性。
这样，可以保持与在其生长(如图1c所示)期间获得的基本相同的层质量。
这是因为这个转移层4不必经受外部机械应力，如由CMP处理步骤步骤产生的应力，因此避免了与这些应力相关的缺陷的出现。
然而，在特定情况下，为了除去任何轻微的表面粗糙性而进行软抛光(soft polishing)。
因此，获得了最后松弛的衬底上SiGe结构，特别是，如果松弛的SiGe层4的下层材料是电绝缘体，则获得了松弛的绝缘体上SiGe结构(还称为SGOI结构)。
在这种结构的一种特定应用中，可以在松弛SiGe层上进行任何外延处理，如另一SiGe层的外延或应变硅层的外延。
在后种情况下，可以获得Si/SGOI最终结构，其中硅层被应变。
已经完成最终结构之后，可以任选地进行处理步骤，如像热处理等的处理处理，以便进一步增强与接收衬底5的键合界面。
本发明不限于SiGe晶格参数匹配层2，而是可以应用于由其它类型的类型III-V材料或能使外延过生长的膜3的材料发生应变的其它材料构成的匹配层2。
本发明不限于应变硅的膜3，而是可以延伸到由III-V材料或能被下层匹配层2应变的其它材料构成的膜。
最后，本发明不仅涉及转移松弛SiGe层4，而且一般还涉及转移能根据本发明的工艺转移的任何类型的半导体的层。
在半导体层中，可以给其添加其它构成，如该层中的碳，碳浓度基本上小于或等于50％，或者特别是小于或等于5％的浓度。
Claims (24)
1、一种制造结构的方法，所述结构包括从晶片(10)获得的半导体材料的薄层的，其中晶片(10)包括晶格参数匹配层(2)，该晶格参数匹配层(2)包括选自具有第一晶格参数的半导体材料的上层，其特征在于：该方法包括如下步骤：
(a)在匹配层(2)的上层上生长膜(3)，所述膜(3)是选自半导体材料的材料，所述膜(3)是具有基本上与第一晶格参数不同的标称晶格参数的材料，所述生长的膜(3)具有足够小的厚度以便保持位于下面的匹配层(2)的上层的第一晶格参数并由此被应变；
(b)在膜(3)上生长松弛层(4)，所述松弛层(4)的材料是选自具有基本上与第一晶格参数相同的标称晶格参数的半导体材料；
(c)除去晶片(10)的一部分，包括下列操作：
-在匹配层(2)中形成脆性区；和
-为了在脆性区水平上分离包括所述松弛层(4)的晶片(1)的部分而供给能量，由此形成要制造的所述结构。
2、根据前述权利要求的制造结构的方法，其特征在于：在步骤(b)之后进行附加步骤，其中在附加步骤将接收衬底(5) 键合到松弛层(4)一侧上的晶片(10)上。
3、根据前述权利要求的制造结构的方法，其特征在于：所述接收衬底(5)由硅制成。
4、根据前两项权利要求任一项的制造结构的方法，其特征在于：在键合之前，音译不进行在所述接收衬底(5)和晶片(10)之间形成至少一个键合层的步骤，该键合层形成在接收衬底(5)上和/或晶片(10)的键合面上。
5、根据前述权利要求的制造结构的方法，其特征在于：键合层是电绝缘材料。
6、根据前述权利要求的制造结构的方法，其特征在于：所述键合层由硅石构成。
7、根据前述权利要求的制造结构的方法，其特征在于：所述键合层是通过热氧化形成的。
8、根据前述权利要求之一的制造结构的方法，其特征在于：通过在基本上等于注入深度的深度上向匹配层(2)中注入物质而形成脆性区。
9、根据权利要求1-7之一的制造结构的方法，其特征在于：在步骤(b)之前，通过使松弛层(4)下面的层多孔化而形成脆性区。
10、根据前述权利要求之一的制造结构的方法，其特征在于步骤(c)，包括在步骤(c)的能量供给操作之后的至少一个选择刻蚀操作。
11、根据前述权利要求的制造结构的方法，其特征在于：相对于膜(3)选择刻蚀操作涉及刻蚀匹配层(2)的其余部分(在通过能量供给来分离晶片(10)之后)。
12、根据前述权利要求的制造结构的方法，其特征在于：还包括在膜(3)上的半导体材料的生长，该半导体膜基本上与膜(3)的材料之一相同。
13、根据前述两项权利要求任一项的制造结构的方法，其特征在于：还包括膜(3)的氧化。
14、根据前述权利要求的制造结构的方法，其特征在于：在氧化的同时或者其之后进行退火处理，这个退火处理能增强键合界面。
15、根据权利要求10或11的制造结构的方法，其特征在于：选择刻蚀操作涉及相对于松弛层(4)对膜(3)进行刻蚀。
16、根据前述权利要求之一的制造结构的方法，其特征在于：还包括在步骤(c)之后在松弛层(4)上生长层的步骤。
17、根据前述权利要求的制造结构的方法，其特征在于：在松弛层(4)上生长的层由应变材料构成。
18、根据前述权利要求之一的制造结构的方法，其特征在于：
-匹配层(2)由硅锗构成，匹配层(2)包括缓冲层和在膜(3)下面的松弛层，其中缓冲层中的锗浓度在沿厚度增加；
-应变材料的膜(3)由硅构成；
-松弛层(4)由基本上松弛的硅锗构成，其中锗浓度基本上等于匹配层(2)的松弛层的锗浓度。
19、根据前述两项权利要求的制造结构的方法，其特征在于：在松弛层(4)上形成的生长层由应变硅构成，以便基本上保留下层松弛层(4)的晶格参数。
20、根据前述权利要求之一的制造结构的方法，其特征在于：晶片(10)包括至少一层进一步含有碳的层，其中该层中的碳浓度基本上小于或等于50％。
21、根据前述权利要求之一的制造结构的方法，其特征在于：晶片(10)包括至少一层进一步含有碳的层，其中该层中的碳浓度基本上小于或等于5％。
22、一种在正是执行根据权利要求2-21之一的方法的步骤(c)之后获得的中间结构，中间结构依次包括衬底(5)、具有第一晶格参数的第一层、应变材料的膜(3)、和由基本上松弛材料构成的上层，所述松弛材料具有基本上与第一晶格参数相同的标称晶格参数，其特征在于：上层的自由表面呈现分离后脆性区表面的特征。
23、应用根据权利要求1-20所述的方法的下列一种“绝缘体上半导体”结构时的产品：
SGOI；应变Si/SGOI、SiGe/应变Si/SGOI；SiO2/SGOI。
24、根据前述权利要求的应用，其特征在于结构“绝缘体上半导体”包括含有碳的半导体层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| FR02/08600 | 2002-07-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1666330A true CN1666330A (zh) | 2005-09-07 |
| CN100477150C CN100477150C (zh) | 2009-04-08 |
Family
ID=29763664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB038162032A Expired - Lifetime CN100477150C (zh) | 2002-07-09 | 2003-07-09 | 制造包含薄半导体层的结构的方法、所获得的中间结构以及该方法的应用 |
Country Status (11)
| Country | Link |
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| US (1) | US6991956B2 (zh) |
| EP (2) | EP1535326B1 (zh) |
| JP (2) | JP2005532688A (zh) |
| KR (1) | KR100796832B1 (zh) |
| CN (1) | CN100477150C (zh) |
| AT (2) | ATE442667T1 (zh) |
| AU (2) | AU2003249475A1 (zh) |
| DE (2) | DE60329192D1 (zh) |
| FR (1) | FR2842349B1 (zh) |
| TW (1) | TWI289900B (zh) |
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-
2002
- 2002-07-09 FR FR0208600A patent/FR2842349B1/fr not_active Expired - Fee Related
-
2003
- 2003-07-09 AT AT03762848T patent/ATE442667T1/de not_active IP Right Cessation
- 2003-07-09 AU AU2003249475A patent/AU2003249475A1/en not_active Abandoned
- 2003-07-09 CN CNB038162032A patent/CN100477150C/zh not_active Expired - Lifetime
- 2003-07-09 WO PCT/IB2003/003466 patent/WO2004006327A2/en active Application Filing
- 2003-07-09 JP JP2004519128A patent/JP2005532688A/ja active Pending
- 2003-07-09 WO PCT/IB2003/003497 patent/WO2004006311A2/en active Application Filing
- 2003-07-09 KR KR1020057000477A patent/KR100796832B1/ko active IP Right Grant
- 2003-07-09 AT AT03762850T patent/ATE443344T1/de not_active IP Right Cessation
- 2003-07-09 EP EP03762848A patent/EP1535326B1/en not_active Expired - Lifetime
- 2003-07-09 TW TW092118765A patent/TWI289900B/zh not_active IP Right Cessation
- 2003-07-09 EP EP03762850A patent/EP1522097B9/en not_active Expired - Lifetime
- 2003-07-09 DE DE60329192T patent/DE60329192D1/de not_active Expired - Lifetime
- 2003-07-09 AU AU2003250462A patent/AU2003250462A1/en not_active Abandoned
- 2003-07-09 DE DE60329293T patent/DE60329293D1/de not_active Expired - Lifetime
- 2003-07-09 JP JP2004519126A patent/JP4904478B2/ja not_active Expired - Lifetime
-
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- 2005-01-10 US US11/032,844 patent/US6991956B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104517883A (zh) * | 2013-09-26 | 2015-04-15 | 中国科学院上海微系统与信息技术研究所 | 一种利用离子注入技术制备绝缘体上半导体材料的方法 |
| CN104517883B (zh) * | 2013-09-26 | 2017-08-15 | 中国科学院上海微系统与信息技术研究所 | 一种利用离子注入技术制备绝缘体上半导体材料的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1535326B1 (en) | 2009-09-09 |
| US20050191825A1 (en) | 2005-09-01 |
| US6991956B2 (en) | 2006-01-31 |
| WO2004006327A2 (en) | 2004-01-15 |
| KR100796832B1 (ko) | 2008-01-22 |
| AU2003250462A1 (en) | 2004-01-23 |
| WO2004006311A2 (en) | 2004-01-15 |
| EP1535326A2 (en) | 2005-06-01 |
| AU2003249475A1 (en) | 2004-01-23 |
| JP2005532688A (ja) | 2005-10-27 |
| FR2842349A1 (fr) | 2004-01-16 |
| EP1522097A2 (en) | 2005-04-13 |
| EP1522097B1 (en) | 2009-09-16 |
| AU2003250462A8 (en) | 2004-01-23 |
| TWI289900B (en) | 2007-11-11 |
| DE60329293D1 (de) | 2009-10-29 |
| WO2004006311A3 (en) | 2004-03-04 |
| DE60329192D1 (de) | 2009-10-22 |
| JP2005532687A (ja) | 2005-10-27 |
| EP1522097B9 (en) | 2010-03-03 |
| TW200411820A (en) | 2004-07-01 |
| CN100477150C (zh) | 2009-04-08 |
| WO2004006327A3 (en) | 2004-03-04 |
| JP4904478B2 (ja) | 2012-03-28 |
| KR20050018984A (ko) | 2005-02-28 |
| FR2842349B1 (fr) | 2005-02-18 |
| ATE443344T1 (de) | 2009-10-15 |
| ATE442667T1 (de) | 2009-09-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20090408 |
|
| CX01 | Expiry of patent term |