TWI289900B - Transfer of a thin layer from a wafer comprising a buffer layer - Google Patents

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Description

1289900 A7 B7 五、發明說明（！） 5 10 15 經濟部智慧財產局員工消費合作社印製 20 一、 發明所屬之技術領域 本發明與將晶圓上的薄層移轉到接收基體有關， 以便形成諸如絕緣體上半導體的結構，亦稱為以〇1(Semiconductor_〇n-Insulator)結構。二、 先前技術 廷類移轉的第一個目的通常是為了製造活性層特 別薄且要求整面厚度特別均勻的電子結構，所謂活性 層是指包含或將要包含電子組件的層。 移轉的第二個目的是經由將活性層從包含緩衝層 的晶圓移轉到接收基體上以製造這些結構。 移轉的第二個目的是提供部分晶圓再使用的可能 f生，特別疋至少部分的緩衝層，以供另一次移轉之 用。 '緩衝層”意指具有不同晶格參數之兩結晶結構間的 中間層，其一面的晶格參數與第一結構實質上相同， 另一面的晶格參數則與第二結構實質上相同。 因此’晶圓例如可以是一單晶石夕（也稱為Si)晶圓， 其上有一經由緩衝層製造的矽_鍺鬆弛層（也稱為 SiGe) ’儘管此兩材料間的晶格參數不同。 歎、弛層意、才旨具有結晶鬆弛率以χ光繞射或汉咖扣 光譜測量要優於50%的半導體材料層。具有跳鬆弛 率的層，其晶格參數與該層㈣的格參數實質 上相同，易言之’整塊材料的晶格參數是均衡的。 1289900 B7 五、發明說明（2) 反之，“應變層”意指任何半導體材料層在晶體生長 (諸如磊晶）期間，它的結晶結構在張力或壓縮中被應 變，需要至少一個晶格參數與此材料的標稱晶格參數 實質地不同。 5 因此，緩衝層使得可以在矽基體上生長SiGe層， 而沒有被基板應變的SiGe層。 i 通常，在市面上無法獲得整塊的SiGe，因此，在 晶圓上使用緩衝層以便在表面上得到鬆弛的SiGe層， 得以使其產生具有等同於整塊SiGe基體之功能的結 10 構。 介於矽晶圓與鬆弛之SiGe層間的緩衝層通常是由 SiGe製成，其中鍺含量的百分比從晶圓朝向鬆弛層在 晶圓厚度方向逐漸增加。 因此，能做到： 15 -鍺含量從晶圓朝向鬆弛層逐漸增加； -限制因晶格參數不同所造成的瑕疵，以使這些 瑕疵被掩蓋； 經濟I智慧財產局員工消費合作社印製 -於穩定夠厚之鬆弛SiGe層表面上磊晶生長不同 材料的膜，使該膜被應變，以便修改該膜的晶 20 格參數但不影響鬆弛SiGe層者。 基於以上各理由，緩衝層必須夠厚，典型的厚度 值要大於1微米。 將磊晶生長在這類緩衝層上的鬆弛材料層從晶圓 移轉到接收基體上的處理是習知技術。 -4- 本紙張尺度適用中國國家標準(CNS)A4規格（210x297公釐） 1289900 A7 B7 五、發明說明（3) 例如，在L· J. Huang等人所著的IJBM文獻（“^/6^ On-Insulator prepared by wafer bonding and layer transfer for high-performance field-effect transistors”、. Applied Physics Letters, 26/02/2001，Vol· 78，No· 9)， 5 以及WO 02/33746文件等中所提出，其中， SGOI(Silicon-Germanium-On-Insulator)結構是製造自 包含單晶矽支撐基體、SiGe緩衝層及鬆弛之SiGe層之 連續結構的晶圓。 在L· J· Huang等人的文獻中使用的方法之一是進行 10 該申請人的Smart-Cut®處理（此為熟悉此方面技術之人 士所習知的技術，且在與晶圓縮減技術有關的若干文 獻中也可發現對其的描述），用以取下鬆弛的SiGe層， 藉由接合到被氧化的接收基體上之方法將其移轉，因 此製造出SGOI結構。 15 儘管此方法有其優點，但在被移轉的層表面上會 形成些許粗糙的區域，必須接著進行表面加工的步 經濟部智慧財產局員工消費合作社印製 通常’此加工步驟是使用化學-機械拋磨或化學-機 械整平（CMP)法進行，但此方法可能會產生表面瑕疵 20 (諸如應變··硬化區），可能會不盡理想地改變厚度，並 因此致使層的厚度不均勻，以及，可能會拖延SiGe層 之移轉操作的時間，使成本增加。 在WO 02/33746文件所描述的方法中，除了包括 CMP抛磨步驟之外，還要初步的研磨、拋磨、及蝕刻 本紙張尺度適用中國國家標準(CNS)A4規格（210X 297公髮） 1289900 A7 B7 五、發明說明（4) 步驟，以去除部分的晶圓，因此，使得從晶圓上取下 的整個製程受到拖延，因而使得成本更進一步增加， 同時又無法確保層之厚度具有良好的均勻性。 在此情況，上述移轉的第一個目的就無法充分達 5 成。 為嘗試舒解此問題，美國專利5 882 987及美國專 利6 323 108揭示一從包含單晶矽支撐基體、SiGe層， 以及磊晶生長之矽層之連續結構的晶圓接合於經氧化 之接收基體以製造SOI結構的整個製程。 10 在將晶圓接合於接收基體之後，使用Smart-Cut®技 術在晶圓位於矽支撐基體的部分分離。 因此，由部分矽支撐基體、SiGe層及磊晶生長之 矽層之連續結構所組成的結構被取下，整個總成接合 於經氧化的接收基體。 15 接著對該結構進行兩次連續的選擇性蝕刻操作， 俾使首先以蝕液去除矽支撐基體剩下的部分，此時以 SiGe層做為止擋層，接著以蝕液去除SiGe層，此時以 矽層做為止擋層。 經濟紙智慧財產局員工消費合作社印製 最後得到的結構是具有表面矽層的SOI結構。 20 因此，SeOI結構與薄且整個厚度均勻的半導體層 一起得到，與初始磊晶生長的層實質上相同，同時， 可避免使用除了選擇性蝕刻操作外的加工步驟。 不過，介於矽晶圓與磊晶生長之矽層間之SiGe層 的典型厚度在〇力1到0.2微米之間，如前所述，此厚度 本紙張尺度適用中國國家標準(CNS)A4規格（210x297公釐） 1289900 A7 B7 五、發明說明（5) 無法滿足做為矽晶圓與可能存在冬鬆弛SiGe層間的緩 衝層。 因此，該晶圓並不包括緩衝層。 因此，在此情況，上述移轉的第二個目的無法達 5 成。 此外，在厚度為此數量級之SiGe插入層之後的結 構狀態（應變的、鬆弛的或在兩者之間）沒有明確的定 義。 現在，與移轉有關的另一主要目的也是製造包含 10 一或多層結構狀態受實質控制的最終結構，諸如實質 鬆弛的SiGe層，按美國專利6 323 108之描述製造的結 構似也無法保證。 至於WO 01/99 169—文，此文獻提供的製程是以 在於矽基體、SiGe緩衝層、鬆弛SiGe層以及選用之應 15 變矽或SiGe層之連續結構的晶圓製造在選用之其它應 變矽或SiGe層上有鬆弛之SiGe層的最終結構。 經濟部智慧財產局員工消費合作社印製 在將晶圓接合到接收基體後，製造這類結構所使 用的技術包括經由選擇性蝕刻矽基體及SiGe緩衝層以 去除不需要保留的晶圓材料。 20 雖然此技術為吾人所熟知，可以獲得厚度很薄且 整面均勻的薄層，但化學蝕刻會致使矽基體及SiGe緩 衝層被破壞。 因此，這些製程並不允許重複使用部分的晶圓， 且特別至少是緩衝層的部分，做另一次的層移轉。 本紙張尺度適用中國國家標準(CNS)A4規格（210x297公釐） 1289900 at ___B7_ 五、發明說明（6) 因此，在此情況，前文所提移轉的第三個目的無 法達成。 WO 02/15244文獻中描述提供一移轉前的源晶圓， 包含鬆弛SiGe層/應變Si/SiGe層/SiGe緩衝層/石夕基體結 5構。 接著，移轉的操作包括在應變之矽層的層次進行 Smart-Cut®處理。 由於這類層的厚度，因此，在應變的矽中佈植離 子的操作很困難，並因此導致SiGe層内佈植處四周的 10 結構損壞。 三、發明内容 為達成這些目的，本發明的第一態樣提供一種製 造包含得自晶圓之半導體材料薄層之結構的方法，該 15晶圓包含晶格參數匹配層，該匹配層包含材料選用自 具有第-晶格參數之半導體材料的上層，其特徵為該 方法包含以下步驟： 經濟部智慧財產局員工消費合作社印製 (a) 在匹配層的上層上生長一層材料選用自半導體 材料的膜，該膜之材料具有的標稱晶格參數與第一晶 2〇格參數實質上不同，其中，所生長之膜的厚度薄到= 以保持下方匹配層之上層的第一晶格參數，且因此被 應變； (b) 在膜上生長其材料選用自半導體材料的鬆弛 層，該層具有的標稱晶格參數與第一晶格參數實質上
本紙張尺度適用中國國家標準(cns)A4規格（21〇乂297公楚） A7 B7 1289900 五、發明說明（7) 相同； (C)移除部分的晶圓，包含以下的操作： -在匹配層内成形一脆化帶；以及 -將能量供應到脆化帶層次以使其分離，部分 5 的晶圓包含鬆弛層，因此，形成所要製造的結構。 按照本發明之方法進一步的特徵如下： -在步驟（b)之後，執行一附加步驟，其中，在晶 圓的鬆弛層側接合一接收基體； -在此情況，接收基體是以矽製成； 10 -在上述兩情況中，於接合前，再在接收基體與晶 圓間執行至少成形一接合層的步驟，接合層成形在接 收基體上及/或晶圓的接合面上； -在上述情況中，接合層是電氣絕緣的材料，諸如 石夕。 15 -將物種植入匹配層内一深度以形成脆化帶，脆化 帶的深度實質上等於植布的深度； -在步驟（b)之前，將鬆弛層下方的層多孔化以形 成脆化帶； 經濟部智慧財產局員工消費合作社印製 -在步驟（c)的能量供應操作之後，步驟（c)包含至 20 少一次選擇性蝕刻操作； -在上述後兩情況其中之一中，選擇性姓刻操作與 蝕刻關於膜之匹配層之剩餘部分有關（在供應能量以使 晶圓分離之後）， -進一步包含在膜上生長半導體材料，該半導體材 -9- 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） 15 1289900
料與其之一的膜（3)實質上相同； -進一步包含膜的氧化； -與氧化同時或之後進行退火處理的操作此退火 處理用以強化接合介面。 5 在上述情財，選擇祕刻操作與_關於觀 層的膜有關； -在步驟(C)之後’製程進一步包含在鬆弛層上生 長一層的步驟； _在上述情況中，在鬆弛層上的生長層是由應變材 10 料製成； -匹配層是由矽-鍺製成（匹配層包含一鍺濃度隨厚 度增加的緩衝層，且有一鬆弛層在膜的下方），應變材 料的膜是由矽製成，鬆弛層是由實質上鬆弛的矽-鍺製 成’其錯?辰度實質上等於匹配層之鬆弛層的鍺濃度）； -在上述兩情況中，製造在鬆他層上的生長層是由 應變矽製成，以便實質地保存下層鬆弛之矽-鍺層的晶 格參數； -此外，晶圓中還至少包含一含碳的層，此層中的 碳濃度實質上小於或等於50% ; -此外’晶圓中還至少包含一含碳的層，此層中的 碳濃度實質上小於或等於5% ; 按照第二態樣，本發明提供 -在按照本發明之製程的植入步驟期間所得到的中 間結構，由基體、包含具有第一晶格參數之上層的晶 -10- 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐）
經濟部智慧財產局員工消費合作社印製 20 1289900 A7 B7 五、發明說明（9) 格參數匹配層、標稱晶格參數與第一晶格參數實質不 同的應變材料的膜、以及由實質上鬆弛之材料製成且 標稱晶格參數與第一晶格參數實質相同之層所構成的 連續結構； 5 按照第三態樣，本發明提供一應用： -提供以下任何一種“絕緣體上半導體”結構的產 品：SGOI、應變的 Si/SGOI、SiGe/應變的 Si/SGOI、 Si02/SGOI ； -“絕緣體上半導體”結構包含一含有碳的半導體 10 層。 經由配合附圖閱讀以下詳細描述實施本發明之較 佳製程的非限制性實例，將可更清楚明瞭本發明的其 它態樣、目的及優點。 四、實施方式 15 以下將描述按照本發明之方法的實例，現請參閱 圖la，從晶圓10開始，晶圓10首先存在於單晶矽支撐 基體1及SiGe晶格參數匹配層2。 經濟t智慧財產局員工消費合作社印製 “晶格參數匹配層”意指任何具有緩衝層行為，且在 表面上具有一層實質上鬆弛的材料，沒有可見到的結 20 構瑕疫，諸如錯位（dislocations)的結構。 因此，在吾人的例中，所選用的SiGe匹配層2係存 在於SiGe緩衝層及在其表面上鬆弛的SiGe層的連續結 構較佳。 緩衝層以具有從與支撐基體介面1均勻生長之鍺濃 -11- 本紙張尺度適用中國國家標準(CNS)A4規格（210x297公釐） A7 B7 1289900 五、發明說明（10) 度較佳，其理由如前文的解釋。其厚度典型上介於i 到3微米之間，以便在表面上得到良好的鬆他結構。 以磊晶在緩衝層的表面形成鬆弛的SiGe層較佳， 且其厚度視情況而定，其變化範圍很寬，典型的厚度 5 在〇·5到1微米之間。 在鬆弛的SiGe層内，矽中的鍺濃度值並無限制， 但以大於15%較佳，以便能在下一生長步驟中（如圖 所示）得到應變的矽膜3，典型上在15%到30%之間，但 也可大於30%。 10 此30%的限制表示是目前技術的典型限制，但未來 可能會有改變。 現請參閱圖lb，在SiGe匹配層2上生長碎膜3。 第一種情況是在原位置生長膜3，直接在下方的匹 配層2上繼續成形，在此情況匹配層2亦因層的生長而 15 較佳成形。 第二種情況是先對下方匹配層2的表面進行溫和的 表面加工（例如以CMP拋磨）步驟之後再生長膜3。 石夕膜3以磊晶成形較佳，諸如使用化學氣相沈積 (CVD)及分子束磊晶（MBE)等技術。 20 因此’膜3之石夕的標稱晶格參數被匹配層2強制增 加，以使其與其所生長的基體實質上一致，並因此加 入了内部張力應變。 吾人需要成形極薄的石夕膜3，這是因為膜太厚會致 使膜之厚度内朝向矽的標稱晶格參數鬆弛產生應變及/ -12- 本紙張尺度適用中國國家標準(CNS)A4規格（210x297公釐）
經濟部智慧財產局員工消費合作社印製 1289900 五、發明說明~ 或在膜3内產生瑕疯。 典型上，膜3的厚度小於200埃，以避免其内的應 變出現任何鬆弛。 現請參閱圖1c，在應變的矽膜3上生長鬆弛的SiGe 5層4 ’以磊晶技術（例如CVD或MBE)較佳。 此鬆他的SiGe層可以在下方的臈3生長完後立刻在 原位置生長，或者，先對下方膜3的表面進行溫和的 表面處理步驟（諸如CMP拋磨步驟）後再生長。 此層4中的鍺濃度與存在於匹配層2之接合面附近 10的鍺濃度實質上相同，以便保持鬆弛SiGe層位在此平 面的標稱匹配參數與匹配層2及保存於應變矽膜3内的 相同。 此鬆他SiGe層4的厚度從數十到數百奈米，以1〇到 100奈米之間較佳。 15 現請參閱圖Id，接收基體5與鬆弛的以&層4接合 較佳。 此接收基體5可由例如石夕製成，或由其它類型的材 料組成。 經濟部智慧財產局員工消費合作社印製 將接收基體5與鬆弛層4緊密接觸以有利於基體5與 20層4間產生長分子黏著（晶圓接合）以便接合。 Q. Y· Tong， U· Gosele 及 Wiley 所著的 “Semiconductor Wafer Bonding” (Science and Technology，Interscience Technology)特另丨j 描述 了接合 的技術及不同型式。 -13- 本紙張尺度適用中國國家標準(CNS)A4規格（210x297公釐） 1289900
本紙張尺度適用中國國家標準(CNS)A4規格（210 χ 297公釐） A7 B7 1289900 五、發明說明（13) 相關之匹配層2之側的所有晶圓1 〇部分。 為做到此’去除材料的第一步操作是將在此區已 事先弱化之匹配層2中的施體晶圓區域分離。 有兩項為吾人所習知的非限制性技術可用來進行 5 此項操作： 第一項技術稱為Smart-Cut®技術，此項技術為熟悉 此方面技術之人士所熟知（在很多與晶圓縮減術有關的 文獻中都可發現對其的描述），在於先植入原子物種 (諸如氫離子），並對稍後形成一脆化帶之植入區進行 10熱處理及/或機械處理，或供應其它的能量，以便在跪 化帶分離。 因此，從成形在匹配層2内的脆化帶分離將可去除 絕大部分的晶圓10 ,可得到的結構包含剩下的匹配層 2，應變的石夕膜3，鬆弛的SiGe層4，選用的接合層以 15 及接收基體5。 第二項技術在於經由產生至少一層多孔層以得到 一弱介面，如文獻ΕΡ-Α-0 849 788中所描述，並接著 對弱化層進行機械性的處理，或供應其它的能量，以 便從被弱化的層分離。 20 此多孔矽所產生的弱化層可成形在支撐基體丨内、 介於支撐基體1與匹配層2之間、在匹配層2内（例如介 於缓衝層與鬆弛層之間）、或者在匹配層2之上（易古 之，位於匹配層2與應變的石夕膜3之間）。 為在支撐基體1内形成弱化層，較佳先在單晶矽晶 -15- 本紙張尺度適用中國國家標準(CNS)A4規格（210x297公楚） •4. 訂· -線丨 經濟部智慧財產局員工消費合作社印製 1289900
5 10 15 經濟部智慧財產局員工消費合作社印製 20 質相同的晶格參數’於是，支撑基體 孔矽層及非多孔矽層組成。 w夕 在弱化層處分離可去除至少部分的晶圓1〇， 的結構包含晶圓ι〇選擇剩下的部分，應變石夕膜3、_ 弛聊層4 ’選擇性插人的接合層，以及接收基體5 為去除分離後仍剩下的多孔石夕，可對晶圓1〇進行 處理，諸如餘刻操作或熱處理等。 如果多孔層位於支撐基體1内，較佳可接著進行研 磨、化學機械拋磨及/或選擇性化學__，以 除支撑基體1的剩餘部分。 此兩項非限制性的技術可以很快速地去除晶圓1〇 的實質部分。 此也可實現在另一製程中再次使用晶圓1〇之取下 部分的可能性，諸如按照本發明的製程例。 因此，如果被去除的部分是支撐基體丨，則在拋光 支撐基體1的表面後，可按以上的描述進行匹配層2、 膜3、鬆弛層4的重建操作。 曰 在按照如上兩項技術其中之一分離晶圓1〇之後， 如有需要，第二次的材料去除操作在於去除匹配層2 的剩餘部分。 此步操作可以選擇性的化學蝕刻進行，因此，應 變石夕膜3只會被少許或不被姓刻，即以其做為蝕刻止 4 線 -16- 本紙張尺度適用中國國家標準(CNS)A4規格（210x297公釐） 1289900 μ B7 五、發明說明（15) 擋層。 在此情況，是以濕蝕蝕刻匹配層2的剩餘部分，所 使用的蝕液對於應變矽膜3具有實質的選擇性，諸如 包含氧氟酸/過氧化氫/醋酸的溶液（選擇性大約 5 1/1000)，或HNA(氧氟酸/硝酸/醋酸溶液）。 也可進行乾蝕操作以去除材料，諸如電漿蝕刻或 錢射。 此化學法的主要優點是對於去除薄層十分快速， 且可避免使用在分離晶圓後通常要用到的化學機械拋 10 磨加工操作。 不過，特別是如果要去除較厚的層，則在化學蝕 刻操作之前，先以機械或化學機械研磨及/或以CMP化 學機械拋磨匹配層2的剩餘部分較佳。 這些技術是經由本文獻的實例提出，但並非是以 15 任何方式構成對本發明的限制，本發明涵蓋適合按照 本發明之製程從晶圓10移除材料之所有類型的技術。 本發明的第一項應用是要保留至少部分的膜3，以 便製造出應變矽/SGOI結構。 經濟部h智慧財產局員工消費合作社印製 可選擇地在膜3上生長矽以加厚膜3的厚度。 20 生長後所得到的應變層仍應保持在臨界厚度以 下。 在蝕刻匹配層2剩餘部分的最後步驟中，可能會破 壞膜3或使其變薄，加厚膜3的優點是使其回復到原始 厚度，或更重要的厚度（仍在臨界厚度以下）。 -17- 本紙張尺度適用中國國家標準(CNS)A4規格（210x297公釐） 經濟部智慧財產局員工消費合作社印製 1289900 B7 五、發明說明（16) 於是，可使用此加厚的應變矽層做為活性層（因 此，利用此材料所顯現的電子高遷移率之優點）。 將先前選擇加厚或不加厚之膜3的應變矽氧化。 此氧化步驟的第一重要性是封住下方的SiGe，避 5 免鍺從其擴散出。 如果為了加強接合介面處的接合強度而實施額外 的退火步驟，即可發現它的第二重要性。 此外，還可發現其它優點，例如，增進膜3的品 10 事實上，接合的退火步驟通常是在會使結構内部 產生某些欠缺（例如針孔）的溫度中進行。如W099/52 145中的描述，在半導體層上若有二氧化矽層，則可 避免退火期間絕大部分的問題。 使用膜3的矽做為材料進行氧化較氧化SiGe材料明 15 智，因為膜3的矽較易氧化。 本發明的第二項應用為使用化學方法將膜3去除， 如圖1 f所示。 為此，以使用對鬆弛SiGe層4呈現高選擇性的蝕液 進行選擇性蝕刻較佳，這類溶液包含以下化合物至少 20 其中之一：氫氧化鉀、氫氧化銨、 TMAH(tetramethylammonium hydroxide) 、 EDP(ethylenediamine/pyrocatechol/pyrazine)或石肖 S变、 或目前正在研究的組合藥劑，諸如HN〇3、 HN02H202、HF、H2S〇4、H2S02、CH3COOH、H202、 -18- 本紙張尺度適用中國國家標準(CNS)A4規格（210x297公釐）
" 經濟部智慧財產局員工消費合作社印製 1289900 a? B7 五、發明說明（17) H20，如文獻W0 99/53539第9頁中的解釋。 此第二步驟可保持鬆弛之SiGe層4良好的表面品質 及良好的厚度均勻性。 因此，層的品質與其生長期間（如圖lc所示）所得到 5 的實質上相同。 這是因為被移轉的層4不會受到外部的機械應力， 諸如因CMP拋光步驟所產生之應力的影響，因此，避 免了與這類應力有關的外表瑕疵。 不過，在某些特例中，要進行軟拋磨以去除任何 10 些微的表面粗度。 因此，最終得到基體上鬆弛之SiGe的結構，如果 鬆弛SiGe層4之下層的材料是電氣絕緣體，即得到絕 緣體上鬆弛之SiGe的最後結構（也稱為SGOI結構）。 在此結構的某特定應用中，可在鬆弛的SiGe層上 15 進行任何的磊晶，諸如其它SiGe層的磊晶，或應變矽 層的蠢晶。 以後者為例，可得到矽/SGOI的最終結構，矽層是 被應變的。 在完成最終結構後，可以選擇性地進行加工步 20 驟，諸如加工處理，例如進行熱處理以進一步加強與 接收基體5接合介面的強度。 本發明的晶格參數匹配層2並不限於SiGe，也可擴 展至由其它III-V族材料或是能使在其上過度磊晶生長 之膜3產生應變的材料構成。 -19- 本紙張尺度適用中國國家標準(CNS)A4規格（210x297公釐）
A7 1289900 B7 五、發明說明（18 ) 本發明的膜3並不限於應變矽，可擴展至由其它III-V族材料或是可被下方匹配層2應變的其它材料。 最後，本發明並不只限於與移轉鬆弛的SiGe層4有 關，一般言之，與能按本發明之製程移轉之任何類型 5 的半導體層的移轉都有關。 可在半導體層中加入其它成分，諸如碳，其在層 中的濃度實質地少於或等於50%，或更特別是少於或 等於5%。 10 五、圖式簡單說明 圖la至If顯示按照本發明製造包含薄SiGe層之電 子結構之方法的各步驟。 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） 1289900 A7 B7 五、發明說明（19) 圖式之代號說明 %1 ^ 日月 10 晶圓 1 支撐基體 2 SiGe匹配層 3 矽膜 4 鬆弛的SiGe層 5 接收基體 20 絕緣體上半導體結構 代表圖Id之代號說明 元件 代號 1 2 3 4 5 說 明 支撐基體 SiGe匹配層 矽膜 鬆弛的SiGe層 接收基體 5 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐）

Claims (1)

  1. A8 專利申請案第92118765號 B8 ROC Patent Appln. No. 92118765 C8 修正後無劃線之中文申請專利範圍替換本-附件(二: D8 Amended Claims in Chinese - Enel.(II) 六、申請專利範圍 經濟部智慧財產局員工消費合作社印製 1289900 (民國96年2月9日送呈） (Submitted on February 9, 2007) 1. 一種製造一結構的方法，該結構包含得自晶圓（10) 之半導體材料薄層，晶圓（10)包含晶格參數匹配層 (2)，匹配層（2)包含材料選用自具有第一晶格參數 之半導體材料的上層，其特徵包含以下步驟： 5 (a)在匹配層（2)的上層上生長一層材料選用自半 導體材料的膜（3)，該膜（3)之材料具有的標稱 晶格參數與第一晶格參數實質上不同，該生 長之膜（3)的厚度薄到足以保持下方匹配層（2) 之上層的第一晶格參數，且因此被應變； 10 (b)在膜（3)上生長鬆弛層（4)，該鬆弛層（4)的材料 選用自具有的標稱晶格參數與第一晶格參數 實質上相同之半導體材料； (c)移除部分的晶圓（10)，包含以下的操作： -在匹配層（2)内成形一脆化帶；以及 15 -供應能量以在脆化帶層次使包含鬆弛層（4) 之部分的晶圓（10)分離，因此，形成所要製 造的結構。 2. 如申請專利範圍第1項所述之製造一結構的方法， 其中，步驟（b)之後，執行一附加步驟，其中，在晶 20 圓（1 〇)的鬆弛層（4)侧接合一接收基體（5)。 3. 如申請專利範圍第2項所述之製造一結構的方法， 其中接收基體（5)是以矽製成。 4. 如申請專利範圍第2項所述之製造一結構的方法， 其中，於接合前，進一步執行在接收基體與晶圓 -22 -
    本紙張尺度適用中國國家標準(CNS)A4規格（210x297公釐） L:\menu\pending-92\9237 1 -範圍-接.doc 1289900 六、申請專利範圍 (10)間至少成形一接合層的步驟，接合層成形在接 收基體（5)上及/或晶圓（1〇)的接合面上。 5·如申請專利範圍第4項所述之製造一結構的方法， 其中’接合層是電氣絕緣材料。 6·如申請專利範圍第5項所述之製造一結構的方法， 其中，接合層是以矽土（Silica)製成。 7.如申請專利範圍第6項所述之製造一結構的方法， 其中’接合層是以熱氧化成形。 8♦如申請專利範圍第丨項所述之製造一結構的方法， 其中，脆化帶是將物種植入匹配層（2)内一深度以形 成’脆化帶的深度實質上等於植布深度。 9·如申請專利範圍第丨項所述之製造一結構的方法， /、中在步~ (b)之韵，將鬆弛層（4)下方的層多孔 化以形成脆化帶。 1〇,如申請專利範圍第1至第9項任一項所述之製造一 結構的方法，其中，在步驟（c)的能量供應操作之 後，步驟（c)包含至少一次的選擇性蝕刻操作。 11 ·如申請專利範圍第10項所述之製造一結構的方法 ，其中，選擇性蝕刻操作是關於將匹配層（2)之剩 餘部分相對於膜（3)的蝕刻（在供應能量以使晶圓分 離之後）。 12·如申請專利範圍第11項所述之製造一結構的方法 ，其中，進一步包含在膜（3)上生長半導體材料， 該半導體膜與膜（3)實質上相同。 -23 - 本、我張尺度棚巾國國家鮮(CNS)A4規格 (210x297 公釐） 10 訂 15 線 20 消 1289900 六、申請專利範圍 5 10 15 20 =同時或之後進行’此退火處理用《強化: κ如申請專利範圍第ί2項所述之製造一結構的方法 ，其中，進一步包含膜（3)的氧化。 6· 士申明專利|&圍第15項所述之製造—結構的方法 m步包含-退火處理，該退火處理是 二：化同％或之後進行，此退火處理用以強化接 17·如申請專利範圍第1〇項所述之製造一結構的方法 ’其中’選擇性姓刻操作是關於將膜〇)相對於幾 弛層（4)的蝕刻。 、私、 18·如申請專利範圍第u項所述之製造一結構的方法 ，其中，選擇性蝕刻操作是關於將膜（3)相對於鬆 弛層（4)的蝕刻。 & 19·如申請專利範圍第丨至第9項任一項所述之製造一 結構的方法，其中，在步驟（c)之後，製程進—步 包含在鬆弛層（4)上生長一層的步驟。 20·如申請專利範圍第19項所述之製造一結構的方法 ，其中，在鬆弛層（4)上的生長層是由應變的材料製成。 ” 線 -24 - 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公t ) 六
    專利範
    21.如申請專·圍第！至第9項任—項所述之製造— 結構的方法，其特徵為·· 5 匹配層（2)是由矽_鍺製成 層，其鍺濃度隨厚度增加 的下方； 匹配層（2)包含一緩衝 且有一鬆弛層在膜（3) -應變材料的膜（3)是由矽製成； -鬆，層⑷是由實質上鬆他的^錯製成，其錯濃 度實質上等於匹配層（2)之鬆弛層的鍺漠度。 泛如申請專利範圍第21項所述之製造—結構的方法 ，其中，在步驟⑷之後’製程進一步包含在鬆弛 層⑷上形成-生長層的步驟，該生長層是由應變 的石夕製成，以便實質地保存下層鬆弛層⑷的晶格 參數。 15 23.如申請專利範圍第1至第9項任一項所述之製造_ 5 結構的方法，其中，晶圓（10)中還至少包含—含碳 的層，該層中的碳濃度小於或等於50%。 24.如申請專利範圍第丨至第9項任一項所述之製造— 結構的方法，其中，晶圓（1 〇)中還至少包含一含碳 的層，該層中的碳濃度小於或等於5%。 、 20 25. —種按照申請專利範圍第2至第9項之方法在步驟 (0之實施後所得到的中間結構，其包含連續的基 體（5)、具有第一晶格參數的第一層、應變材料的 膜（3)、以及由實質上鬆弛且標稱晶格參數與第一 晶格參數實質上相同之材料製成的上層，其特徵
    本紙張尺度適用中國國家標準(CNS)A4規格（210x297公釐） 經濟部智慧財產局員工消費合作社印製 6 2 1289900 as B8 C8 _D8_ 六、申請專利範圍 為：上層的自由表面呈現分離後之脆化帶表面的 特徵。 26. —種按照申請專利範圍第1至第9項之方法的應用 ，以製造下列“絕緣體上半導體”之一結構：SGOI 5 、應變的 Si/SGOI、SiGe/ 應變的 Si/SGOI、 Si02/SGOI。 27. 如申請專利範圍第26項所述之應用，其中，“絕緣 體上半導體”的結構包含一含有碳的半導體層。 10 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐）
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US6717213B2 (en) * 2001-06-29 2004-04-06 Intel Corporation Creation of high mobility channels in thin-body SOI devices
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
US7510949B2 (en) 2002-07-09 2009-03-31 S.O.I.Tec Silicon On Insulator Technologies Methods for producing a multilayer semiconductor structure
US7018910B2 (en) * 2002-07-09 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Transfer of a thin layer from a wafer comprising a buffer layer
US6953736B2 (en) 2002-07-09 2005-10-11 S.O.I.Tec Silicon On Insulator Technologies S.A. Process for transferring a layer of strained semiconductor material
WO2004019404A2 (en) * 2002-08-26 2004-03-04 S.O.I.Tec Silicon On Insulator Technologies Recycling a wafer comprising a buffer layer, after having taken off a thin layer therefrom
KR100854856B1 (ko) * 2002-08-26 2008-08-28 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 버퍼층을 포함하는 웨이퍼를 그것으로부터 층을 취한 후에기계적으로 재활용하는 방법
US6730576B1 (en) * 2002-12-31 2004-05-04 Advanced Micro Devices, Inc. Method of forming a thick strained silicon layer and semiconductor structures incorporating a thick strained silicon layer
FR2861497B1 (fr) * 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
FR2867307B1 (fr) 2004-03-05 2006-05-26 Soitec Silicon On Insulator Traitement thermique apres detachement smart-cut
US7282449B2 (en) 2004-03-05 2007-10-16 S.O.I.Tec Silicon On Insulator Technologies Thermal treatment of a semiconductor layer
FR2867310B1 (fr) 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
US8227319B2 (en) * 2004-03-10 2012-07-24 Agere Systems Inc. Bipolar junction transistor having a high germanium concentration in a silicon-germanium layer and a method for forming the bipolar junction transistor
FR2868202B1 (fr) * 2004-03-25 2006-05-26 Commissariat Energie Atomique Procede de preparation d'une couche de dioxyde de silicium par oxydation a haute temperature sur un substrat presentant au moins en surface du germanium ou un alliage sicicium- germanium.
US7495266B2 (en) * 2004-06-16 2009-02-24 Massachusetts Institute Of Technology Strained silicon-on-silicon by wafer bonding and layer transfer
US6893936B1 (en) * 2004-06-29 2005-05-17 International Business Machines Corporation Method of Forming strained SI/SIGE on insulator with silicon germanium buffer
JP4826475B2 (ja) * 2004-09-24 2011-11-30 信越半導体株式会社 半導体ウェーハの製造方法
JP4617820B2 (ja) * 2004-10-20 2011-01-26 信越半導体株式会社 半導体ウェーハの製造方法
JP2006140187A (ja) * 2004-11-10 2006-06-01 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法
US7247545B2 (en) * 2004-11-10 2007-07-24 Sharp Laboratories Of America, Inc. Fabrication of a low defect germanium film by direct wafer bonding
FR2880988B1 (fr) * 2005-01-19 2007-03-30 Soitec Silicon On Insulator TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE
FR2886053B1 (fr) 2005-05-19 2007-08-10 Soitec Silicon On Insulator Procede de gravure chimique uniforme
FR2886052B1 (fr) 2005-05-19 2007-11-23 Soitec Silicon On Insulator Traitement de surface apres gravure selective
FR2888400B1 (fr) 2005-07-08 2007-10-19 Soitec Silicon On Insulator Procede de prelevement de couche
KR100707654B1 (ko) 2005-07-26 2007-04-13 동부일렉트로닉스 주식회사 반도체 장치의 소자 분리 구조 및 그 형성방법
FR2891281B1 (fr) * 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
FR2892733B1 (fr) * 2005-10-28 2008-02-01 Soitec Silicon On Insulator Relaxation de couches
US8120060B2 (en) 2005-11-01 2012-02-21 Massachusetts Institute Of Technology Monolithically integrated silicon and III-V electronics
US8063397B2 (en) 2006-06-28 2011-11-22 Massachusetts Institute Of Technology Semiconductor light-emitting structure and graded-composition substrate providing yellow-green light emission
FR2910179B1 (fr) * 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
FR2912550A1 (fr) * 2007-02-14 2008-08-15 Soitec Silicon On Insulator Procede de fabrication d'une structure ssoi.
WO2008135804A1 (en) 2007-05-03 2008-11-13 S.O.I. Tec Silicon On Insulator Technologies Improved process for preparing cleaned surfaces of strained silicon.
FR2922359B1 (fr) * 2007-10-12 2009-12-18 Commissariat Energie Atomique Procede de fabrication d'une structure micro-electronique impliquant un collage moleculaire
FR2947098A1 (fr) * 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
US8492234B2 (en) 2010-06-29 2013-07-23 International Business Machines Corporation Field effect transistor device
US8415253B2 (en) * 2011-03-30 2013-04-09 International Business Machinees Corporation Low-temperature in-situ removal of oxide from a silicon surface during CMOS epitaxial processing
FR2978605B1 (fr) 2011-07-28 2015-10-16 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice comprenant une couche fonctionnalisee sur un substrat support
CN104517883B (zh) * 2013-09-26 2017-08-15 中国科学院上海微系统与信息技术研究所 一种利用离子注入技术制备绝缘体上半导体材料的方法
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure
US20190181218A1 (en) * 2017-12-08 2019-06-13 Qualcomm Incorporated Semiconductor device with high charge carrier mobility materials on porous silicon

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
WO1996015550A1 (en) * 1994-11-10 1996-05-23 Lawrence Semiconductor Research Laboratory, Inc. Silicon-germanium-carbon compositions and processes thereof
KR100304161B1 (ko) 1996-12-18 2001-11-30 미다라이 후지오 반도체부재의제조방법
US5906951A (en) 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
US5882987A (en) 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
FR2777115B1 (fr) * 1998-04-07 2001-07-13 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
WO1999053539A1 (en) 1998-04-10 1999-10-21 Massachusetts Institute Of Technology Silicon-germanium etch stop layer system
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP3884203B2 (ja) * 1998-12-24 2007-02-21 株式会社東芝 半導体装置の製造方法
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
AU6905000A (en) * 1999-08-10 2001-03-05 Silicon Genesis Corporation A cleaving process to fabricate multilayered substrates using low implantation doses
JP3607194B2 (ja) * 1999-11-26 2005-01-05 株式会社東芝 半導体装置、半導体装置の製造方法、及び半導体基板
KR100429869B1 (ko) * 2000-01-07 2004-05-03 삼성전자주식회사 매몰 실리콘 저머늄층을 갖는 ｃｍｏｓ 집적회로 소자 및기판과 그의 제조방법
JP2001284558A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 積層半導体基板及びその製造方法並びに半導体装置
AU2001268577A1 (en) 2000-06-22 2002-01-02 Massachusetts Institute Of Technology Etch stop layer system
EP1309989B1 (en) * 2000-08-16 2007-01-10 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
JP3998408B2 (ja) * 2000-09-29 2007-10-24 株式会社東芝 半導体装置及びその製造方法
US6410371B1 (en) * 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
US6717213B2 (en) * 2001-06-29 2004-04-06 Intel Corporation Creation of high mobility channels in thin-body SOI devices

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