CN1528009A - 可拆除基片或可拆除结构及其生产方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 203
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims description 87
- 238000002360 preparation method Methods 0.000 claims abstract description 12
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 59
- 239000000853 adhesive Substances 0.000 claims description 43
- 230000001070 adhesive effect Effects 0.000 claims description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 36
- 229910052710 silicon Inorganic materials 0.000 claims description 34
- 239000010703 silicon Substances 0.000 claims description 32
- 238000005530 etching Methods 0.000 claims description 31
- 238000005498 polishing Methods 0.000 claims description 27
- 239000000126 substance Substances 0.000 claims description 26
- 238000005520 cutting process Methods 0.000 claims description 18
- 238000000926 separation method Methods 0.000 claims description 18
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 239000002253 acid Substances 0.000 claims description 8
- 238000004377 microelectronic Methods 0.000 claims description 8
- 238000005868 electrolysis reaction Methods 0.000 claims description 5
- 238000002513 implantation Methods 0.000 claims description 4
- 230000002520 cambial effect Effects 0.000 claims description 2
- 210000000056 organ Anatomy 0.000 claims 2
- 239000010410 layer Substances 0.000 description 201
- 238000005516 engineering process Methods 0.000 description 38
- 239000000463 material Substances 0.000 description 36
- 238000012546 transfer Methods 0.000 description 36
- 238000012545 processing Methods 0.000 description 25
- 235000012431 wafers Nutrition 0.000 description 25
- 229910004298 SiO 2 Inorganic materials 0.000 description 21
- 238000000151 deposition Methods 0.000 description 17
- 238000010438 heat treatment Methods 0.000 description 17
- 239000011248 coating agent Substances 0.000 description 16
- 238000000576 coating method Methods 0.000 description 16
- 230000008021 deposition Effects 0.000 description 15
- 230000008569 process Effects 0.000 description 15
- 238000000137 annealing Methods 0.000 description 14
- 238000003486 chemical etching Methods 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 239000011159 matrix material Substances 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 13
- 230000008901 benefit Effects 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 10
- 229910010271 silicon carbide Inorganic materials 0.000 description 10
- 230000000694 effects Effects 0.000 description 8
- 230000000875 corresponding effect Effects 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 7
- 238000007788 roughening Methods 0.000 description 7
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- 230000002829 reductive effect Effects 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 5
- 238000010276 construction Methods 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 239000012530 fluid Substances 0.000 description 5
- 239000007943 implant Substances 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- 229910002601 GaN Inorganic materials 0.000 description 4
- 230000027455 binding Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910003465 moissanite Inorganic materials 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 229910052594 sapphire Inorganic materials 0.000 description 4
- 239000010980 sapphire Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 229910017214 AsGa Inorganic materials 0.000 description 3
- 229910013641 LiNbO 3 Inorganic materials 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 3
- 239000011230 binding agent Substances 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000003698 laser cutting Methods 0.000 description 3
- 239000000696 magnetic material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000004033 plastic Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000003313 weakening effect Effects 0.000 description 3
- BSFODEXXVBBYOC-UHFFFAOYSA-N 8-[4-(dimethylamino)butan-2-ylamino]quinolin-6-ol Chemical compound C1=CN=C2C(NC(CCN(C)C)C)=CC(O)=CC2=C1 BSFODEXXVBBYOC-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- -1 by element Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 235000011007 phosphoric acid Nutrition 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- 229910021426 porous silicon Inorganic materials 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 230000002787 reinforcement Effects 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000003351 stiffener Substances 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 241000239290 Araneae Species 0.000 description 1
- 229910004613 CdTe Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910003327 LiNbO3 Inorganic materials 0.000 description 1
- 208000037656 Respiratory Sounds Diseases 0.000 description 1
- 208000034189 Sclerosis Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000002146 bilateral effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 238000005108 dry cleaning Methods 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000001534 heteroepitaxy Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000009149 molecular binding Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000007645 offset printing Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 238000010008 shearing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 229910052950 sphalerite Inorganic materials 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
- 229910052984 zinc sulfide Inorganic materials 0.000 description 1
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Abstract
本发明涉及一个薄层的准备，包括一个其中在用来产生所述薄层的一个层与一个基片之间产生一个界面的步骤，其特征在于，以这样一种方式形成所述界面，从而它带有一个具有一个第一机械强度级的至少一个第一区(Z1)、和具有显著低于第一区的一个机械强度级的一个第二区(Z2)。通过粘合以不同方式准备的表面、通过在所述区中以不同方式埋入和脆化一个层、或通过一个中间多孔层能产生所述界面。
Description
技术领域
本发明涉及由在一个基片上的一个薄层生产元件和这种薄层/基片组件的生产。基片能是一个初始或中间基片并且能是可拆除的，即，适于与薄层分离。
背景技术
元件日益必须集成到与用来生产它们的那些不同的支撑上。
例如，可以列举在塑料材料基片上或在可弯曲基片上的元件。元件指的是完全或部分“加工”，即完全或部分生产的任何微电子、光电子或传感器(例如，化学、机械、热、生物或生物化学传感器)器件。
能使用一种层转移方法把元件集成到可弯曲支撑上。
有多种其它应用例子，其中层转移技术能提供用来把元件或层集成到事前不适于其生产的支撑上的一种适当解决办法。在相同的思路中，当需要把带有或不带有元件的一个薄层与其原始基片隔离时，例如通过分离或消除后者，层转移技术也非常有用。仍在相同的思路中，翻转一个薄层和把它转移到另一个支撑上提供给工程师有价值的自由度，以设计否则不可能的结构。抽样和翻转薄膜能用来生产埋入结构，例如像用于动态随机存取存储器(DRAM)的埋入电容器，其中与通常的情形截然不同，首先形成电容器，并且然后在新基片上构造电路的剩余部分之前转移到另一个硅基片上。另一个例子涉及称作双栅极结构的晶体管结构的生产。使用一种常规技术在一个基片上生产MOS晶体管的第一栅极，并且然后翻转和转移到一个第二基片上以生产第二栅极和完成晶体管，由此使第一栅极埋在结构中(见，例如，K.Suzuki，T.Tanaka，Y.Tosaka，H.H0 rie and T.Sugii，“High-Speed and Low-Power n+-p+Double-Gate SOI CMOS”，IEICE Trans.Electron.，vol.E78-C，1995，PP.360-367)。
在发光二极(LED)的领域中遇到把薄层与其原始基片隔离的要求，例如，如在文档W.S Wong等，Journal of ElectronicMATERIALS，第1409页，Vol.28，N°12，1999和I.Pollentier等.第1056页，SPIE Vol.1361 Physical Concepts of Materials for NovelOpto-electronic Device Application I(1990)中报告的那样。这里的目的之一在于改进发射光的抽取的控制。另一个目的涉及这样的事实，在这个具体例子中，用来生产外延堆的蓝宝石基片事后体积庞大，特别是因为它是电气绝缘的，这防止对其后表面进行电气接触。对于生长材料的阶段有利的能够在之后除去蓝宝石基片因而显得是希望的。
例如，在对于电信和微波的应用领域中遇到一种相同情形。在这种情况下，希望把元件最终集成到具有高电阻率，典型地至少几kohms.cm的支撑上。然而，一种高电阻基片不必以与通常采用的标准基片相同的成本和相同的质量得到。在硅的情况下，标准电阻率的200和300mm硅晶片是可得到的，而对于大于1kohms.cm的电阻率，200mm尺寸的提供非常少而300mm尺寸根本没有。一种解决办法在标准基片上生产元件和然后在最后加工步骤期间包括把一个包含元件的薄层转移到一个玻璃、石英、蓝宝石等绝缘基片上。
从技术观点出发，这些转移操作的主要好处在于使其中形成元件的层的性质和最后支撑层的那些性质无关，并因此它们在多种其它情形下是有益的。
也可以列举其中对于元件生产有益的基片成本过高的情形。在这种情况下，例如，提供改进性能(较高使用温度、显著提高的最大使用功率和频率等)的碳化硅的成本，但其成本与硅相比非常高，把昂贵基片的一个薄层(在这个例子中是碳化硅)转移到便宜的基片(这里是硅)上、和可能在一次重新循环操作之后重新覆盖用于再次使用的昂贵基片的剩余部分是有益的。转移操作能在元件的生产之前、期间或之后进行。
以上技术在其中得到一个薄基片对于最后应用是重要的所有领域中也能证明是有益的。特别是可以列举大功率用途，不管为了与如果基片较薄则提高的散热有关的原因，还是因为在某些情况下电流必须以与经其电流通过的厚度成第一近似比例的损失流经基片的厚度。也可以列举为了灵活性原因要求一个薄基片的智能卡用途，在较厚或标准厚度基片上生产电路，这首先具有对于各种加工步骤的良好机械阻力的优点，并且第二具有按照与其在一定生产设备上的使用有关的标准的优点。最后薄化通过分离实现。这种分离能伴随有向另一个支撑的转移。在某些情况下，向另一个支撑的转移不是不可缺少的，特别是如果在薄化期间目标最后厚度足以产生自支撑结构。
各种技术能用来把各层从一个支撑转移到另一个。例如可以列举在1985by T.Hamaguchi等，Proc.1EDM，1985，p.688中公开的技术。这些技术由于它们能够使一个层从一个基片转移到另一个上具有很大益处，但它们必须消耗基本基片(它在加工期间破坏)并且不能实现薄膜的均匀转移，除非有一个阻挡层存在(即在基片材料中的一个非均匀层)。
在对于熟悉本专业的技术人员已知的转移方法中，也有可能使用转移可以包含一个微电子元件的全部或部分的薄材料层的一种。这些方法的某些基于通过引入一种或多种含气物质在一种材料内产生一个埋入薄弱层。关于这个主题见公开这样方法的文档US-A-5374564(或EP-A-533551)、US-A-6020252(或EP-A-807970)、FR-A-2767416(或EP-A-1010198)、FR-A-2748850(或EP-A-902843)、及FR-A-2773261(或EP-A-963598)。
对于把膜的全部与一个原始基片分离以把它转移到一个支撑上的目的，一般使用这些方法。得到的薄膜然后可以包含原始基片的一部分。这些膜能用作用于电子或光学元件的生产的活性层。这些可以包含一个元件的某些或全部。
特别是这些方法能够重新使用分离后的基片，对于每次循环消耗非常少的基片。这是因为除去的厚度常常不大于几个微米，而基片厚度典型地为几百个微米。因此有可能得到与由机械应力“可拆下的”(就是说可拆除的)基片类似的基片，特别是在文档US-A-6020252(或EP-A-807970)中公开的方法的情况下。这种具体过程基于形成一个在最后转移时切除的脆弱埋入区域的实施。
基于“搬走”原理的其它方法也把一个薄层与其原始支撑的剩余部分分离，同样不必消耗后者。这些方法一般使用可能与机械力有关的一个埋入中间层的选择性化学蚀刻。这种类型的方法非常广泛地用来把III-V元素转移到不同类型的支撑上(见C.Camperi等，IEEETransactions on photonics technology，vol.3，12(1991)，1123)。如在P.Demeester等的论文，Semicond.Sci.Technol.8(1993)，1124-1135中解释的那样，一般在外延生长步骤之后发生的转移能在元件的生产之前或之后执行(分别通过“后加工”或“预加工”)。
在使用机械强度比基片的剩余部分低的一个(预存在)埋入层得到局部化分离的方法中，可以列举ELTRAN方法(日本专利公开号07302889)。在这种情况下，基于单晶硅上的堆通过多孔区域的形成局部减弱。另一种类似情形包括：在绝缘体硅片(SOI)结构的情况下利用埋入氧化物的存在，否则不管后者是如何标准(即，生产而不寻求任何具体的可拆除性效果)。如果把结构足够强地粘结到另一个基片上并且把一个高应力施加到结构上，则最好在氧化物中实现的局部断裂能导致在整个基片比例上的切削效果。文档“PHILIPSJournal of Research”，vol.49，N° 1/2，1995在第53至55页上表示这种的一个例子。不幸地是，断裂难以控制并且必需较高机械应力产生它，这没有免除折断基片或损坏元件的危险。
这样的埋入脆弱层方法的优点在于，它们能用来基于在从几十埃单位()到几微米(μm)的厚度范围内的结晶硅(或SiC、InP、AsGa、LiNbO3、LiTaO3等)、以非常良好的均匀性生产各层。也能实现较大厚度。
为了构造用于可能以后把一层转移到另一个支撑或基片上的可拆除结构，对于熟悉本专业的技术人员知道，控制在层与基片之间的结合能量，如在文档EP 0702609 A1中指示的那样。
本专利的发明者也知道，为了生产一种可拆除基片，也有可能使用涉及在“拆除”表面处存在的结合力的控制的方法，以把薄层和从其以后拆除它的基片临时组装在一起。其中通过分子粘合得到结合的情形特别有好处。在通过分子结合得到的组件种类中，由这些结合技术生产的绝缘体硅片(SOI)基片构成一种特别有益的种类。该种类包括多个变量，其原理在书“Semiconductor Wafer bondingScience and Technology”，Q.-Y.Tong and U.Gsele，a WileyInterscience publication，John Wiley & Sons，Inc中描述。一些变量称做结合SOI(BSOI)或结合和蚀刻背部SOI(BESOI)。除涉及分子粘合的结合之外，这些变量依赖于通过抛光技术和/或化学蚀刻技术的原始基片的实际除去。在至此的部分中作为层转移技术描述的其它变量另外基于通过分子粘结的结合和通过沿已经弱化的一个区域的“切削”的分离，例如如在文档US-A-5374564(或EP-A-533551)和US-A-6020252(或EP-A-807970)(沿一个植入区域的分离)中或在文档EP 0925888(通过沿已经致使多孔的埋入层的断裂的分离)中描述的方法中。无论准确技术使用什么，在文献中在要产生接触的表面处带有硅(Si)或氧化硅(SiO2)的两个基片之间的遇到的大多数情况下，这些变量的共同特征是其分子结合的使用。有时遇到其它材料(氮化物、硅化物等)。
如果要得到不可拆除的SOI，则最后打算提供表面准备操作，并且常常借助于在结合之后执行退火，高结合能量典型地从1到2J/m2。按常规，对于标准准备操作，在SiO2/SiO2结合的情况下，结构的结合能量具有在室温下100mJ/m2的量级而在400℃下退火30分钟之后为500mJ/m2(通过由Maszara开发的刀片方法确定结合能量(见：Maszara等，J Appl.Phys.，64(10)，p.4943，1988)。当在高温(1100℃)下退火结构时，结合能量能高达2J/m2(C.Maleville等，Semiconductor wafer bonding，Science Technology andApplication IV，PV 97-36，46，The Electrochemical Society ProceedingsSeries，Pennington，NJ(1998))。存在在结合之前的其它准备形式，例如要结合的表面对于等离子体(例如氧等离子体)的暴露，并且能产生等效结合能量而不总是必需这种退火(YA，Li and R.W.Bower，Jpn.J：Appl.Phys.，vol.37，p.737，1998)。
与以上截然不同，本发明者感兴趣可拆除SOI结构。已经表明通过修改亲水性质和表面的粗糙度能得到不同的机械强度。例如，如在由O.Rayssac等的论文中指示的那样(Proceedings of the 2ndInternational Conference on Materials for Microelectronics，IOMCommunications，p.183，1998)，氟化氢蚀刻增大氧化硅层的粗糙度。该论文描述8000蚀刻如何把RMS粗糙度从0.1nm增大到0.625nm。已经证实，对于面对表面具有0.625nm和0.625nm RMS粗糙度的SiO2/SiO2结合在1100℃下退火之后产生500J/m2量级的结合能量值，即远低于在以前列举的标准情形中。本发明者已经表明，在这种情况下，能利用粗糙化来提供可拆除界面，即使在高达1100℃的高温下退火之后也是如此。通过精明地把在结合之前的粗糙度准备与适当的热退火处理相结合，已经证明，可拆除SOI基片能承受用来生产CMOS晶体管的过程的大多数步骤(特别包括在典型1100℃高温下的热处理步骤、以及沉积限制层，例如氮化物层，的步骤)而没有在组合界面处的最终分离，并且能事后通过受控机械应力的故意施加在结合界面处拆除。
发明内容
分层在多层结构的上下文中是一个熟知的问题，特别是在用于微电子元件、传感器等的构造技术领域中。这是因为热处理、化学处理、(氟化氢蚀刻等)、生产元件必需的除去材料的机械和/或物理操作(抛光等)、沉积和/或外延生长步骤、及在不均匀堆的生产期间产生的机械应力，常常在层边缘处产生劈开或在结构边缘处开始搬走。在SOI的情况下，例如，用来脱氧Si表面的多种氟化氢处理在某些情况下导致埋入氧化物的重要过蚀刻，并且由此弱化在晶片边缘处的表面膜。
如果在故意分离之前的加工侵蚀得太狠，则通过形成中间层或脆弱界面(不管是通过物质植入、通过多孔区域的形成、通过结合能量的控制等的弱化)基于可拆除基片生产的层转移技术(带有或不带有元件)遇到与最终分层有关的某些问题。断裂在边缘处、在元件整体或部分的构造过程期间能意外地开始，并且能降低生产率。除由在边缘处的膜剥离引起的活性膜的表面面积的减小外，这些问题能导致晶片颗粒污染的高度增大，并因此导致元件构造生产率的高度减小和使用设备的污染(在特定炉中)。
本发明的一个目的在于，利用一个层/基片界面减轻以前列举的缺陷，这个界面把在正确时刻容易分离的迫切性与其中如有必要承受对于微电子、光学、或声学元件或传感器的全部或一些的生产、或外延生长步骤必需的热量施加或机械处理的迫切性可靠地结合，而不会引起过早分离或分层。
更一般地说，本发明包括在一种在一个基片上包括一个薄层的组合中，所述层由具有机械强度的受控级的界面或中间层连接到所述基片上。
为此，首先提出一种准备一个薄层的方法，该方法包括生产在所述薄层与一个基片之间的界面或一个中间层的步骤，其特征在于，生产所述界面从而带有一个具有一个第一机械强度级的第一区域、和具有显著大于第一级的一个第二机械强度级的至少一个第二区域。
换句话说，本发明提出一种得到具有其机械强度在一个区域中大于在另一个区域中的埋入结构(界面或层)的结构的方法。因而界面(或中间层)能根据要求被优化，允许打算施加到其上的加工。
贯穿本文档，表示“机械强度”指在“材料强度”意义上的机械强度，但也能更一般地指对于连续或间断介质(如例如能承受分层等的堆的界面)的断裂或分离的敏感性，不管这响应在热处理期间、或在化学攻击期间的纯机械应力(牵引、弯曲、剪切、压缩、扭转等)、以及所有可行组合。
在上文讨论的具体问题的情况下，如果要求在正确时刻而不是在之前把基片与层分开，则具有较低机械强度的第一区域是一个包括在第二区域中的区域。
特别是当薄层的整体以晶片规模转移时，具有最高机械强度的区域最好是一个环(在圆形基片情况下的环形环)，环的宽度能从几百微米到几毫米变化，或者甚至在一厘米的量级上。因而环能构成其芯部具有较低机械强度的圆形、正方形、多边形或其它形状板的周缘。
在代之以与薄层的各部分高度处的分离相对应的情况下(通过模片、通过元件、模片组或子组等)，所述层的准备最好包括一个步骤，其中所述层的至少一段在基片上隔离，并且所述第二区域沿所述段的轮廓延伸。因而第一区域能分段，每一段由一个较大机械强度区域包围着。
因而，在薄层与基片之间产生的界面或中间层在力学上在其中央部分中比在其周缘处弱，这大大地减小分层的危险。
因而所述界面或埋入层能具有各种形式。它能具体地定义为：
-一个结合界面(带有或不带有粘合剂，例如通过分子粘合结合)，及带有或不带有一个中间层(氧化物、氮化物)，
-一层微型空腔(和/或氧化微泡和/或片晶)，及更一般地一个缺陷层，
-一个中间层，具有与基片和层的那些不同的特性，例如，能按照其机械强度或其对于化学蚀刻(化学和机械的)敏感性等区分的一个多孔硅层，
-一个打算选择性化学蚀刻的不同化学成分的中间层。
能实现在较高或较低机械强度的连接区域或其它不同种类连接之间的区分：
-在结合界面的情况下，通过得到的连接能量，例如，通过在结合之前的不同准备(粗糙度、不同的亲水性质、化学表面连接状态等)和/或通过热处理差别，特别是在产生用于结合的接触之后，
-在一层微空腔的情况下，通过在第二区域中减小植入剂量或通过在第一区域中微裂纹的希望生长，
-在一个多孔层的情况下，通过修改百分比多孔性，从而它在第一区域中较高，
-在打算选择性地化学蚀刻的、不同化学成分的中间层的情况下，通过改变化学成分，这能是植入差别或用于半导体物质的成分百分比差别，例如这具有对于化学蚀刻敏感度的任何变化的直接影响。
更准确的说，在其中只有两个区域的情况下，按照可能组合中的本发明的最佳特征(在该情况下第二区域围绕第一区域)：
·在生产界面的步骤之后，实现一个隔离包含所述第一区域和所述第二区域的层的一段的步骤，从而所述第二区域沿所述段的周缘，随后是其中搬走基片和薄层的分离操作；在这种情况下，有时便利地在搬走步骤之前是划分第一区域和第二区域的步骤，例如在部分或全部切削之后，通过全部或部分化学蚀刻、通过全部或部分机械断裂等。
·在基片的表面与层表面之间产生界面，并且产生界面的步骤包括准备这些表面至少一个的步骤和一个在其期间通过分子粘结结合把表面结合到其它表面上的步骤；产生界面的步骤最好和便利地包括用于基片和层表面每一个的准备步骤。例如，表面准备步骤最好包括一个在其期间使在所述第一区域中的所述表面亲水性较小或局部增大其粗糙度的处理步骤；这例如指在这个第一区域中的表面的局部酸蚀刻；更精确地说，甚至更希望，是否至少一个表面包括一个氧化物层并且用氢氟酸实现酸蚀刻，在这个第二区域中的表面由一个之后消除的保护(例如氮化物)层保护免受所述蚀刻。在另一种变形中，使两个晶片的至少一个的表面完全粗糙，并且在某些部分中然后修改、基本上提高粗糙度，以得到较大结合力，例如借助于化学抛光处理、机械或化学-机械或离子处理，或者通过干燥蚀刻。
·为了准备表面和控制粗糙度，特别是如果表面之一是氧化物，则使用氢氟酸能实现部分酸蚀刻。
·产生界面的步骤包括减弱在一个开始基片中的埋入层的步骤，由此至少使第一区域比第二区域弱，所述埋入层布置在形成层的一部分与形成基片的一部分之间。减弱步骤最好包括植入至少一种元素，最好是一种气体的步骤，这个植入步骤对于第一和第二区域以不同方式进行。
·产生界面或中间层的步骤包括一个适于使基片的一个表面层多孔的处理步骤，这个处理步骤对于第一和第二区域以不同方式进行，接着是其中在所述多孔层的顶部上产生该层的覆盖步骤。在其中基片是硅的具体情况下，这个处理步骤便利地包括在氢氟酸介质中的电解。
·根据它是否是结合粗糙表面、多孔材料、埋入缺陷、气体的或其它微空腔的问题，通过非均匀热处理修改界面或连接层的机械和/或化学强度以便与其它相比选择性地强化或选择性地弱化某些区域。
·产生界面的步骤后面是把层与基片分离的步骤。在产生界面的步骤与搬走步骤之间，便利地有一个在其期间把层结合到一个第二基片上的结合步骤。所述结合步骤便利地包括分子粘结结合或粘合剂结合，例如在后一种情况下使用由UV硬化的粘合剂、一种树脂、或一种聚合物粘合剂。在这些情况下，通过酸蚀刻和/或机械应力的施加便利地实现分离步骤。
·该层具有半导体材料(Si、Ge、SiGe、SiC、GaN和其它等效氮化物、AsGa、InP、Ge等)或者铁电材料或压电材料(LiNbO3、LiTaO3)、或者处理或未处理磁性材料。
·通过变薄一个原始半导体材料基片得到在可分离基片上的薄层。
·通过加工和/或化学-机械或其它抛光和/或化学蚀刻得到变薄。
·通过切成原始半导体材料基片得到在可分离基片上的薄层。
·通过植入得到埋入减弱层，并且通过热和/或机械和/或化学处理得到分离。
·植入的物质是一种气体(氢、氦等)。
按照产品，本发明提出一种在一个基片上包括一个层的组件，所述层由一个界面连接到所述基片上，该界面的至少一个第一选择区域具有第一级的机械强度而一个第二选择区域具有显著高于第一级的机械强度级，并且第二区域围绕第一区域。
根据最佳特征，它们可以组合：
·在包含所述第一区域和所述第二区域的所述层中全部或部分限制(通过切削、蚀刻等)一段，从而所述第二区域沿所述段的周缘。
·在通过分子粘结的基片的一个表面和层的一个表面之间产生界面。界面的至少一个表面在所述第二区域中具有比第一区域中低的粗糙度。
·界面由在一个原始基片中的一个埋入层形成，第一区域比第二区域弱。
·界面由在所述层与所述基片之间的一个多孔层形成，所述层在所述第一与第二区域之间具有不同的孔隙度。
·便利地通过分子粘结结合或粘合剂结合，例如通过由UV辐射硬化的粘合剂，把所述层进一步结合到一个第二基片上。
·根据它是否是结合粗糙表面、多孔材料、埋入缺陷、气体的或非气体的微空腔的问题，借助于局部或非均匀处理(热处理、UV曝光处理、激光辐射处理等)修改界面或连接层的机械和/或化学强度以便除其它之外选择性地强化或选择性地弱化某些区域。
·该层具有半导体材料(Si、Ge、SiGe、SiC、GaN和其它等效氮化物、AsGa、InP、等)或者铁电材料或压电材料(LiNbO3、LiTaO3)、或者处理或未处理磁性材料。
附图说明
由经由非限制说明性例子和参照附图给出的如下描述，显现本发明的目的、特征和优点，其中：
-图1是其上准备两个区域从而它们具有不同分子结合特性的表面的部分俯视图，
-图2是沿在图1中的线II-II得到的剖视图，
-图3是包括一个基片上的一个薄层与图1类型的界面的组合的视图，
-图4是在一个基片上的一个薄层的整体的剖视图，
-图5是装有一个保护层的一个基片晶片的剖视图，
-图6是在凹下它之后图5晶片的视图，
-图7是在凹坑填充有氧化物沉积之后相同晶片的视图，
-图8是所述晶片覆盖有抛光之后的氧化物沉积的视图，
-图9是在过多氧化物涂层消除之后晶片的视图，
-图10是在固定薄层之后或在固定一个厚层之后和然后变薄它的晶片的视图，
-图11是图10的一种变形，其中氧化物涂层透入到基片中并且透入到薄层中，
-图12是图10的一种变形，其中氧化物涂层在薄层上，
-图13是图11的一种变形，其中氧化物占据在基片中和在薄层中的不同区域，
-图14表示一种变形，其中界面由不同材料(在这个例子中是SiO2和Si3N4)区域形成的一个层形成，
-图15是图10的一种变形，表示由氧化物形成的多个区域，
-图16是图14的一种变形，表示由不同材料的多个区域形成的一个中间层，
-图17表示同心和交替环Z1和Z2，
-图18表示在一个全部区域Z2中的一系列区域Z1，
-图19是在沉积一个表面层之后来自图4的组件的视图，
-图20是在一个最后基片的分子结合之后的另一个视图，
-图21是在搬走操作施加之后的另一个视图，
-图22是在搬走和抛光之后得到的晶片的视图，
-图23是图4类型的一个可分离组件的视图，
-图24是其在元件的某些或所有，例如一个第一晶体管栅极，的生产之后的视图，
-图25是其在氧化物沉积之后的视图，
-图26是其在由CMP平面化之后的视图，
-图27是其在分子粘结结合(包括热处理)之后的视图，
-图28是其在分离和还原之后的视图，
-图29是图4类型的一种可分离组件的视图，
-图30是其在元件生产之后的视图，
-图31是其在通过氟化氢蚀刻和/或机械力的施加而分离没有到一个靶基片的转移之后的视图，
-图32是其在分离成最终基片和能循环的一个基片之后的视图，
-图33是在元件之间的沟道或槽口切开之后、图30的一种变形，
-图34是其视图，表示在搬走过程中的元件，例如在氟化氢蚀刻之后，
-图35是与图4类似的视图，
-图36是在透明基片的粘合剂结合之后图35组件的剖视图，
-图37是在搬走和抛光之后这个组件的上部的视图，
-图38是在搬走和抛光之后这个组件的上部的视图，
-图39是与图4的类似的组件的视图，表示由化学和机械切削消除的区域，
-图40其是在结合上部基片之后的视图，
-图41是包括交错区域Z1和Z2的组件的较大比例的视图，
-图42是与图4的类似的组件的视图，
-图43其是在基于GaN的外延堆沉积之后的视图，
-图44是其在结合一个基片之后的视图，
-图45是其在搬走时的视图，
-图46是在抛光之后其上部的视图，
-图47是其在除去在堆下方的层之后的视图，
-图48是包括一个埋入薄弱层的基片的视图，及
-图49是包括一个埋入薄弱层部分的基片的视图。
具体实施方式
1-分子粘结结合界面
为详细描述选择的最佳例子主要涉及一般以例如200mm直径的圆形基片形式得到的硅。这些方法以非限制方式和不脱离本发明范围地易于变换到其特征具体在于除硅之外的材料的其它系统上。
根据本发明的方法的某些实施例往往鼓励以整体级把层搬离其基片，即在基片的整体规模上，而其它往往限制各段。
在前一种情况下要生产的一个组件图示在图1和2中，在图2中图示的界面或中间层代表其中产生局部结合差别产生的区域。除这些图之外，图3特别表示打算参与在按照本发明带有具有不同机械强度的两个区域的界面的表面的准备的一个例子。更准确地说，在表示的例子中，目的在于得到一个其机械强度Ec1小于围绕中央区域的周缘区域Z2的Ec2的中央区域Z1。
能使用不同的方法以在周缘区域Z2中得到比在中央区域Z1中高的结合能量。考虑SiO2/SiO2和Si/SiO2结合的例子。在不同种类层的情况下(Si3N4是另一个常规例子，但也有硅化物)，并且通过从下文描述的类推，只要使用适当的化学处理就足够了(例如用于Si的NH4OH/H2O2/H2O(也称作SC1)和用于Si3N4的H3PO4或HF)。图4表示其中基片11和薄层14是单晶硅的并且两个中间层12和13在分别结合在基片11和薄层14上之前形成的选择。当然，只有两个中间层12或13的一个可能就足够了，并且必须考虑(即有两种特殊情况)其中它们都不存在的情形(即Si/Si结合的情形)。如果中间层12和13存在并且都是SiO2的，则系统称作SiO2/SiO2结合。如果两个之一存在，并且包括SiO2，那么系统称作Si/SiO2结合。
多种技术能用来生产像在图4中表示的结构，除与分子粘结结合有关的技术方面之外，对于不可分离SOI基片的生产包括以前列举的那些(见Semiconductor Wafer Bonding，Science andTechnology，Q.Y.Tong and U.Gsele，Wiley Intersciencepublications)。除其中把一个例如辅助外延层沉积到层14上的某些特定情况之外，下文把层14称作是包括元件的层的活性层。在本发明的某些变形中，通过化学和/或机械地变薄结构得到薄层。这些变形称作结合SOI(BSOI)及结合与蚀刻背部SOI(BESOI)。除分子粘结结合之外，这些变形基于通过抛光技术和/或化学蚀刻技术的原始基片的物理除去。下文部分描述为层转移技术的其它变形除分子粘结结合之外基于通过沿减弱区域的“切削”或劈开，如在文档US-A-5374564(或EP-A-533551)和US-A-6020252(或EP-A-807970)：沿一个植入区域的分离，或文档EP 0925888：通过沿已经致使多孔的一个埋入层的断开的分离，中描述的方法。
参照与用于可分离基片的结合有关的特定方面，在SiO2/SiO2(或甚至Si/SiO2)结合的情况下，一个临时掩模能首先用来把一个保护层，例如一个氮化硅Si3N4层只沉积到氧化硅SiO2层12和/或13的环上。氧化物层能以几种方式准备(沉积、硅的热氧化)并且能具有根据用途变化的厚度。对于这个例子，选择1μm厚热氧化物。因此得到如下结构：中央盘的表面仅由氧化物形成，并且外部环的表面(典型地几mm宽)由覆盖有一个另外保护层(例如氮化物)的氧化物形成。
这随后是氢氟酸蚀刻以使氧化物表面粗糙，要求的粗糙化随除去氧化物的厚度增大。对于每种用途，能优化粗糙度，特别是作为生产必须形成没有分层的元件(或外延增长)的方法、和适于最后分离的方法的一种功能。典型地，除去几百至几千量级的氧化物厚度的氢氟酸蚀刻是一种良好的最初折衷。1000量级的氮化物厚度保护下面的氧化物免受氢氟酸蚀刻，这增加氧化物层12和/或13的中央区域的粗糙度。例如，氮化物随后通过用热(＞110℃)正磷酸(H3PO4)蚀刻除去。这能与选择性湿润或干燥清理结合以在区域Z1与Z2之间得到不同的氟化氢性质。生成的效果是比在中心处的标准结合弱的结合，并且结合与环的位置处的标准结合相同。
如果除去的氧化物较厚，特别是因为用途要求这样(特别是在几千的范围内，知道5000在多数情况下是一种良好的最初折衷)，则必须注意，除局部增大粗糙度的要求效果之外，在中央区域(已经氢氟酸蚀刻)与环(已经保护免于这种蚀刻)之间产生高度差。为了在环中得到非常高质量的结合，与在中央区域中满意质量的结合相组合，在某些情况下可能必须消除或减小高度差。为此使用抛光(例如化学/机械抛光)可能是适当的。因为高度差，通过对于熟悉微电子专业的技术人员熟知的平面化效应，抛光是一种直觉均匀的结果，最好是露出区域，即在本实例中的环的区域，的抛光。然而，也能把抛光故意局限于环。如果基片是圆的，则例如希望通过使用带有一个中央开口的抛光布抛光环，由此把环的高度减小到已经氢氟酸蚀刻的中央区域的高度。况且，人们知道，抛光导致比通过常规分子粘结结合(不用抛光)得到的高的结合能量。这因此把趋向于比在中心处的标准结合弱的结合和在环位置处的较强结合的两种效果相组合。这种组合是在图3中表示的另一种特定情形。把环的高度降低到中心的高度的另一种方法是局部湿润或干燥蚀刻。
对于这个的一个选择例是使中间层12和/或13都粗糙，即不保护环，但添加局限到环、显著增大结合强度的处理。这些处理例如包括：氧等离子体或局部退火的使用，其一个目的是通过流动效应重新构造和减小氧化物表面的粗糙度；或对于熟悉本专业的技术人员知道的改进组件的附着力的任何其它处理。这些处理具有不产生任何凹凸的优点。
另一个选择例与在结合操作之后的局部热退火(激光束、非均匀炉、由灯加热等)的使用有关。如在C.Malevill等的Semiconductor wafer bonding，Science Technology and ApplicationsIV，PV 97-36，46，The Electrochemical Society Proceedings Series，Penning，NJ(1998)中报告的那样，在结合之后的100℃退火温度差能显著改变结合能量，特别是在超过800℃的温度范围内。这个选择例能与使至少一个中间层12或13粗糙组合地使用，或单独使用(即，没有使任何东西粗糙的步骤)。在任何方面不能认为是对于本发明的限制的、应用于SiO2/SiO2结合的一个非常具体的例子是在1000℃的温度下退火整个结构并且把环选择性地加热到1200℃。另一个例子是在1000℃的温度下不退火整个环。对于这个选择性退火的选择例，必须理解，因为热传导现象和难以生产用于具有完美选择性的局部加热的设备，局部加热能导致一个热输入梯度。在这种情况下，能认为退火温度在基片边缘处处于最大值并且随着接近基片中心下降。
生产一种可分离基片的另一种变形能基于在区域Z1与区域Z2之间的化学性质差别。经由非穷尽例子可以列举如下对：Z1＝SiO2而Z2＝Si；Z1＝Si3N4而Z2＝SiO2；Z1＝Si3N4而Z2＝Si等。这里只描述对Z1＝SiO2而Z2＝Si。
如图5中所示，把一个几mm宽的保护环(树脂、沉积PECVD等的)沉积到一个硅基片上，以限定区域Z2的尺寸。
然后蚀刻该结构(湿润或干燥的，通过常规用来蚀刻硅的各技术的任一种)，从而蚀刻仅攻击未保护区域。也能设想机械攻击(研磨、抛光等)，从而借助于采用工具的轮廓和/或尺寸仅加工中心。在以上情况下，沉积一个保护层的操作不再是不可缺少的。与采用的方法无关(可能涉及除去保护性环的步骤)，得到在中心处有一个凹坑的硅晶片，如图6中所示。
这限定区域Z1(带有凹坑的盘)和区域Z2(外环)的位置。
一种氧化物由CVD过程沉积在带有一个凹坑的生成基片上。沉积的氧化物层的厚度远大于凹坑的深度，产生在图7中表示的结构。
通过抛光的平面化消除在结构的环与中心之间的高度差以及这种类型沉积的较高固有粗糙度(见图8)。氢氟酸蚀刻然后产生在图9中表示的结构。在这种情况下，当硅与环平齐时，停止氢氟酸蚀刻。这产生一种“硅环和在中心处的粗糙化氧化物”的轮廓，这限定在区域Z1与Z2之间的能量差，首先是因为这两个区域具有不同的粗糙度而第二是因为材料的性质不同(不同的分子粘结结合性质)。
依据在区域Z1与Z2之间要求的能量差，能修改以上顺序以产生“硅环和在中心处的非粗糙化氧化物”的轮廓。为此目的，例如能消除氢氟酸蚀刻步骤，并且扩展以前的抛光步骤，从而抛光硅环生成一个平齐表面。在这种情况下，在区域Z1与Z2之间的能量差基本上由材料的性质差别引起。在这种情况下，差别较小。
在其中在基片11上产生它们的情形下已经列举一个凹坑和一种氧化物沉积(结果是在结合之后得到图10轮廓)。一种变形包括在薄层14的一侧上(见图12)、或者甚至在两侧上(见图11)实现这些操作。
能呈现机械强度差的用于其它材料对的方法能包括较小数量的辅助步骤。例如，如果目标在于得到对Z1＝Si3N4而Z2＝SiO2，则除氧化物之外必须沉积Si3N4，使用常规掩模技术(照相平版印刷、机械方法等)一定限定用于整个结构的要求环。这种结构在关心的两种材料之间具有优良化学蚀刻(例如氢氟酸蚀刻)选择性的优点，这能有助于通过由化学蚀刻容易和选择性地除去环的分离。
其它轮廓是可能的，例如：
-图13是图11的一种变形，其中中心层在基片中和在薄层中不具有相同尺寸，
-图14表示一种组件，其中在基片与薄层之间的界面层具有与周缘部分Z2的(SiO2)不同的材料(Si3N4)的中心区域Z1，这两个部分除基片和薄层之外具有不同材料(这里是Si)，
-图15是图10的一种变形，其中有与支撑不同的材料的多个区域Z1，
-图16是图14的一种变形，其中有与基片和薄层的那些(这里是Si)不同的材料的多个区域Z1和多个区域Z2。
图15和16能与图17和18是例子的多个几何形状相对应(在模片高度处或其它)：
-图17表示具有多个同心带Z1或Z2的轮廓，及
-图18表示在其它类型(Z2)的整体区域中具有一种类型(Z1)的一个区域阵列(由行和列组成)的一种轮廓。
除可分离基片本身的生产之外，使用基于分子结合的技术，有关于其使用和关于实现它的装置的几种手段。
可分离基片的好处，依据未加工活性层或加工活性层的厚度(即，其已经加工它以生产元件的全部或部分的厚度)，在于它允许活性层的分离以得到一个自支撑层(一个较厚层，不管厚度在其构造之后的沉积步骤期间制造或得到的可分离基片中已经存在，如是在外延生长步骤中的情形)或一个一般较薄、转移到一个目标支撑上的表面层，不管后者是最后支撑或者只是本身将拆除的临时支撑。
有把表面层转移到目标基片上的各种方式。
首先，通过成为要转移到另一个基片上的薄层的分子粘结结合能实现转移。
作为说明，在生产一种这里称作第二SOI结构的新SOI结构的上下文中描述一种分离方法。较前面描述的技术这种方法仍然具有多个好处。这里选择的例子与具有一个埋入氧化物层500厚的第二SOI基片的生产有关，直接使用这种方法难以得到该厚度。
通过以前描述的方法之一得到第一结构，产生与图4相对应的一种可分离基片。在这个例子中，单晶硅层14成为活性层。到其中连接层的中心区域已经在结合之前粗糙化并且还没有经受在非常高温度(希望小于1100℃并且小于1000℃或甚至900℃更好)下的任何强化热处理的这种可分离基片上，通过热氧化形成一个500氧化物层以产生在图20中表示的结构。这种氧化物成为第二SOI结构的埋入氧化物。在本例子中，可分离基片(11+12+13+14+15)是结合到要成为活性层的最后支撑的一个硅基片16上的分子粘结(见图2)。得到的堆最好在高温(1100℃)下稳定以强烈固结在层15和16的界面处的第二结合。这种第二结合在不同机械强度的区域之间没有差别的意义上是常规的。第一结合，如果经受相同的处理，至少在其与区域Z1相对应的中心部分中仍然具有小于第二结合的机械强度。能使用一种化学和/或机械分离方法。例如，把以上得到的堆首先浸入在一个氢氟酸槽中，其一个目的在于从组件的边缘开始过蚀刻氧化物层12和13，以消除与区域Z2相对应的环并且达到区域Z1。最好蚀刻两个界面12/13和15/16。况且，可分离基片的界面12/13便利地是一个氧化物/氧化物界面。它因此比在氧化物与硅之间的界面15/16更容易地产生。因而，在搬走较高强度的环的这个步骤期间，在第二结合的界面处比在可分离基片的界面处有较少表面蚀刻。当酸到达低能量区域(中心区域，见图21)时，机械分离(通过加压水喷嘴，如在文档EP 0925888中那样，通过压缩空气喷嘴，如在文档FR 2796491中那样，通过牵引，如在文档WO 00/26000中那样，通过刀片的插入等)完全解除最后结构13+14+15+16(见图22)。在氧化物13除去之后，例如由氢氟酸蚀刻，得到最后SOI结构。用作在可分离基片内的基片的Si晶片11能重新循环和重新使用，例如以生产另一个可分离基片(最好在消除层12之后)。
消除一个环以得到对于区域Z1的接近的其它手段能至少部分消除环。为此能采用湿润或干燥化学蚀刻技术或其它机械抛光、激光切削等技术，局限于环(见图39和40，它们与在结合第二基片之前的机械或化学切削(阴影面积)的产生相对应)。
注意，以前在层14上形成的500厚埋入氧化物层15可能在结合之前已经形成在基片16上而不是在基片14上。另一种变形把500厚度划分成两部分，在基片16上的一部分例如250厚，而在层14上的另一部分在这个例子中也是250厚。
注意，如果两个分子粘结结合界面都是氧化物/氧化物类型的，则能以这样一种方式实现在高温下的第二结合的稳定，从而保证希望的氢氟酸蚀刻发生在第一界面处。在这种方法中，机械薄弱区域Z1的产生实现在第一结合界面处的完全堆的希望分离，并且区域Z2首先产生良好质量的活性层14并且第二防止能引起生产率损失的裂纹的开始；和由在边缘处的膜剥离、并因而是晶片颗粒污染的强烈增大引起的活性膜表面的减小。
使用根据本发明方法的另一个例子与双栅极晶体管结构的生产有关。与晶体管的构造有关的第一操作基本上包括使用常规技术(见图23)在一个可分离基片上生产第一CMOS晶体管栅极(见图24)，如在图4中所示，例如以与对于带有一个薄埋入氧化物层的SOI结构的生产以前描述的相同方式。在约900/1000℃的温度范围内能降低结合稳定温度。然后使用一种常规沉积技术(例如CVD)把具有约1μm的厚度的一个氧化物层沉积到这个基片上(见图25)。使用一种常规化学/机械抛光技术使氧化物平面化(见图26)。这随后是对于另一个硅基片16的分子粘结结合(见图27)。如果对于第一栅极形成的结构能承受这样高的一个温度，则希望在从1000到1100℃的温度下稳定结合，否则在900/1000℃量级的温度下。最后(见图28)，以与以上准确相同的方式(刀片的插入、加压水喷嘴、压缩空气喷嘴等)实现分离。在恢复晶体管制造过程之前，特别是为了生产第二栅极(在图28中表示的新“基片”上)，通过化学蚀刻除去氧化物层13的剩余部分。因为借助于对于硅已知蚀刻选择性的氢氟酸溶液蚀刻氧化物，所以一旦已经完全蚀刻氧化物，露出一个硅表面，蚀刻就自然停止。这种技术超越例如通过植入得到的其它断裂技术的主要优点在于，它不必使按照其产生缺陷的可能性，例如对于最后抛光操作，有问题的精整工序过分复杂。双栅极晶体管构造过程的其余部分对于熟悉本专业的技术人员是显然的。
在多种其它用途中能使用相同的过程。如果第一SOI结构(见图4)用来生产晶体管、电路、元件等，这些能最后转移到多种类型的专用支撑上。例如，对于其电气绝缘性质(高电阻率硅、石英、蓝宝石等)能选择基片16，以便为微波和电信电路提供理想支撑，由此限制在基片中的损失。对于与平屏幕有关的用途，对于最后支撑选择一种透明基片。
在薄基片上生产电路的情况下，这里简要描述分离的另一个例子(图29至32)。感兴趣的最后厚度典型地小于几百μm，甚至约几十μm。它们例如与功率用途或对于智能卡和对于其要求某种柔性的其它电路的用途(塑料材料支撑、弯曲支撑等)有关。一种变形与不必转移到一个目标基片的一种分离类型有关。当层14足够厚自我支撑但太薄不能没有损坏地承受电路生产过程(典型地小于几百μm厚，并且甚至约几十μm)时，这里目的是在生产电路或元件C之后实现分离而不转移层14。例如，生产可分离基片的方法在每个方面与以前描述的生产图4结构的那些的任一种相同。在200mm直径硅晶片的情况下，标准基片厚度是725μm。如果用途要求例如80μm的最后基片厚度，对于支撑基片11选择一个硅基片725-80＝645μm。然后把这个645μm厚基片分子粘结结合到例如一个725μm晶片上，形成较低机械强度的区域。然后把725μm晶片减薄到80μm的要求厚度，例如通过平面化和化学/机械抛光。生成的组件因此与标准相对应，并且把足够的抵抗力供给用来构造元件的一些或全部的过程。在后者生产之后，可以使用以前列举的分离技术之一(见图31，氢氟酸蚀刻和机械应力)，不同之处在于能省略基片16。然而，其存在可能在某些情况下是有益的。在分离之后，自支撑层14单独代表感兴趣的最后基片，其特征在于包括元件的80μm基片厚度。基片的剩余部分能再循环。
如果需要，在分离之前能切削模片，如从图33和34清楚的那样：图33表示在元件之间、延伸到刚好在未来分离区域下面的切口，而图34表示粘结到各段之一上并且适于在氢氟酸蚀刻之后，如果有的话，允许剥离的一种剥离支撑SA。
弱化参数必须适于在可分离基片上在分离之前必须完成的技术操作，特别是热和化学处理，并且根据机械应力的性质。例如，如果可分离基片包括一个承受550℃的外延生长温度的一个SiO2-SiO2结合界面的锗表面层(它在生长GaInAs情况下是典型的以构成在空间使用的太阳能电池)，那么对于可分离的基片rms粗糙度必须便利地是0.4nm。
使用的另一个例子涉及用于智能卡的电路生产，其中支撑的柔性成为关键的，首先因为电路尺寸的增大，而其次因为趋势是要求卡具有日益高的对于变形的抵抗力。在这个角度上其厚度大于约50μm的单晶硅支撑太脆弱，因为如果它经受弯曲力，如对于智能卡可能常常发生的那样，则其厚度太大。
图35表示与在图4中表示的类似的最初组件，使一个最初基片11′覆盖有一个氧化硅层12′，氧化硅层12′分子粘结结合到一个第二氧化硅层13′上，氧化硅层13′又覆盖有一个硅层14′。在硅层14′内生产电路。然后，对于到第二支撑16′上的组件(见图36)，最好选择一种产生一个非常薄层1 5的粘合剂，而在例如＜400℃的低温下具有最高可能机械强度，从而没有损坏在这个结合步骤之后产生的活性层的元件的危险。这些可能便利地是由加热或通过暴露于UV辐射硬化的粘合剂(在这种后一情况下，足以选择对于UV透明的最后基片16′)。
当它沿可分离基片的弱化区域(这里是结合界面12′/13′)切削时，可能显得难以产生纯化学搬走，因为粘合剂和对于UV透明的基片(在实际中由石英和玻璃制成)对于化学产品(氢氟酸、溶剂等)不全是惰性的。另一方面，如果环的结合能量低于粘合剂和构成集成电路的各层的强度(这能比较容易地实现)，则一种纯机械作用可以足以搬走在薄弱界面12′/13′处的结构。它然后有可能使用可分离基片的基片几次。除环的限制化学蚀刻之外，通过在粘合剂结合之后在结构中进行圆形切削进一步有可能消除环。切削能便利地在高结合能量区域与低结合能量区域之间的边界处由激光实现。如果环仅几mm宽，或者甚至更窄，则然后有可能重新使用基片。
作为一般规则，得到第一基片的残余物，基片的支撑至今称作“可分离的”(见图37)和可重新使用的，最好在抛光层12′和转移到其它支撑16′或要不然如果层14′的厚度是适当的则免除和自支撑的活性层14′(图38)之后。
不像以前的例子，在一个长得多的过程中第二基片16′能代之以仅是一个中间基片，随后是纯粹和简单消除该中间基片16′或到又一个支撑上的另一个层转移操作，一般涉及基片16′的消除。借助于上述技术得到的可分离基片在它已经“处理”之后结合到中间基片上。中间基片能是刚性的或柔性的(见以上例子)。如果它是刚性的，则它甚至能是硅晶片。
对于粘合剂结合，特别是对于切削硅晶片和封装集成电路或包装或背端(“Blu Tak”、Teflon粘合剂膜等)的操作，能设想熟悉本专业的技术人员已知的粘合剂膜的使用。如果粘合剂膜是双侧的，则也可以把一个中间基片粘着到膜的后表面上，以起一个基片或用来在切削时加强组件的支撑的作用。
能设想的搬走技术包括牵引力和/或剪力和/或弯曲力的施加。也可以把力的施加与界面的化学蚀刻、或诸如超声波之类的其它手段相结合。如果要搬走的界面是氧化物型的，则蚀刻低能量界面使得结合界面更容易生产，并因此便于处理层到中间基片的转移。在这些条件下，保护处理层是便利的(例如在氢氟酸蚀刻的情况下通过氮化物的另外沉积)。
也能把应力直接施加到薄膜或中间基片上(称作处理(handle))。它们能是机械应力(特别是通过在结合界面处插入刀片施加的)、和/或搬走工具(见WO 00/26000)、和/或喷嘴的使用，或者涉及插入一个气体流，如在文档FR 2796491中描述的那样，和/或流体(见EP 0925888、EP 0989593)。在气体流(或甚至流体流，例如如果界面是氧化物的则是氢氟酸流)的情况下，能便利地预先准备可分离基片(例如通过化学蚀刻)以把流体局部供给到结合界面。这便于在多层结构结合界面处的潜在搬走，其中搬走必定发生，通过保护包括元件的结构的各层。因而有可能搬走结合界面，即使当在内部元件层之间的粘合较弱时也是如此。在这方面，见图39和40。
然后能总体或部分地把有时称作“处理”的中间层(为了形成凹口或切削先驱)切削成与能转移到不同支撑上的电子元件相对应的元件。转移能是集体的，在这种情况下所有元件，即使它们仅通过一个支撑互连，也同时在相同的技术操作中转移，或一个元件一个元件地(或一个模片一个模片地)，如果后者一个接一个地转移。支撑能是塑料材料的，如在智能卡的情况下那样，并且在这种情况下，一种粘合剂便利地用于转移。元件也能转移到包括其它电子或光电器件的晶片上，在这种情况下，转移能同样使用分子粘结技术(见图4和19至22，假定在层14中形成的元件的另外存在)。通过诸如拾取和放置装置能转移元件。例如，也能把元件转移到另一个支撑上以提高热性能。
然后，通过施加应力或局部加热(例如使用激光)，借助于机械力能把以前结合到其最后支撑上的薄层与其处理分离。
如参照图1 7和18指示的那样，区域Z1和Z2可以限定一个包括由一个外环Z2包围的中央圆形区域Z1的系统。能设想多种其它结构。在图18中的正方形阵列能由其节距和其它几何尺寸能随应用和采用的技术变化的其它形状的阵列(行、列、同心圆等)代替。如果要产生的结构强加传递到连接界面上的高机械应力(在这种情况下，良好机械强度区域的短距离重复是希望的)，或者如果层14可以特征在于各孔不管是故意的还是其它的局部裸露连接区域，连接区域可能又经受其中心是孔的最终分层，或者在生产模片的情况下简化该方法(例如切成各个模片)，则采用一个阵列的好处可以证明是最佳的。在原理上，对于必须承受高应力的结构(例如异质外延或任何其它沉积或向结构施加显著张力或压缩的技术步骤)，或者在小电路、或用亚微米平板印刷分辩率生产电路的情况下，1μm量级的尺寸是希望的。在相反情形下，约1mm或甚至1cm的规模是最佳的。当然能设想多于两个区域的多种组合(Z1；Z2，Z3等)。不是离散数量类型的特定机械强度区域，而是能设想其特征在于机械强度连续变化的区域的连续性。例如，能设想从在边缘附近的最大值到在其中心处的最小值连续减小的机械强度。变化能选择性地绕与基片平面垂直的轴线圆对称。生产这种类型的基片的生产过程和其在分离中的使用在所有方面与参照图1至8描述的那些类似，条件是采用的几何形状是适当的(对于选择性粗糙度的保护层的形成的掩模形状、用于选择性沉的掩模形状、用于希望抛光偏心环的抛光组织的形状)。
以上几何形状与一个层14作为整体从可分离原始基片11+12+13+14到目标基片16的转移相容。
与根据本发明力图鼓励层与其基片以整体，即在基片整体的规模上，分离的方法的实施例相反，其它力图分成各段，各段的形状清楚地与模片或由活性层生产的元件相关。图41表示这种的一个例子，有以后容纳模片(或任何其它元件)的区域的放大。这种结构能重复与在原始基片上要分离的元件一样多次。理想地，每个区域Z2围绕或简单地沿区域Z1的每一段的轮廓延伸。在其中元件和区域Z1的表面之一包围另一个的配置中，元件(或模片等)的表面面积能准确地与区域Z1对应，或者大于或小于后者。采用的配置取决于要使用的分离技术，这能与为了分离只有绕一个中心盘Z1的一个环Z2的基片在以前描述的那些相同。一种有趣的变形包括使用常规元件切削技术(锯、激光切削等)至少绕盘、各段等切削或定界沟槽。另一种有益的变形基于与照相平版操作有关的化学蚀刻的使用，以产生相同的沟槽和/或除去与区域Z2相对应的连接区域。当图41表示在一个具体例子的情况下时，垂直虚线指示要求各段的轮廓。例如，在大面积上准备分子粘结结合时，只把层3和4切削到表示的轮廓，其后把每段搬离基片，这相当于认为把基片搬离每段(作为一个选择例，一次和同时能切削所有层或所有段。把在处理步骤，例如在层3或4上生产电子、光学或其它元件，期间的分层危险降低到这样的程度，从而在切削后，高机械强度区域在周缘处，而当要求搬走时，它以受控方式在中心区域中没有困难地扩展(它可能已经在周缘处开始)。
把区域Z1和Z2的分布与在基片处形成外环的目标相组合，如在图4中所示，具有打算保护模片的每一个的分布，如在图13中所示，是一种有益的组合。
当然，以前描述的实施例不限于单晶硅的单一情形，并且能扩展到任何材料，如其它半导体材料(Ge、SiGe、SiC、GaN和其它等效氮化物、AsGaInP等)、铁电和压电材料(LiNbO3、LiTaO3)、及“处理的”磁性材料，不管元件是否是在分离之前生产。
如已经描述的那样，对于包括带有必须经受550℃的外延生长温度的SiO2-SiO2结合界面的锗表面层的可分离基片的情形(如在生长GaInAs以构成用在空间中的太阳能电池的情况下是典型的)，那么rms粗糙度对于可分离的基片应该便利地是0.4nm。
另一个例子是在可分离基片上外延生长一个外延堆。这特别适用于蓝和白LED和薄层激光二极管的生产(例如，对于改进的发射光的抽取或改进的热量消除，由于到是热的良好导体的基片的转移，如铜或金刚石)。在这种情况下，有关的外延堆基于从GaN(AIN、GaAIN、GaAIInN等)导出的合成半导体。一种方法包括使用以前描述的形成等效于图4(或图26或图35)的可分离结构的过程之一，其中层14是SiC6H(转移Si表面在图中的顶部处)的，层12和13是氧化硅的，如在图4的例子中，及基片11是多晶硅SiC(或蓝宝石)的。基于氮化物的堆15(图43)在这种结构(图42)上外延生长。使用的外延技术对于熟悉本专业的技术人员是熟知的，如用于一个种类的分子束外延(MBE)、和用于另一个种类的金属有机化学蒸气沉积(MOCVD)。在前一种情况下，外延生长温度几乎不超过600℃，而用于第二种类的典型温度具有1050至1100℃的量级。对于以上两种技术的每一种，必须优化区域Z1、Z2等的对或集的选择。在第二种情况下，例如选择以前描述的基于通过氢氟酸蚀刻使两个氧化物层12和13粗糙化的过程之一，而另一种变形包括从基片边缘形成一个5mm宽的环。以后在1100℃下的MOCVD外延生长产生其厚度是1μm量级的堆。在外延生长阶段之前，典型地在从900至1200℃的温度范围内选择性地退火该结构，以便强烈强化环的机械强度。在生长步骤之后，组件经受氧化物的沉积、通过CMP的平面化、分子粘结结合(例如到一个硅基片上)、及在1100℃下退火以加强后一种结合。生产层16(图44)。最后，在结合界面处有分离(图45)。在50％氢氟酸槽中几小时足以把氧化物层横向蚀刻到几mm的深度，其中这个界面与区域Z2相对应，由此显露区域Z1。这接着是借助于机械力的分离，例如通过插入一个刀片、应用加压水喷嘴、或应用压缩空气喷嘴，例如使用以前描述的技术。一个最后还原步骤除去氧化物层13的残余部分(图46)。用作用于外延堆的一个成核层的至少SiC层14能通过蚀刻选择性地消除(图41)。在最后转移之前或之后能生产二极管。
2-包括微腔、微泡或片晶的薄弱埋入层
在基片与形成“活性”层的之间的界面能代之以具有埋入薄弱层的形式，例如由微腔、微泡、或片晶形成。这个过程能与多种半导体和其它材料一起使用。
通过不同程度的弱化得到在具有不同机械强度的区域之间的差别；在其中如在图1至3中那样，要求中心区域由一个较大机械强度的周缘区域围绕着的情况下，足以在周缘处比在中心处小地减弱结构，例如通过在周缘处引入用来减弱区域的较少量物质(例如通过氢植入)；这在植入操作的一部分期间能通过掩模该层的一部分得到，例如通过在植入期间修改扫描；它也能通过在不同条件下、在其性能不同的各个区域中实现连续植入实现。通过把不同的热处理施加到它们上也能不同地减弱各区域，以得到不同程度的减弱。
关于区域Z1和Z2(一个单环、各段、区域阵列、区域数值等)的分布，用来分离这些结构(借助于机械应力、化学处理、热处理、环和区域Z2的除去等)和如何把它们减小到实际的技术、在与由分子粘结产生的界面或中间层有关的部分1中给出的元素和例子保持有效。
3-由一个多孔层形成的界面
熟悉先有技术的人员特别是由文档EP 0843346A2知道，特别是由如下材料能得到多孔层：单晶、多晶或非晶形式的Si、GaAs、InP、GaAsP、GaAIAs、InAs、AIGaSb、ZnS、CdTe及SiGe。
因而这种描述的其余部分指硅只是举例。
通过在氢氟酸中的电解有可能得到多孔硅。熟悉先有技术的人员知道，如何通过修改氢氟酸的浓度或通过改变电流改变Si的孔隙度。例如，把氢氟酸浓度从50％减小到20％把孔隙度从2.1g/cm3变化到0.6g/cm3。
因而通过用厚沉积物(例如氮化物、氧化物或多晶硅的)保护Si晶片的外环，有可能使硅层的中心区域多孔而保留周缘原封不动。然后足以消除沉积在周缘处的层和电解整个晶片。这两个电解操作的结果是产生在晶片的中心处比在周缘处高的孔隙度。
然后在这个多孔层上通过外延生长产生一个Si单晶硅层(见图48，它代表包括一个基片21、具有在区域Z1′与Z2′之间的孔隙度受控差的多孔层22、及一个薄层23的结构)。在外延生长步骤之前便利地采用氢退火型的平滑退火，以至少部分封闭各孔的表面。
如果它们具有相同的组成，则有在各层之间的晶格连续性。
因而成为活性层的这个单晶层的厚度取决于希望的用途。
依据活性层的厚度，在分离之后它能成为一个自支撑层(如果它较厚)或者它能转移到一个目标基片上(例如通过分子粘结)，特别是如果层较薄。通过化学手段或通过把流体局部引入到多孔层中能把活性层搬离其基片。
一个可选择例是使周缘多孔仅到几mm的距离(如在图49中那样，有一个基片21′、一个其某些区域是多孔的层22′、及一个单晶层23′)。然后变得通过切削(通过机械或激光切削或通过使用HF/HNO3或TMAH的化学处理)消除这个环成为适当的。
关于区域Z1和Z2的分布(一个单环、各段、区域阵列、多个区域等)的分布，用来分离这些结构(借助于机械应力、化学处理、热处理、环和区域Z2的选择性除去等)和如何把它们减小到实际的技术、在与由分子粘结产生的界面或中间层有关的部分1中给出的元素和例子保持有效。
注意：
-界面能是一个简单的接触表面或一个连接层，
-在正方形、直线、同心圆等的网络中能分布各段，
-各段的几何定义最好与模片的位置和尺寸(与最近区域Z2或最近锯开线)有关，
-在结合之前的表面准备步骤能包括氧化物层的粗糙化，
-在结合之前的准备可能影响粗糙度，而氟化氢性质也能影响，
-为了得到相对于第二区域较大的第一区域的粗糙度，能使两个区域都粗糙，并且只降低第二区域的粗糙度，
-在Z1、Z2之间的差别能由在局部分子结合之后的热处理生成；要不然，在结合操作之后能使用局部热退火(激光束、非均匀炉、由灯加热等)，
-当界面是一个通过植入气体元素减弱的埋入层时，后者最好保持是气态的，
-为了得到搬走，与区域Z2相对应的材料部分能便利地通过化学蚀刻消除和/或通过材料的机械除去(加工)消除，
-通过在真空中蚀刻和/或应力的施加能实现搬走步骤；能使用水、空气、或加压流体的喷嘴，
-以上描述一直强调一个硅层，但SiC、GaN、GaAs、InP、SiGe及由此导出的半导体也是相关的，
-能有一个在分离之前的层上外延生长的步骤；同样元件能在分离之前完全或部分地生产，
-能有具有与区域Z1和Z2的那些不同的机械强度级的区域Z3、和甚至Z4，
-能有在极值之间的机械强度的连续形成，而不是由离散台阶链接的平台，
-在各区域之间的机械强度的差别能由不同的合成物生成(由具有一种材料的一个区域和另一种材料的另一个区域形成的界面、或者部分由基片或层的材料和部分由一个转移层形成的界面)。
Claims (40)
1.一种准备一个薄层的方法，包括生产在打算形成所述薄层的部分的一个层与一个基片之间的界面的步骤，其特征在于，生产所述界面从而带有至少一个具有一个第一机械强度级的第一区域(Z1、Z1′)、和具有显著大于第一机械强度级的一个第二机械强度级的一个第二区域(Z2、Z2′)，第一区域包括在第二区域中。
2.根据权利要求1所述的方法，其特征在于，第二区域构成一个晶片的周缘，其第一区域构成芯部。
3.根据权利要求1所述的方法，其特征在于，把第一区域划分成各段，每段由一个第二区域包围着。
4.根据权利要求1至3任一项所述的方法，其特征在于，在基片的一个表面与层的一个表面之间产生界面，并且产生界面的步骤包括准备所述表面至少一个的步骤和在其期间通过分子粘结结合把所述表面结合到其它表面上的步骤。
5.根据权利要求4所述的方法，其特征在于，产生界面的步骤包括准备基片表面和层表面的一个步骤。
6.根据权利要求4或权利要求5所述的方法，其特征在于，表面准备步骤包括用来局部增加在所述第一区域中的所述表面的粗糙度的一个处理步骤。
7.根据权利要求6所述的方法，其特征在于，处理步骤包括在所述第一区域中表面的局部酸蚀刻。
8.根据权利要求7所述的方法，其特征在于，用氢氟酸实现酸蚀刻，由在蚀刻之后消除的例如一个氮化物层保护在所述第二区域中的表面免受所述蚀刻。
9.根据权利要求4或权利要求5所述的方法，其特征在于，表面准备步骤包括一个其中使表面整体粗糙的步骤和一个其中提高某些部分的粗糙度以得到较大结合力的步骤。
10.根据权利要求9所述的方法，其特征在于，某些部分的粗糙度通过化学抛光、机械处理或化学-机械处理、或干燥蚀刻减小。
11.根据权利要求1至3任一项所述的方法，其特征在于，产生界面的步骤包括减弱在一个开始基片中的埋入层的步骤，由此至少使第一区域比第二区域薄弱，所述埋入层布置在形成层的一部分与形成基片的一部分之间。
12.根据权利要求11所述的方法，其特征在于，减弱步骤最好包括植入至少一种元素的步骤，所述植入步骤对于第一和第二区域不同地进行。
13.根据权利要求1至3任一项所述的方法，其特征在于，产生界面的步骤包括一个适于使基片的一个表面层多孔的处理步骤，所述处理步骤以这样一种方式进行，以便使第一区域比第二区域多孔，及接着是在其期间在所述多孔层的顶部上产生该层的覆盖步骤。
14.根据权利要求13所述的方法，其特征在于，基片是硅的，并且所述处理步骤包括在氢氟酸介质中的电解。
15.根据权利要求1至14任一项所述的方法，其特征在于，产生界面的步骤后面是把层与基片分离的步骤。
16.根据权利要求15所述的方法，其特征在于，在产生界面的步骤之后，跟随有一个切削包含所述第一区域(Z1′)和所述第二区域(Z2′)的层的至少一段的步骤，从而所述第二区域(Z2′)沿所述段的周缘延伸，可能跟随有在其期间搬走基片和薄层的分离操作。
17.根据权利要求15或权利要求16所述的方法，其特征在于，在产生界面的步骤与分离步骤之间，有一个相对于第一区域切削第二区域的步骤。
18.根据权利要求15至17任一项所述的方法，其特征在于，它在产生界面的步骤与搬走步骤之间，包括一个在层中产生所有或部分微电子、光学或机械元件的步骤。
19.根据权利要求18所述的方法，其特征在于，面对着由较高机械强度的第二区域包围的低机械强度的第一区域，产生每个元件。
20.根据权利要求15至19任一项所述的方法，其特征在于，在产生界面的步骤与分离步骤之间，有一个在其期间把层结合到一个第二基片(16、16′)上的结合步骤。
21.根据权利要求15所述的方法，其特征在于，所述结合步骤包括分子粘结结合。
22.根据权利要求15所述的方法，其特征在于，所述结合步骤包括粘合剂结合。
23.根据权利要求17所述的方法，其特征在于，所述粘合剂结合使用由UV辐射硬化的粘合剂。
24.根据权利要求15至18任一项所述的方法，其特征在于，通过酸蚀刻和机械应力的施加实现搬走步骤。
25.根据权利要求1至19任一项所述的方法，其特征在于，层是硅的。
26.一种组件，包括在一个基片上的一个层，所述层(13+14、13′+14′、23)在一个界面处连接到所述基片(11+12、11′+12′、21)上，所述界面的至少一个选择第一区域(Z1、Z1′)具有一个第一机械强度级，而其一个选择第二区域(Z2、Z2′)具有显著大于第一级的一个第二机械强度级，并且第一区域(Z1、Z1 ′)包括在第二区域(Z2、Z2′)中。
27.根据权利要求26所述的组件，其特征在于，第二区域构成一个晶片的周缘，第一区域构成芯部。
28.根据权利要求26所述的组件，其特征在于，把第一区域划分成各段，每段由一个第二区域包围着。
29.根据权利要求26所述的组件，其特征在于，在所述层中切出的一段包含所述第一区域和所述第二区域，从而所述第二区域沿所述段的周缘延伸。
30.根据权利要求26至29任一项所述的组件，其特征在于，层包括一个微电子、光学或机械元件的全部或部分。
31.根据权利要求26所述的组件，其特征在于，
所述元件面对着由较高机械强度的第二区域包围的低机械强度的第一区域。
32.根据权利要求26至31任一项所述的组件，其特征在于，在基片的一个表面与分子粘结结合的层的一个表面之间产生界面。
33.根据权利要求26至32任一项所述的组件，其特征在于，界面的至少一个表面具有在所述第一区域中比在第二区域中大的粗糙度。
34.根据权利要求26至31任一项所述的组件，其特征在于，界面由在一个开始基片中的埋入层形成，第一区域比第二区域薄弱。
35.根据权利要求26至31任一项所述的组件，其特征在于，界面由在所述层与所述基片之间的一个多孔层形成，所述层在所述第一和第二区域中具有不同的孔隙度。
36.根据权利要求26至35任一项所述的组件，其特征在于，把层另外结合到一个第二基片(16、16′)上。
37.根据权利要求36所述的组件，其特征在于，分子粘结结合所述第二基片。
38.根据权利要求36所述的组件，其特征在于，粘合剂结合所述第二基片。
39.根据权利要求38所述的组件，其特征在于，所述粘合剂结合使用由UV辐射硬化的粘合剂。
40.根据权利要求26至39任一项所述的组件，其特征在于，层是硅的。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0105129A FR2823596B1 (fr) | 2001-04-13 | 2001-04-13 | Substrat ou structure demontable et procede de realisation |
| FR01/05129 | 2001-04-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1528009A true CN1528009A (zh) | 2004-09-08 |
| CN100355025C CN100355025C (zh) | 2007-12-12 |
Family
ID=8862351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB028096819A Expired - Lifetime CN100355025C (zh) | 2001-04-13 | 2002-04-11 | 可拆除基片或可拆除结构及其生产方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US7713369B2 (zh) |
| EP (1) | EP1378003B1 (zh) |
| JP (2) | JP4540933B2 (zh) |
| KR (1) | KR100933897B1 (zh) |
| CN (1) | CN100355025C (zh) |
| AU (1) | AU2002304525A1 (zh) |
| FR (1) | FR2823596B1 (zh) |
| TW (1) | TW577102B (zh) |
| WO (1) | WO2002084721A2 (zh) |
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2002
- 2002-04-11 JP JP2002581571A patent/JP4540933B2/ja not_active Expired - Lifetime
- 2002-04-11 CN CNB028096819A patent/CN100355025C/zh not_active Expired - Lifetime
- 2002-04-11 WO PCT/FR2002/001266 patent/WO2002084721A2/fr active Application Filing
- 2002-04-11 KR KR1020037013311A patent/KR100933897B1/ko active IP Right Grant
- 2002-04-11 US US10/468,223 patent/US7713369B2/en not_active Expired - Lifetime
- 2002-04-11 EP EP02732806.1A patent/EP1378003B1/fr not_active Expired - Lifetime
- 2002-04-11 AU AU2002304525A patent/AU2002304525A1/en not_active Abandoned
- 2002-04-12 TW TW091107432A patent/TW577102B/zh not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| US20050029224A1 (en) | 2005-02-10 |
| JP2004535664A (ja) | 2004-11-25 |
| WO2002084721A2 (fr) | 2002-10-24 |
| TW577102B (en) | 2004-02-21 |
| FR2823596B1 (fr) | 2004-08-20 |
| FR2823596A1 (fr) | 2002-10-18 |
| WO2002084721A3 (fr) | 2003-11-06 |
| AU2002304525A1 (en) | 2002-10-28 |
| JP2010114456A (ja) | 2010-05-20 |
| CN100355025C (zh) | 2007-12-12 |
| US7713369B2 (en) | 2010-05-11 |
| EP1378003A2 (fr) | 2004-01-07 |
| KR20040000425A (ko) | 2004-01-03 |
| EP1378003B1 (fr) | 2017-11-08 |
| KR100933897B1 (ko) | 2009-12-28 |
| JP4540933B2 (ja) | 2010-09-08 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20071212 |