CN101427362B - 用于制造集成电路的方法 - Google Patents
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Abstract
在一种用于制造集成电路(26)的方法中，在半导体晶片(10)的限定的区段(18)中产生电路结构(20)。随后由半导体晶片(10)分离出限定的晶片区段(18)，其方式是：首先释放晶片区段(18)，使得它仅还通过局部的接片式连接部(24)被保持在残留的半导体晶片(10)上。随后接片式的连接部(24)被分离。根据本发明的一个方面，晶片区段(18)被释放，其方式是借助多孔硅在晶片区段(18)之下产生空腔(16)。
Description
本发明涉及一种用于制造集成电路的方法，包括以下步骤：
-提供具有第一和第二表面的半导体晶片，
-在第一表面的区域中在至少一个限定的晶片区段之下产生晶片空腔，
-在限定的晶片区段中产生电路结构，以及
-从半导体晶片分离出限定的晶片区段，其中该晶片区段在第一工艺流程中被释放(freistellen)，使得它仅还通过接片式的连接部被保持在残留的半导体晶片上，并且其中接片式的连接部在第二工艺流程中被分离。
WO 2005/104223A1公开了这种方法。
本发明尤其是涉及一种用于制造所谓的带有集成的电子电路的芯片，其中芯片或者芯片材料非常薄。根据本发明的芯片可以具有明显小于100μm的厚度，优选为大约50μm以及更小的厚度，特别优选为大约20μm的厚度。这种薄的芯片良好地适合于制造所谓的3D芯片，其中各带有集成电路的多个薄的芯片彼此叠置。此外，这种薄的芯片由于小的材料厚度而具有一定的柔性，使得它们可以使用在柔性的支承材料例如塑料膜上。
一种制造这种薄的带有集成电路的芯片的可能性在于，首先在具有例如500μm至800μm的厚度的半导体晶片上制造集成电路。在制造集成电路之后，半导体晶片的背面通过机械和/或化学工艺来剥离。接着，典型支承有多个集成电路的半导体晶片必须被分割为芯片。传统上，这通过锯、磨切、切削或者刻划和折断来实现。在DE 4029973A1中描述了一种用于将半导体晶片分割为芯片的方法。
所描述的方式的缺点是，由于剥离，晶片材料的很大一部分未被使用就被丢弃。此外，在晶片上在各芯片之间必须设置比较大的间距，由此提供足够的位置用于锯、磨切等等。在此，典型的间距在150μm的量级。这一切都不利地影响制造薄的集成电路的成本，即材料厚度为小于150μm的芯片的成本。
开头提及的WO 2005/104223A1描述了一种方法，其中在半导体晶片的第一表面上首先通过各向异性的刻蚀工艺制造多个垂直槽。随后，暴露的第一表面又通过外延层被封闭并且对半导体晶片进行热处理(退火)。由此，要在第一表面之下形成各封闭的沟道。在另一各向异性的刻蚀工艺中，随后实现至被掩埋的沟道的垂直通道。接着，沟道的内壁和垂直通道的内壁通过氧化工艺被设置以氧化层。沟道和垂直通道围绕第一表面上的一个晶片区段，在该晶片区段中随后以传统方式产生电路结构。接着，通过另一刻蚀工艺去除沟道和垂直通道中的氧化层，使得该晶片区段仅还通过在其背面上的接片状连接部与晶片的其余部分相连。这些连接部通过将晶片区段向上从其余的半导体晶片扯裂而被断开，其中补充地还建议了扭转运动。借助这种方法，应当可以制造具有小于10μm厚度的芯片。
在这种已知的方法中，在晶片区段之下产生位于深处的氧化层及其以后的选择性的刻蚀去除是昂贵且困难的。此外，该方法具有的缺点是，接片式的连接部的构建在很大程度上取决于各个工艺参数，这些工艺参数会以多种方式变化。因此，构建具有精确限定的特性的接片式连接部即使可能也是极其困难的。如果接片式的连接部过厚，则存在明显的风险是芯片在折断出来时被损坏。如果连接部过薄，则缺少必要的稳定性来产生电路结构。因此，当需要时，接片式的连接部的可再生产性以及工艺可靠性只能以非常高的开销来保证。
由Overstolz等人于2004年1月在第17届IEEE微电子机械系统国际研讨会上所著的标题为《A Clean Wafer-Scale Chip-Release Processwithout Dicing Based on Vapor Phase Etching》的文章第717页至720页公开了，仅仅通过不同的刻蚀工艺来从硅材料中提取微机械传感器，即测斜计。SOI晶片(绝缘体上硅)在此用作初始材料。为了提取测斜计，从晶片材料的正面和背面刻蚀槽和孔。此外，位于半导体材料中的氧化层被部分地刻蚀掉，其方式是将氢氟酸蒸汽通过正面和背面上的孔施加到半导体晶片内部中。
US 6,165,813描述了一种用于分离固定在柔性的衬底上的薄芯片的方法，其方式是将衬底弯曲。US 6,521,068描述了一种用于从衬底分割芯片的方法，其中在芯片之下的区域以激光加热。
JP 2002-299500描述了借助所谓的伪衬底(Dummy-Substrate)来取出芯片。
最后，在现有技术中公开了多孔硅的产生和使用。DE 19752208A1公开了一种用于制造膜传感器的方法，其中碳化硅或者亚硝酸硅构成的薄层沉积到多孔硅构成的区域上。多孔硅随后作为牺牲材料用氨去除。由此，在碳化硅或者亚硝酸硅构成的膜层之下形成了空腔，该空腔将传感器膜与残留的衬底热去耦。
在Armbruster等人于2004年9月12日至15日所著的出版物《Surface Micromachining of Monocrystalline Silicon Membranes Usinga Silicon Micro Grid of Sintered Porous Silicon》(Technical Digest ofEurosensors XVIII，Rom，第22/23页)中描述了一种类似的用于制造压阻的压力传感器的方法，该压力传感器具有自由悬挂的、由单晶硅构成的膜。在这种方法中，p掺杂的硅衬底在第一步骤中被设置以浅的n掺杂区以及深的n+掺杂区。浅的n掺杂区形成了在p掺杂硅衬底的表面上的格栅结构。随后，在格栅结构之下的p掺杂的硅衬底被转换为多孔硅。为此，在n掺杂的格栅区域之下的p掺杂的衬底的区域在浓缩的氢氟酸中被掏蚀。随后的烧结工艺导致被烧结的多孔硅形成在格栅结构之下的空腔。接着在格栅结构上施加外延层，该外延层形成压力传感器的传感器膜。借助多孔硅形成的空腔通过这种方式又被封闭。
此外，在所谓的ELTRAN工艺(外延层转移工艺)中使用多孔硅，借助其可以制造SOI晶片。操作方式在T.Yonehara和K.Sakaguchi在2001年7月的第四届JSAP国际会议(JSAP International No.4)的标题为《ELTRAN；Novel SOI-Wafer Technology》的出版物中进行了描述。
在该背景下，本发明的任务是提出一种替代的方法，以尽可能成本低廉地并且具有良好的质量和产量地制造薄的集成电路。此外本发明的一个任务是，提出一种集成电路，该集成电路可以借助这种方法被简单和成本低廉地制造。
根据本发明的一个方面，该任务通过开头所述类型的方法来解决，其中晶片空腔如下产生：提供衬底晶片，该衬底晶片在第一表面的区域中由p掺杂的硅构成，其中p掺杂的硅在限定的晶片区段的区域中借助阳极刻蚀工艺转换为具有多个孔的多孔硅，并且其中多孔硅随后进行热处理，在热处理的过程中在第一表面上的孔又至少尽可能封闭，其中为此所需的材料源自多孔硅的位于较深处的层。
优选的是，通过这种方式，在半导体晶片的第一表面的区域中产生了多个晶片空腔，其中各晶片空腔通过侧壁彼此隔离。相应地，形成了多个晶片区段，在这些晶片区段之下分别有独立的晶片空腔。优选的是，在每个限定的晶片区段中产生电路结构，使得可以在共同的工艺流程中制造具有相同或者不同的电路结构的多个薄的芯片。
根据本发明的另一个方面，该任务通过一种带有电路结构的集成电路解决，该电路结构在至少带有第一材料层和第二材料层的半导体材料中构建，其中第一和第二材料层彼此叠置，其中该电路结构基本上在第一材料层中构建，并且其中分离的接片式连接部的其余部分设置在第二材料层的区域中，其中第二材料层包含p掺杂的经过热处理的多孔硅。
新方法具有的优点是，各晶片空腔能够以非常高的可再生产性和工艺可靠性来制造，这能够在制造薄的芯片时实现非常高的产量。此外，在分离之前保持各限定的晶片区段的接片式连接部能够非常精确地设计和放置。这不仅适用于在晶片区段的侧周边的接片式连接部，而且也适用于在限定的晶片区段下方的接片式连接部。后者柱状地将其余部分释放的晶片区段向下支撑在残留的半导体晶片上，如原理上由开头提及的WO2005/104223A1中公开的那样。与那里所描述的方式不同的是，借助本发明可以非常简单并且具有高度可再生产性地在晶片空腔内建立位于深处的、垂直的接片式连接部，如以下借助优选的实施例所描述的那样。此外，借助相同的技术以及在共同的工艺流程中可以制造垂直的、横向的接片式连接部以及接片式连接部的这两种变形，使得关于将来的芯片的悬挂，新的方法明显更为灵活。将来的芯片的“悬挂”因此可以更好地针对随后的工艺步骤而优化，其方式是接片式连接部以相对精确限定的尺寸可选地设置在限定的晶片区段的侧周边上和/或在限定的晶片区段之下。由此，可以优化在分离出来时晶片的稳定性以及芯片的折断特性。
总之，由此新的方法能够实现良好可控制地、成本低廉地并且高品质地制造薄的集成电路。因此，完全解决了开头所提及的任务。
在本发明的扩展方案中，在限定的晶片区段之下的晶片空腔作为封闭的晶片空腔而产生。
在该扩展方案中，晶片空腔被向外封闭并且随后掩埋在半导体晶片中。不存在从外部进入空腔的有意的开口。这种空腔的优点是，空腔的半导体晶片可以贮藏在仓库中，由此可以使得生产过程进一步合理化并且变得更为成本低廉。
特别优选的是，在整个生产过程中，晶片空腔构建为封闭的空腔，因为于是排除了污物侵入空腔的可能。这种优选的扩展方案可以借助多孔硅来良好地实现，因为在阳极刻蚀过程中，孔形成会根据阳极电流以及作用时间而改变。换句话说，晶片空腔在此始终被多孔的半导体材料覆盖。多孔的半导体材料虽然具有孔，然而这些孔是空间上非常窄的开口，这些开口在相对于孔大小而言较大的面积上广泛地分布。因此，很大程度上封闭的盖处于空腔之上。该扩展方案导致在空腔上的非常均匀的表面，使得可用于产生电路结构的半导体材料具有较高质量。因此，这种扩展方案实现了进一步提高产量。
在另一种扩展方案中，多孔硅具有对应于限定的晶片区段的面积伸展的面积伸展。
在该扩展方案中，在限定的晶片区段下产生晶片空腔，该晶片空腔侧向恰好伸展到如下程度：使得限定的晶片区段“悬浮”在其余的半导体晶片上。空腔和晶片区段的面积伸展很大程度上相同。对此替代地，也可以产生如下的空腔区段：其面积伸展在横向上明显大于限定的晶片区段的面积伸展。相对而言，该优选的扩展方案具有更大的稳定性，这有助于进一步提高产量。
在另一扩展方案中，在借助阳极刻蚀工艺将p掺杂的硅转换为多孔硅之前，在衬底晶片的p掺杂的硅中产生多个局部的n掺杂的区域。
该扩展方案是特别优选的，因为在阳极刻蚀工艺的过程中并不侵蚀n掺杂的区域。因此，在该扩展方案中可以非常精确地设置晶片空腔的尺寸以及接片式连接部的位置和尺寸。
在另一扩展方案中，产生第一组带状的n掺杂区，这些掺杂区在第一表面上构建带有周边的p掺杂小面的n掺杂格栅结构。优选的是，p掺杂的小面具有横向面积伸展，该横向面积伸展对应于限定的晶片区段的面积伸展，即p掺杂的小面形成用于容纳电路结构的限定的晶片区段。
借助这种扩展方案可以非常精确地设置掩埋的晶片空腔的大小，因为带状的区域可以作为空腔之间的隔离壁。此外，可以借助这种带状的n区域设置晶片区段之间的横向间距，使得可以将可用的晶片表面最佳地划分，以便获得有效的面积利用。尽管有掩埋的空腔，借助较宽的带状区域，例如仍可以提高晶片表面的稳定性。窄的区域能够实现特别有效的面积利用。因为n掺杂的区域可以借助已知的掩模方法非常精确地构建，所以该扩展方案能够实现非常精确的晶片划分。
在另一扩展方案中，产生第二组点状的n掺杂区，其中至少一个点状的n掺杂区设置在限定的晶片区段的区域中。优选的是，在每个小面中设置至少一个点状的n掺杂区。
借助该扩展方案，可以在限定的晶片区段的下侧非常精确地构建接片式连接部。在下侧的这种垂直接片防止或者至少减少了在空腔上的材料的强烈弯曲。因此，该扩展方案能够实现工艺流程的非常灵活的构建以及在产生电路结构期间晶片区段的稳定的悬挂。
在另一扩展方案中，产生至少一个环形的n掺杂区，该掺杂区优选与衬底晶片同心地设置，其中点状的n掺杂区尽可能均匀地分布在环形的n掺杂区内。
该扩展方案能够实现在半导体晶片的整个表面上准备垂直的接片式连接部，而无需固定的小面或者进行划分。用户由此可能单独地确定将来的芯片的芯片面积，因为位于环形的n掺杂区内的晶片的整个表面可以被自由悬挂。因此，也可以在晶片上单独地制造具有不同芯片面积的芯片。
在另一扩展方案中，在热处理之后将外延层施加到多孔硅上，其中电路结构至少大部分在外延层中产生。优选的是，电路结构全部设置在外延层中。
在本发明的优选的扩展方案中，外延层整面地产生在半导体晶片的整个表面上，使得得到如下的半导体晶片：该半导体晶片一方面具有掩埋的空腔，并且另一方面具有非常均匀的、优选单晶的表面。这种表面是有利的，因为它使得以高的产量尽可能无误地产生电路结构变得容易。在晶片表面上的半导体材料中的任何缺陷都隐藏着使产量劣化的工艺缺陷的风险。在本发明的优选的扩展方案中，在尽可能平坦的表面上产生外延层，这是相对于WO 2005/104223A1的一个显著优点。
在另一扩展方案中，在产生电路结构之后释放限定的晶片区段，使得在晶片区段的侧周边上形成接片式连接部。优选的是，通过在晶片区段的侧面将槽刻蚀到晶片的深度中，确切地说，优选通过各向异性刻蚀工艺来释放限定的晶片区段。
侧面的接片式连接部具有的优点是，限定的晶片区段能够较容易地借助剪切力从残留的半导体晶片中折断出来。在此，损坏限定的晶片区段中的电路结构的危险比较小。此外，可以通过选择接片式连接部和其中产生电路结构的面积区域之间的侧向距离来设置可自由选择的“安全距离”，这以简单的方式有助于进一步提高产量。此外，侧面的接片式连接部将折断位置置于芯片的侧周边上，使得可以相对均匀地构建芯片下侧，这在将薄芯片堆叠时是有利的。
在另一扩展方案中，半导体晶片中的晶片区段设置在[100]方向或者[110]方向上，并且接片式连接部设置在晶片区段的角上或者侧边缘上。
该扩展方案是优选的，因为半导体晶片的折断特性根据折断边缘相对于晶格的位置而不同。借助该扩展方案，可以将用于分离侧面的接片式连接部所需的力最小化，由此进一步减小了不希望的损害的危险。
在另一扩展方案中，在限定的晶片区段的区域中的p掺杂的硅借助阳极刻蚀工艺转换为带有多个细孔的多孔硅构成的上层以及带有多个较大孔的下层。
在制造多孔区域时，可以改变层的侵入深度和孔大小，其方式是例如改变流过氢氟酸溶液至用作阳极的衬底晶片的电流的电流密度。通过产生大孔的下层(较深的层)和细孔的上层(较高的层)，可以构建掩埋的晶片空腔，而不必完全打开半导体晶片的上侧。这是有利的，因为由此可以在半导体晶片的表面产生较高的材料质量。由此可以进一步提高产量。
在另一扩展方案中，提供一种衬底晶片，该晶片在第一表面上具有上层和位于其下的下层，其中上层是比下层更强地p掺杂的硅。有利的是，在较强地p掺杂的上层中构建多孔硅，而较弱地p掺杂的下层仅仅用作支承的衬底材料。
该扩展方案是有利的，因为借助不同的掺杂可以补偿由于构建晶片空腔而必然产生的材料应力。通过不同的掺杂，可以避免由于这种材料应力导致的折断损伤。
在另一扩展方案中，在将限定的晶片区段分离出来之后，残留的半导体晶片被磨平并且作为衬底晶片提供用于制造其他集成电路。
该扩展方案是特别有利的，因为其能够实现有效地利用半导体材料。因此，该扩展方案导致成本特别低廉地制造带有集成电路的薄芯片。
可以理解的是，前面提及的和以下还要阐述的特征并不仅仅可应用于各说明的组合中，而是也可以使用在其他组合中或者单独使用，而没有离开本发明的范围。
本发明的实施例在附图中示出，并且在下面的描述中进一步阐述。其中：
图1示出了简化的视图，用于阐述新的方法的一个优选实施例，
图2示出了简化的视图，用于阐述借助其来产生限定的晶片区段之下的晶片空腔的工艺流程，
图3示出了半导体晶片的示意性俯视图，该半导体晶片借助所述新方法来处理，
图4示出了在新方法的一个优选变形方案中将芯片分割的示意图，
图5以侧向截面图示出了图3中的半导体晶片的一部分，
图6在与图5的侧向截面图类似的侧向截面图中示出了带有集成电路的被分割的芯片的一部分，并且
图7示出了类似于图3中的半导体晶片的示意性俯视图，其中在环形的边界壁内设置了大的空腔。
图1中用参考数字10表示半导体晶片。半导体晶片10具有第一表面12和对置的第二(下)表面14。在第一表面12之下设计有空腔16，使得芯片区段18“悬挂”地置于空腔上。如在图1a)中所示，半导体晶片具有多个这种空腔16，这些空腔被掩埋在半导体材料内部。
在本发明的第一实施例中，提供了这种半导体晶片10(图1a)。随后，在空腔16之上的半导体区段18中分别以传统方式产生电路结构。在图1b中，电路结构用参考数字20示意性地表明。在优选的实施例中，电路结构在关于晶片材料的晶格的[100]或者[110]方向上。带有电路结构20的晶片区段18形成了将来带有集成电路的芯片，该芯片现在必须从半导体晶片10中提取。
在所示的实施例中，这通过将多个槽22刻蚀到半导体晶片10的表面12中来进行，其中各个槽22通过接片式的区域24彼此分离。在优选的实施例中，槽22格栅状地分布在半导体晶片10的表面12上，并且它们形成了由垂直的和水平的槽构成的图案。在垂直和水平的槽22相遇的地方留有接片式的区域24，该区域未被刻蚀掉。每四个槽围绕一个带有集成电路结构20的晶片区段18。相应地，在此每个晶片区段仅仅在其四个角通过接片式连接部24保持。替代地，晶片区段18也可以通过不是设置在角上、而是例如设置在每个晶片区段18的侧边缘的中间的接片式连接部来保持。除各晶片区段18的侧周边上的接片式区域24之外，也还可以在各晶片区段的下侧设置接片式连接部，如在下面借助图2、5和6所描述的那样。新的方法使得可能将接片式连接部可选地仅仅设置在限定的晶片区段18下方、仅仅设置在侧周边上或者组合地设置在下方以及在侧周边上。
如图1c中所示，各个晶片区段18可以从槽22的格栅中折断出，并且通过这种方式获得带有集成的半导体结构的芯片26。
图2示出了一个优选的实施例，以便按照图1制造半导体晶片10。根据图2，首先提供了衬底晶片32，该衬底晶片由单晶的、弱地p掺杂的硅构成。根据图2b，衬底晶片32在其上侧设置以较强地p掺杂的硅构成的上层34。在优选的实施例中，这通过将衬底晶片32的上侧用已知的方式设置以另外的掺杂原子来进行，其中掺杂在此可以为大约1018。衬底晶片32具有较强的p掺杂的上层34和较弱的p掺杂的下层36。此外，在上层34中构建n掺杂的区域38、40。优选的是，在此涉及n+掺杂的区域，即区域38、40设置以高浓度的n掺杂原子。区域38、40的构建可以用已知的方法来进行，例如离子注入或者其他的使用传统的掩模技术的方法。
根据图2c，随后在强地p掺杂的层34中产生多孔层42、44。为此，在一个优选的实施例中，衬底晶片32作为阳极放入氢氟酸和乙醇构成的溶液中，使得电流可以通过该溶液流到衬底晶片。由此，在上层34的区域中形成多孔硅，其中孔大小可以通过改变电流密度而变化。在该优选的实施例中，在衬底晶片的表面上产生细孔层42，并且在其下产生大孔层44。制造这些层的更为确切的描述包含在开头所提及的、Yonehara/Sakaguchi的出版物中，在此关于多孔硅层的制造的内容明确地通过引用结合于此。
根据图2d，带有多孔层42、44的晶片随后进行热处理45，例如在大约1100℃的情况下进行热处理。这导致在上部的细孔层42中的孔至少尽可能又封闭，使得上层42又变形为很大程度上均匀的单晶层42’。之下是44’，其孔大小强烈放大到几乎不能说是材料层。大孔层44’现在形成了空腔，该空腔在图1中用参考数字16表示。在该空腔内还可以残留有分离的接片(在此未示出)，它们将上层42’与下方的衬底材料相连。这种接片可以是在制造空腔16时的实际限制以及工艺波动的结果。此外，可以借助n掺杂的区域40有目的地产生垂直的连接接片，如下面借助图5和6借助实际的例子还要进一步阐述的那样。
根据图2f，随后将另一层48作为盖层施加到层42’的表面上。在一个优选的实施例中，在此涉及带有针对随后的器件而匹配的掺杂的单晶外延层，该外延层生长在包括层42’的晶片的整个表面上。该掺杂可以可选地为n型或者p型。由此，得到半导体晶片10，其针对根据图1的工艺步骤作为初始材料而提供。
如在图2f中可以看出的那样，空腔44’在侧面的n掺杂区域38之间伸展，这些侧面的掺杂区域一定程度上形成了空腔44’的侧面限制。空腔44’的横向面积伸展在此用W表示。在优选的实施例中，空腔44’具有矩形的并且优选至少很大程度上为方形的基本面，如在图1a至1c中所示的那样。相应地，空腔44’的横向面积伸展在观察方向的深度中同样也是W。
如在图3中可以看到的那样，n掺杂的区域38在整个晶片10上带状延伸。在此，晶片10具有第一组带状的n掺杂的区域38和第二组n掺杂的带状的区域38’，它们分别彼此正交地走向，使得带状区域38、38’构建小面50。每个小面50的横向面积伸展对应于晶片10的表面下的空腔44’。在空腔内可以(但是并非必须)设置点状的n掺杂的区域40，它们在构建空腔44’之后用作在其余部分自由悬挂的晶片区段的点状垂直支撑连接部。
如从图1和图2的结合观察中可以看出的那样，空腔16的横向面积伸展W大致对应于其中产生电路结构22的晶片区段18的横向面积伸展。由此，多孔层42、44的横向面积伸展也确定了以后的芯片26的芯片面积。换句话说，多孔层42、44的横向面积伸展大致等于将来的芯片的面积。
图4示出了用于分割芯片26的一个优选的实施例。芯片26在此借助抓取工具52来抓住，该抓取工具借助真空来吸取芯片26(更为确切地说：是还挂在接片式连接部24上的晶片区段18)。通过来自上方的压力(箭头54)，将接片式连接部24折断，其方式是将单个的芯片26向下压入空腔中。随后，芯片26可以借助抓取工具50向上取走，并且被进一步处理。替代地或者补充地，芯片26也可以通过拉力和/或扭转力来从晶片10折断出来。优选的是，抓取工具是拾放工具(Pick-and-Place-Werkzeug)，如用于处理SMD器件的那样。
图1和2中所示的方法的优点是，残留的半导体晶片10在去除所有芯片26之后可以被重复利用。对此，将带有残留的接片区域24(图4d)的半导体晶片10在其上侧进行磨平和抛光，这在图4e中用参考数字56象征性示出。由此，得到(略为更薄的)衬底晶片32，对该衬底晶片可以重新进行图2中的工艺流程。
如图4所示，抓取工具52尽可能一致地抓住各个芯片26。相应地，抓取工具52在其下部的抓取面58的区域中构建为与芯片26的横向面积伸展大致恰好相同大小。由此，抓取工具52可以可靠地保持敏感的芯片26。在从半导体晶片10中折断出来时损害的风险被进一步减小。
图5以侧面的剖面图示出了晶片10的部分。图5中的视图是从借助电子显微镜对相应的被剖开的晶片10的记录中拷贝的，因为该记录本身并不能以足够的质量复制。然而为了适当起见，必须指出的是，图5中的视图并非合乎比例。相同的参考标记表示与前面相同的元件。
如在图5中可以看到的那样，可以借助所描述的方式来产生掩埋的空腔44’，这些空腔形成了在位于其上的层42’以及位于其下的衬底材料32的较清晰的隔离。因为n掺杂的区域(在此为区域40，在阳极刻蚀工艺中未受影响)将空腔44’在这种n掺杂的区域上终止。当n掺杂的区域具有局部的点状的伸展时，通过这种方式出现局部的接片式锚点，外延层48通过该锚点支撑在起支承作用的衬底材料32上。
与此相对，当n掺杂的区域带状地延伸通过半导体晶片10，则形成侧面的边界壁，这些边界壁将相邻的空腔44’彼此隔离并且相应地构建小面，如在图3中所示。
图6示出了带有集成电路结构20的芯片26的部分，其中该芯片按照新的方法来制造。如与图5比较可以看出的那样，芯片26通过折断局部的接片式连接部40而与位于其下的衬底材料32分离。芯片26于是具有上部的第一材料层，该材料层基本上由外延层48形成。在优选的实施例中，在该材料层中实现电路结构20。其下设置有下部的第二材料层42’，该材料层基本上由早先的细孔的、并且又通过材料增强而很大程度上封闭的层42形成。在层42’的下侧有一定的波纹或者粗度，其主要在n掺杂的区域38、40的区域中在折断处产生。
图7示出了带有环形的n掺杂区域62的衬底晶片32’的俯视图，该掺杂区域大致同心地设置在晶片的周边64上。多个局部的点状n掺杂区域40尽可能均匀地分布在环形的n掺杂的区域62内。如果在该衬底晶片中产生多孔硅，则形成了相连的封闭的空腔，该空腔在整个晶片面积的大部分上伸展。在该空腔内，点状的n掺杂区域40形成了垂直的支撑处，借助这些支撑处将多孔层42’向下支撑。这种晶片使得用户能够单独地以及可变地设计其芯片26的面积伸展。因此，该衬底晶片32’特别良好地适用于储藏。随后，用户可以通过垂直的槽22划分各个芯片面积，如图1所示。由于在点状的n掺杂区域40上的垂直支撑处，在此也可以省去侧面的接片式连接部24。然而，附加地也可以在刻蚀槽22时保留侧面的接片式连接部24，以便获得芯片面的更稳定的悬挂。
Claims (14)
1.一种用于制造集成电路(26)的方法，包括以下步骤：
-提供具有第一表面和第二表面(12，14)的半导体晶片(10)，
-在第一表面(12)的区域中在至少一个限定的晶片区段(18)之下产生晶片空腔(16；44’)，
-在所述限定的晶片区段(18)中产生电路结构(20)，以及
-由半导体晶片(10)分离出限定的晶片区段(18)，其中该晶片区段(18)在第一工艺流程中被释放，使得它仅还通过接片式连接部(24)被保持在残留的半导体晶片(10)上，并且其中接片式的连接部(24)在第二工艺流程中被分离，
其特征在于，晶片空腔(16；44’)作为封闭的晶片空腔(16；44)如下产生：首先提供衬底晶片(32)，该衬底晶片在第一表面(12)的区域中由p掺杂的硅(34)构成，p掺杂的硅(34)在限定的晶片区段(18)的区域中借助阳极刻蚀工艺转换为具有多个孔的多孔硅(42，44)，并且多孔硅(42，44)随后进行热处理(45)，在热处理的过程中在第一表面(12)上的孔至少很大程度上又封闭，使得多孔硅的上层(42)又变形为在很大程度上均匀的单晶层，其中为此所需的材料源自相对于第一表面(12)位于更深处的多孔硅的层(44)。
2.根据权利要求1所述的方法，其特征在于，多孔硅具有如下的面积伸展(W)：该面积伸展对应于限定的晶片区段(18)的面积伸展。
3.根据权利要求1所述的方法，其特征在于，在借助阳极刻蚀工艺将p掺杂的硅(34)转换为多孔硅(42，44)之前，在衬底晶片(32)的p掺杂的硅(34)中产生多个局部的n掺杂的区域(38，40)。
4.根据权利要求3所述的方法，其特征在于，产生第一组带状的n掺杂区(38)，这些掺杂区在第一表面上构建带有周边的p掺杂小面(50)的n掺杂格栅结构(38，38’)。
5.根据权利要求3所述的方法，其特征在于，产生第二组点状的n掺杂区(40)，其中至少一个点状的n掺杂区设置在限定的晶片区段(18)的区域中。
6.根据权利要求5所述的方法，其特征在于，产生环形的n掺杂区(62)，其中点状的n掺杂区(40)在环形的n掺杂区(62)内在很大程度上均匀地分布。
7.根据权利要求6所述的方法，其特征在于，所述环形的n掺杂区(62)与衬底晶片(32)同心地设置。
8.根据权利要求1至7中的任一项所述的方法，其特征在于，在热处理(45)之后将外延层(48)施加到多孔硅(46)上，其中电路结构(20)至少大部分在外延层(48)上产生。
9.根据权利要求1至7中的任一项所述的方法，其特征在于，限定的晶片区段(18)在产生电路结构(20)之后被释放，使得在晶片区段(18)的侧周边形成局部的接片式连接部(24)。
10.根据权利要求1至7中的任一项所述的方法，其特征在于，半导体晶片(10)中的晶片区段(18)设置在[100]方向或者[110]方向上，并且局部的接片式连接部(24)设置在晶片区段(18)的角上或者侧边缘上。
11.根据权利要求1至7中的任一项所述的方法，其特征在于，在限定的晶片区段(18)的区域中的p掺杂的硅(34)借助阳极刻蚀工艺转换为带有多个较细的孔的多孔硅构成的上层(42)以及带有多个较大孔的下层(44)。
12.根据权利要求1至7中的任一项所述的方法，其特征在于，衬底晶片(32)在第一表面(12)上具有上层(34)和位于其下的下层(36)，其中上层(34)是比下层(36)更强地p掺杂的硅。
13.根据权利要求1至7中的任一项所述的方法，其特征在于，在将限定的晶片区段(18)分离出来之后，残留的半导体晶片(10)被磨平并且作为衬底晶片(32)提供用于制造其他集成电路(26)。
14.一种带有电路结构(20)的集成电路，所述电路结构在至少带有第一材料层(48)和第二材料层(42’)的半导体材料中构建，其中第一和第二材料层(48，42’)彼此叠置，其中所述电路结构(20)基本上在第一材料层(48)中构建，并且其中分离的接片式连接部(40)的其余部分设置在第二材料层(42’)的区域中，其中第二材料层(42’)包含p掺杂的经过热处理(45)的多孔硅。
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