KR101134485B1 - 공동 주입 및 후속 주입에 의해 박막을 획득하는 방법 - Google Patents

공동 주입 및 후속 주입에 의해 박막을 획득하는 방법 Download PDF

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Abstract

본 발명은 SMARTCUTTM 형 공정에 의해서 기판 상에 반도체 재료의 박막을 전이하는 방법을 제안하며, 본 방법은 도너 기판의 두께 내 제 1 깊이에서 취성 구역(embrittlement zone)을 생성하기 위하여 종의 주입을 수행하는 것으로 이루어지는 제 1 주입 동작; 및 상기 제 1 깊이에서 취성 구역의 높이에서 발생해야 하는 분리에 영향을 미치지 않도록 상기 제 1 깊이와 다른 제 2 깊이에서, 상기 제 1 주입 동작 동안에 주입되는 종이 주입이 수행되는 도너 기판의 상기 면 쪽으로 확산되는 것을 방지하여 블리스터(blister) 형성을 제한하는 수집 영역을 생성하도록 선택되는 제 2 주입 조건에 따라 종의 주입을 수행하는 것으로 이루어지는 제 2 주입 동작을 포함하는 것을 특징으로 한다.

Description

공동 주입 및 후속 주입에 의해 박막을 획득하는 방법{METHOD FOR OBTAINING A THIN LAYER BY IMPLEMENTING CO-IMPLANTATION AND SUBSEQUENT IMPLANTATION}
본 발명은 기판 상에 반도체 재료의 박막을 포함하는 구조체를 제조하는 방법으로서, 도너 기판의 두께 내에서 취성 구역(embrittlement zone)을 생성하기 위해서, 박막이 형성되어야 하는 도너 기판의 면 아래에서 종의 주입을 수행하는 단계;
도너 기판이 주입 처리된 후에, 도너 기판의 주입이 처리된 면을 지지 기판과 접촉하여 배치하는 단계; 및
지지 기판 상으로 도너 기판의 일부를 전이하여 지지 기판 상에 박막을 형성하기 위해서, 취성 구역의 높이에서 도너 기판을 분리시키는 단계를 포함하는 방법에 관한 것이다.
본 발명은 보다 정확하게는 위에서 언급한 주입 단계에 관한 것이다.
SMARTCUTTM 형 공정(이에 대한 보다 광대한 세부사항들은 문헌, Kluwer Academic 출판사 Jean-Pierre Colinge 저자의 'Silicon-On Insulator Technology: Materials to VLSI, 2nd Edition'의 50 및 51쪽에서 찾을 수 있음)은 위에서 언급 한 유형의 방법의 일 예이며 본 발명의 바람직한 실시예에 대응한다.
이러한 공정에 의해서 SeOI(Semiconductor On Insulator) 구조체 등과 같은 반도체 재료의 박막을 포함하는 구조체가 유리하게 제조된다.
이러한 공정으로 생기는 구조체는 마이크로 전자 공학, 광학 및/또는 광전자학의 분야에서의 애플리케이션에 이용된다.
종의 주입이란 통상, 주입된 도너 기판의 재료 상으로 이들 종을 도입시키기 기에 알맞은 임의의 원자 또는 이온 종의 조사이며, 주입된 종의 농도가 조사되는 표면과 관련하여 기판으로부터 사전 설정된 깊이에서 최대 상태인 것을 의미하는 것으로 이해된다.
그러나, 이하, 본 발명의 문맥에서, 종의 주입은 위에서 언급한 종래의 조사 주입 방법에 국한되는 것이 아니라, 도너 기판 내로 종을 도입시키기에 충분한 임의의 방법까지로도 확장되고, 특히 주입 종을 포함하는 플라즈마에 도너 기판을 노출시키는 것까지로 확장된다.
위에서 언급한 주입 단계는 도너 기판을 조사하여 도너 기판 두께 내에 2개의 서로 다른 원자 종을 공동 주입(co-implantation)함으로써 실현될 수 있다. 이러한 공동 주입 기술의 일반적인 이점은 단일 유형의 종의 주입에 비해 주입되는 선량이 대략 2 내지 3의 배수만큼 감소되는 것이다.
예를 들어, 이에 대해서는, 수소 H 및 헬륨 He의 공동 주입에 의해서, 수소 또는 헬륨만이 주입되는 경우에 필요한 것보다 훨씬 낮은 총 주입 선량으로 박막 분리가 가능하게 되는, Applied Physics Letters, 72권(1998), 1086-1088쪽의 Aditya Agarwal, T. E. Haynes, V.C. Venezia, O. W. Holland 및 D. J. Eaglesham의 아티클 "Efficient production of sillicon-on-insulator films by co-implantation of He+ with H+"에 개시되어 있다.
이러한 감소는 주입 시간의 감소로 해석되고, 결론적으로, 지지 기판 상에 박막을 포함하는 구조체의 제조, 특히, SMARTCUTTM 유형의 전이 공정에 의한 제조와 관련된 비용의 감소로 해석된다.
그러나, 공동 주입은, 주입이 수행된 주입이 이루어진 도너 웨이퍼의 면과 지지 웨이퍼의 면 사이의 본딩 계면에서 블리스터(blisters)가 형성될 수도 있다는 큰 단점을 나타낸다.
예를 들어 SMARTCUTTM 유형의 전이 공정 동안에 수행된 어떤 동작(예컨대 열적 처리)에 의해 결과적으로 본딩 계면의 열화가 생길 수도 있는데, 이러한 열화는 본딩 계면에서의 블리스터의 출현에 기인한다.
따라서, SMARTCUTTM형 공정이 수행되면, 본딩 계면에서의 블리스터는 분리된 박막의 구조적 특성을 어지럽힐 수도 있다. 블리스터는 블리스터 위치의 높이에서, 즉, 취성 구역의 높이에서가 아닌 본딩 계면의 높이에서 분리를 야기해서, "비전이된" 구역을 생성하여 전이된 박막에 거칠기 및 구조적 결함을 도입시킬 수도 있다.
본 명세서에서는 SeOI 구조체가 제조될 때, 최종 SeOI 구조체의 매장된 산화물층을 형성하기 위해 도너 기판은 주입 단계 후에 지지 기판과 접촉하여 배치될 표면 산화물층을 그 상부에 포함할 수도 있다. 이러한 경우에, 블리스터가 산화물 층과 지지 기판 사이의 본딩 계면에서 형성될 수도 있다.
비전이된 구역을 보이는 구조체는 보통 제조 라인에서 거부되고, 따라서 수율이 감소된다.
또한, 블리스터 및 공극은 또한 단일 원자 종만을 주입하여 수행되는 주입 단계의 경우에 어떤 범위까지 발견되었다. 이러한 문제는 예를 들어 매립된 산화물의 얇은 또는 매우 얇은 층을 포함하는 SOI 구조체를 제조하는 경우(두께가 500 Å 미만; 예를 들어 수소만 주입하는 것에 관하여 이러한 문제를 확인했으며 본 발명의 해결 방법과는 다른 해결 방법을 제안하는, 제 03 06843호로 2003년 6월 6일에 출원된 본 출원인의 프랑스 특허 출원을 참조) 또는 직접적인 Si-Si 본딩이 발생하는 경우(예를 들어, Si 도너 기판과 지지 기판 사이에 본딩층으로서 작용하기 위한 어떤 표면 산화물 층도 존재하지 않는 경우)에 발생한다.
헬륨과 수소 원자의 공동 주입이 이루어진 실리콘 Si로 제조된 도너 기판을 고려해보자. 헬륨 원자는 Si 매트릭스에서 수소 원자보다 쉽게 확산될 수 있기 때문에, 헬륨이 본딩 계면 가까이에 주입되면 블리스터 발생의 위험이 증가할 것으로 보인다.
따라서, 다음의 방법은 일반적으로 블리스터 형성을 방지하기 위해서 수행된다.
제 1 방법은 (주입이 수행되는 도너 기판의 면으로부터 시작하여) 도너 기판 내에서 H 원자보다 깊숙이 He 원자를 주입하는 것으로 이루어진다.
제 2 방법은 주입될 수소 선량을 통상 1015 H atoms/㎠의 2배만큼 증가시키는 것으로 이루어진다.
물론, 이들 양 방법 모두 함께 구현될 수 있다.
이들 방법의 효과는, 이하 헬륨 및 수소 원자의 주입이 다음 공동 주입 조건:
12?1015atoms/㎠의 헬륨 원자의 선량;
Y축을 따라서 표시되는 (KeV 단위의) 헬륨 주입 에너지;
X축을 따라서 표시되는 (1015atoms/㎠ 단위의) 수소 원자의 주입 선량;
27keV의 수소 주입 에너지
를 따라 수행되었을 때 검출되는 블리스터의 평균 개수를 나타내는 표 1로 설명된다.
Figure 112007021952235-pct00001
가장 아래 행에서, 최소 He 주입 에너지와 이에 따라 가장 얕은 He 주입 깊이에 대응하여, 블리스터 형성이 관찰된다. 그러나, He 주입 에너지가 증가함(따라서, He는 더 깊숙이 주입됨)에 따라, 블리스터 형성이 감소되는 것이 관찰된다. 즉, He이 깊숙이 주입될수록, 보다 적은 블리스터 형성이 관찰된다.
좌측 열에서, 최소 H 선량에 대응하여, 블리스터 형성이 관찰된다. 그러나, H 선량이 증가함에 따라(중앙 및 우측 열 참조), 블리스터 형성이 감소된다. 즉, H 선량이 증가할수록, 보다 적은 블리스터 형성이 관찰된다.
양 방법에서, H가 주입된 영역은, 본딩 계면 쪽으로의 He의 확산을 방지하는 것을 가능하게 하는 수집 영역 또는 장벽으로서 작용하는 것으로 간주된다.
위에서 언급한 바와 같이, 도너 기판의 일부를 지지 기판 상으로 전이하여 지지 기판 상에 박막을 형성하기 위해 주입 단계에 의해 그 두께 내에 생성되는 취성 구역의 높이에서 도너 기판은 분리된다.
SMARTCUT？ 공정과 같은 전이 공정에 의해 획득되는 구조체의 표면 상태의 사양은 일반적으로 매우 엄격하다. 박막의 표면 조도(surface roughness) 및 두께 균일도는 또한 구조체 상에 생성될 구성요소들의 품질을 어느 정도까지 사정하는 파라미터이다.
따라서, 박막의 표면 조도를 가능한 제한하고, 이에 따라 조도 제한을 가능하게 하는 조건 하에서 주입을 수행하는 것에 대한 필요성이 제기된다.
또한, 이러한 필요성은 두께 균일도가 목적 용도에 적합한 박막을 획득할 수 있게 하는 주입 조건, 즉, 박막의 두께를 가능한 균일하게 만들 수 있는 조건까지 확장된다.
이하, 표 2는 분리 단계가 수행되고, 최종 구조체가 표면 재구성에 의해 어떤 조도를 띠도록 구성된 RTA(급속 열적 어닐링) 처리된 후에 측정된 표면 조도를 나타낸다.
공동 주입 조건은 표 1과 관련하여 개시된 조건과 동일하고, 표 1에서와 마찬가지로, Y축은 He 주입 에너지(KeV 단위)이고, X축은 H 선량(1015atoms/㎠ 단위)을 나타낸다.
표면 조도는 10×10㎛2의 표면 상에서 AFM(atomic force microscope)의 포인트에 의해 스위프되어 보다 정확하게 측정되었고, RMS(Root Mean Square)라 알려져 있는 평균 2차 값으로 표시되어 있다.
Figure 112010061325428-pct00008
조도를 제한하는 2개의 조건들은 좌측 열의 위쪽 부분에서 밑줄이 그어진 조건이라는 것이 명백하다. 그러나, 표 1에 도시하는 바와 같이, 이들 조건은 블리스터 형성을 초래한다.
즉, 0개의 블리스터가 형성되게 하는 조건은 조도를 제한하지 않는 조건이다.
따라서, 표 1 및 표 2의 비교에 의해서 명확해지는 바와 같이, 가장 우수한 조도가 생기는 어떤 주입 조건은 바람직하지 않은 블리스터 형성을 초래할 수도 있고, 이와 대등하게, 블리스터 형성을 방지하는 조건은 불충분한 조도가 생기게 할 수도 있다.
따라서, 표면 조도, 균일도 및 블리스터 형성은 별도로 제어될 수 없다는 것이 자명하다. 따라서, 블리스터 형성을 방지하기에 가장 우수한 조건(주입 에너지 및 선량)과 최종 표면 조도를 제한하며 적합한 두께 균일도를 획득하기 위한 최적의 조건 간에는 절충이 이루어져야 한다.
그러나, 이러한 절충을 수행하는 것에 의해, 최적의 표면 조도 및 균일도를 가지며, 이와 동시에 최적으로 블리스터 형성이 방지되는 구조체를 제조하는 것이 불가능하다는 것을 이해할 수 있을 것이다.
따라서, 특히 블리스터 형성을 방지하기 위한 주입 조건과, 최종 표면 조도를 제한하며 적합한 두께 균일도를 획득하기 위한 주입 조건 간에 절충을 하지 않고서 기판 상에 반도체 재료의 박막을 포함하는 고품질 구조체 제조 방법에 대한 필요성이 제기된다.
즉, 기판 상에서 블리스터 형성의 제한, 최적의 저 표면 조도 및 최적의 두께 균일도를 동시에 나타내는 반도체 재료의 박막을 포함하는 구조체를 제조하는 방법이 필요하다.
위에서 언급한 필요성을 충족시키기 위해서, 본 발명은 제 1 측면에 따라 기판 상에 반도체 재료의 박막을 포함하는 구조체를 제조하는 방법으로서,
도너 기판의 두께 내에 취성 구역을 생성하기 위하여 박막이 형성되어야 하는 도너 기판의 면 아래에서 종의 주입을 수행하는 단계와,
도너 기판이 주입 처리된 후, 그 도너 기판의 면을 지지 기판과 접촉하여 배치하는 단계와,
도너 기판의 일부를 지지 기판 상으로 전이시켜 지지 기판 상에 박막을 형성하기 위하여 취성 구역의 높이에서 도너 기판을 분리시키는 단계를 포함하며,
상기 주입 단계는,
도너 기판의 두께 내 제 1 깊이에서 상기 취성 구역을 생성하기 위하여 종의 주입을 수행하는 것으로 이루어지는 제 1 주입 동작과,
제 2 주입 조건에 따라 종의 주입을 수행하는 것으로 이루어지는 제 2 주입 동작을 포함하며,
상기 제 2 주입 조건은,
상기 제 1 깊이에서 취성 구역의 높이에서 발생해야 하는 분리에 영향을 미치지 않도록 상기 제 1 깊이와 다른 제 2 깊이에서,
상기 제 1 주입 동안에 주입되는 종이 주입이 수행되는 도너 기판의 상기 면 쪽으로 확산되는 것을 방지하여 블리스터 형성을 제한하는 수집 영역을 생성하도록 선택되는 것을 특징으로 하는 방법을 제안한다.
본 발명에 따른 방법의 바람직하며 비제한적인 형태는 다음과 같다.
제 1 주입 동작은 제 2 주입 동작 전 또는 후에 수행될 수 있다;
제 1 주입 동작은 블리스터 형성을 제한할 수 있게 하는 주입 조건에 관련된 고려사항들과 독립적으로, 지지 기판 상으로 형성될 박막의 표면 조도를 제한하고 적합한 균일도를 획득하도록 선택되는 제 1 주입 조건에 따라 수행될 수 있다;
제 2 주입 조건은 상기 제 1 주입 조건에 의해 구하려 하는 조도 제한에 영항을 미치지 않기 위하여 상기 제 1 깊이와 다른 제 2 깊이에서 수집 영역을 생성하도록 선택된다;
제 2 주입 동작은 주입될 종으로 도너 기판을 조사하는 것에 의해, 또는 도너 기판을 상기 종을 포함하는 플라즈마에 노출시키는 것에 의해 수행될 수 있다;
상기 제 1 및 제 2 깊이들간의 차(shift)는 유리하게 50㎚ 내지 150㎚일 수 있다;
제 2 깊이는 상기 제 1 깊이보다 낮을 수도 있다;
본 방법은 수집 영역을 포함하는 박막의 일부를 제거하도록 구성되는 박리 단계 및/또는 수집 영역을 경화시키도록 구성되는 어닐링 단계를 더 포함할 수도 있다;
제 1 주입 동작은 수소 및 헬륨 종과 같은 최소한 2 개의 서로 다른 종의 공동 주입을 포함할 수 있다;
헬륨은 상기 제 1 주입 동작 중에 수소 전에 주입될 수 있다;
제 1 주입 동작은 수소 종과 같은 단일 종의 주입을 포함할 수 있다;
제 2 주입 동작은 수소 또는 아르곤 종만의 주입을 포함할 수도 있다.
물론, 본 발명은 또한 제 2 측면에 따라 구조체, 특히 본 발명의 제 1 측면에 따른 방법에 의해 획득될 수 있는 SeOI 구조체에 관한 것이다.
본 발명의 기타 특징, 목적 및 이점들은 비제한적인 예로서 제공되는 첨부 도면과 관련하여 다음의 상세한 설명을 판독함으로써 명확하게 될 것이다.
도 1은 본 발명의 제 1 바람직한 실시예에 따라 도너 기판의 두께 내에 주입되는 종의 농도 재분배를 나타내는 도면.
도 2 및 3은 본 발명의 제 1 바람직한 실시예에 의해서 생기는 향상점을 도시하는 예의 도면.
이미 개시한 바와 같이, 본 발명은 지지 기판 상에 반도체 재료의 박막 ? 상기 박막은 종의 주입에 의해 미리 취성화 된 도너 기판의 높이에서 분리에 의해 획득됨 ? 을 포함하는 구조체의 제조 동안에 수행되는 주입 단계에 관한 것이다.
본 발명은 SMARTCUTTM 형의 전이 공정을 이용함으로써 획득되는 구조체의 품질을 향상시키는 것을 도울 수 있다.
본 구조체는 일반적으로 외부 환경에 노출되는 표면(자유 표면) 상에 반도체 재료의 박막을 포함하는 임의의 유형의 구조체일 수 있다.
반도체 재료의 박막은 실리콘(Si), 실리콘 카바이드(SiC), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 아세나이드(AsGa), GaN 등일 수 있으나, 이에 국한되지 않는다.
기판 지지부는 실리콘(Si), 석영 등으로 제조될 수 있다.
또한 산화물의 층이 지지 기판과 박막 사이에 개재되어서, 형성되는 구조체 가 SeOI(Semiconductor On Insulator) 구조체, 특히 SOI(Silicon On Insulator) 구조체를 형성할 수 있다.
본 발명에 따른 주입 단계는, 도너 기판의 두께 내 제 1 깊이에서 취성 구역을 생성하기 위하여 종의 주입을 수행하는 것으로 이루어지는 제 1 주입 동작을 포함한다.
제 1 주입 동작은 단일 종을 주입하는 것에 의해 또는 최소한 2개의 서로 다른 종을 공동 주입하는 것에 의해 수행될 수 있다.
제 1 주입 동작은 통상적으로 도너 기판의 상부 면을 이온 또는 원자 조사시킴으로써, 또는 도너 기판 내로 종을 주입시키기에 적합한 임의의 다른 방법으로써 수행될 수 있다.
본 발명에 따른 방법의 제 1 바람직한 실시예에 따라, 취성 구역을 형성하기 위해서 수소 및 헬륨 종이 공동 주입된다.
바람직하게, 공동 주입은 순차적으로 헬륨 다음에 수소를 주입함으로써 수행되나 이에 제한되지는 않는다.
본 발명의 방법의 제 2 바람직한 실시예에 따라, 취성 구역을 형성하기 위하여, 수소 종만 주입된다.
제 1 주입 동작 동안에, 주입 조건(제 1 공동 주입 조건이라 함)은 블리스터 형성을 저하시키거나 방지하는 것을 돕는 주입 조건에 관련되는 고려사항들과 독립적으로, (예를 들어, 위에서 표 2에 나타내는 바와 같이) 지지 기판 상으로 형성될 우수한 품질의 박막을 최적으로 획득하도록(즉, 공칭 박막의 표면 조도를 제한하고 적절한 두께 균일도를 획득함으로써) 구성된다.
제 1 바람직한 실시예와 관련하여, 당업자라면, 후 분리에 의해서 획득되는 구조체의 RTA(rapid thermal annealing)를 포함하는 마감 단계와 결합되면, (보다 고 선량의) 수소만의 주입 뒤를 따르는 전이에 비해 (저 선량의) 헬륨 및 수소의 공동 주입에 의해 조도 수준이 저감된 박막의 전이가 이루어지는, 제 0309304 호로 2003년 7월 29일에 출원된 본 출원인의 프랑스 특허 출원의 개시 내용으로부터 이익을 얻는다.
그러나, 이러한 제 1 주입 동작의 주입 조건에서 절충이 이루어지지 않았기 때문에, 이전에 언급한 바와 같이, 예컨대 열적 활성화 하에서, 주입이 이루어진 도너 웨이퍼의 표면 영역 쪽으로 원자(예를 들어, He 원자) 확산의 동작하에서, 블리스터가 형성될 수도 있다는 위험이 있다.
이러한 블리스터 형성을 방지하기 위해서, 본 발명에 따른 주입 단계는 제 2 주입 동작을 포함한다.
이러한 제 2 주입 동작은 도너 웨이퍼가 종의 조사 처리되는 종래의 주입을 수행함으로써 실행될 수도 있다.
이러한 제 2 주입 동작은 또한, 도너 기판이 종들을 포함하는 플라즈마에 노출되는 플라즈마 주입을 수행함으로써 실행될 수도 있다. 이러한 노출은 또한 본딩을 향상 및 용이하게 할 수도 있다.
제 2 주입 동작은, 상기 제 1 깊이와 다른 제 2 깊이에서, 제 1 주입 동작 동안에 주입되는 종이 주입이 수행되는 도너 기판의 상기 면 쪽으로 확산되는 것을 방지하여 블리스터 형성을 방지하는 수집 영역을 생성하도록 선택되는 주입 조건(제 2 주입 조건이라 함) 하에서 실현된다.
제 2의 선택 깊이가 제 1의 선택 깊이와 다르기 때문에, (상기 제 1 깊이에서 취성 구역의 높이에서의) 바람직한 분리 규정 및 이에 따라 예상되는 박막의 표면 조도 및 두께 균일도는 이러한 제 2 주입 동작에 의해서 영향을 받지 않는다.
즉, 이러한 제 2 주입 동작은 제 1 주입 동작의 주입 조건에 의해서 구하려는 조도 제한 및 두께 균일도에 영향을 미치지 않는다.
이러한 제 2 주입 동작의 주입 에너지는 유리하게, 상기 제 1 깊이에서의 상기 취성 구역에 가까운 상기 제 2 깊이에서의 상기 수집 영역에 맞춰진다.
이러한 제 2 주입 동작의 주입 선량은 유리하게 저 선량(예를 들어, 통상 수소 선량은 1.0?1016 atoms/㎠보다 낮음)이지만, 제 1 주입 동작 동안에 주입되는 확산 종의 수집 장소로서 작용하는 상기 수집 영역을 위해 충분한 밀도로 도너 기판 내 결함부를 생성하기에는 충분하다.
따라서, 이러한 주입 조건(에너지, 선량)은 블리스터를 형성하는 종 확산을 방지할 수 있게 한다.
이러한 구성으로, 수집 영역은 주입이 이루어지는 도너 기판의 표면 영역 쪽으로 종이 확산되는 것을 방지하는 장벽으로서 작용하는 것으로 간주될 수 있다.
본 발명에 따른 방법의 바람직한 실시예에 따라, 상기 제 2 주입 동작 동안에 수소만 주입된다. 바람직하게, 수소는 5?1016 atoms/㎠보다 낮은 선량으로 주 입된다.
그러나, 본 발명은 수소의 주입에 국한되지 않으며, 아르곤과 같은 다른 종들도 상기 제 2 주입 동작 동안에 주입될 수 있다(바람직하게, 아르곤은 실질적으로 1?1014 atoms/㎠ 내지 1?1016 atoms/㎠의 선량으로 주입된다).
본 발명의 유리한 실시예에 따라, 제 2 깊이는, 도너 기판의 두께 내에서 주입이 수행되는 도너 기판의 면과 취성 구역 사이에서 수집 영역이 위치하도록 제 1 깊이보다 낮게 선택된다.
본 발명에 따른 방법의 제 1 바람직한 실시예의 설명을 참조하면, 어떤 헬륨 원자들은 열 활성화 하에서 확산하는 경향이 있다. 그러한 헬륨 원자들은 상기 제 2 주입 동작 동안에 수행되는 수소 주입에 의해서 생기는 결함부 장소에서 수집된다.
따라서, 제 2의 선택 깊이에서 수소만 주입되는 영역이 취성 구역과 충분히 가까우며 주입되는 수소 선량이 헬륨 원자를 위한 수집 장소로서 작용하기에 충분하게 결함부를 생성하기 때문에, 주입이 수행되는 도너 기판의 측면 쪽으로의 헬륨 확산이 방지되고, 블리스터 형성이 제한되는 것으로 생각된다.
상술한 바와 같이, 수소만 수집하는 영역은 상기 수집 영역이 장벽으로서 효과적으로 작용하도록, 유리하게 취성 구역에 비해 주입이 수행되는 도너 기판의 면 쪽에 위치한다.
본 발명에 따른 방법의 상세한 설명을 참조하면, 일단 박막이 지지 기판 상 으로 형성되었을 때, 상기 제 2 깊이가 상기 제 1 깊이보다 낮은 경우에는 수집 영역이 도너 기판 내에 남고, 상기 제 2 깊이가 상기 제 1 깊이보다 높은 경우에는 지지 기판 상에 형성된 박막 내에 위치한다.
본 발명에 따른 방법은 최종 구조체의 품질이 상기 수집 영역에 의해 영향을 받지 않도록, 상기 수집 영역을 포함하는 박막의 일부를 제거하도록 구성되는 박리 단계(thinning step)를 전이 후에 더 포함할 수도 있다.
이러한 박리 단계는 화학-기계적 연마(CMP), 희생 산화, (건식 또는 습식) 화학적 에칭 등과 같은 고전적인 방법에 따라 수행될 수도 있다.
보다 일반적인 방법으로, 이러한 박리 단계는 예를 들어 미국 특허 제 6 720 640호에 개시된 바와 같이, 전이층 또는 도너 층으로의 분리 후에 적용될 수도 있다.
본 발명에 따른 방법은 제 2 주입 조건에 의해서 유도되는 약간의 결정성 결함부를 어닐링하도록 구성되는 (로(furnace)에서 또는 약 1,000℃의 온도로 RTA를 수행함으로써) 간단한 어닐링을 수행해서, 수집 영역을 경화시키는 어닐링 단계를 더 포함할 수도 있다.
선택적으로, (예를 들어, 수소 피크들간의 거리로서 정의될 수도 있는) 제 1 및 제 2 깊이들간의 차는 수집 영역 프로파일이 유리하게는 사용가능한 최종 박막으로서의 역할을 할 층 영역을 중첩하지 않도록, 50㎚ 내지 150㎚에서 이루어진다.
본 발명에 따른 방법의 제 1 바람직한 실시예는, 도너 기판의 두께 내에 주입되는 서로 다른 종들의 농도 재분배를 나타내는 도 1에 의해서 개략적으로 도시 되어 있다.
He 및 H 원자들은 깊이 z에서 기준 Ez로 표시되는 취성 구역을 생성하기 위하여 제 1 주입 동작 동안에 공동 주입되고 각각 곡선 C1 및 곡선 C2를 따라서 도너 기판의 두께 내에서 분산된다.
그 후 제 2 주입 동작 동안에 수소 원자가 주입되고 곡선 C3을 따라서 도너 기판의 두께 내에서 분산된다.
화살표 A는, 열 처리 하에서, 0 깊이 영역 쪽으로 He 원자의 확산이 방지되고, 따라서 블리스터 형성이 방지되는, 제 2의 수소만의 주입 동작에 의해 구성되는 수집 장소 쪽으로의 He 원자의 확산을 나타낸다.
이하 설명은 본 발명에 따른 방법에 의한 개선점을 설명하는 예를 제공하는 것을 목적으로 한다.
제 1 예에서, 제 1 SOI 구조체 S1은 블리스터의 형성을 초래하는 것으로 알려져 있는 주입 조건 하에서 He 및 H의 공동 주입만으로 이루어지는 주입 단계를 이용하여 제조되었다.
제 2 SOI 구조체 S2는, 그 주입 단계가
- 제 1 SOI 구조체의 공동 주입과 동일한 조건 하에서의 공동 주입 동작; 및
- 그 후 H만의 주입 동작
으로 이루어지는 본 발명의 제 1 바람직한 실시예에 따라서 제조되었다.
다음의 표, 표 3은 구조체 S1 및 S2를 제조하는 데 사용된 주입 조건들을 요약한다.
Figure 112007021952235-pct00003
또한, 구조체 S1 및 S2는 예를 들어, 위에서 이미 언급한 본 출원인의 특허 출원 FR 0309304 호에 기술되어 있는 바와 같이, 어닐링 처리를 포함하는 고전적인 마감 단계 처리가 되었다.
도 2는 구조체 S1 및 S2가 어닐링 처리를 포함하는 고전적인 마감 단계 처리된 후에 관찰되는 (원으로 표시되는) 블리스터의 (수직축을 따라서의) 개수를 나타낸다.
이 도 2로부터, 블리스터의 개수가 구조체 S1에 비해 구조체 S2에서 상당히 저감되어 있다는 것이 명백하다. 또한, 관찰되는 블리스터의 평균 개수는, 구조체 S1에서는 11.2인 반면, 본 발명의 가능한 실시예에 따른 구조체 S2에서 관찰되는 블리스터의 팽균 개수는 단지 4.4이다.
도 3은 구조체 S1 및 S2에 대해 10×10 ㎛2 AFM 스캔에 의해 측정된 조도 RMS의 값을 나타낸다. 이러한 도 3으로부터, 구조체 S2의 조도가 구조체 S1의 조도와 동일하다는 것이 명백하다. 또한, 구조체 S2의 평균 조도는 50.7 Å RMS인 반면, 구조체 S1의 평균 조도는 49.8 Å RMS이다.
따라서, 이러한 제 1 예로부터, 제 1 주입 단계의 주입 조건(이 경우에, 헬륨/수소 공동 주입)에 의해 조도가 최적화될 수 있으며, 이와 동시에 제 2 주입 단계에 의해 (여기서는 공칭 제 2의 H 주입 영역에서 He의 확산을 차단함으로써) 블리스터의 개수가 제한될 수도 있다는 것이 명백하다. 따라서, 본 발명에 따른 방법은, 특히 블리스터를 방지하는 주입 조건과 최종 표면 조도를 제한하며 적합한 두께 균일도를 얻는 주입 조건간에 고전적인 절충을 해야 할 필요를 없앨 수 있다.
제 2 예에서, 매장된 산화물의 박막을 구비하는 SOI 구조체는 200 Å 두께의 표면 산화물층을 형성하기 위해 Si 기판을 산화시키는 단계를 포함하는 방법에 따라 제조되었다.
이러한 SOI 구조체 S3는 그 주입 단계가
- 수소만의 제 1 주입 단계와
- 그 후 아르곤만의 제 2 주입 단계
로 이루어지는 본 발명의 제 2 바람직한 실시예에 따라 보다 정확하게 제조되었다.
이하, 표 4는 구조체 S3를 제조하기 위해 사용되는 주입 조건을 요약한다.
Figure 112007021952235-pct00004
분리 후에, 매우 적은 수의 블리스터가 발견되었고 10×10㎛2 AFM 스캔에 의해 대략 60 Å RMS의 조도를 보였다.
또한 구조체 S3은 예를 들어 위에서 이미 언급한 본 출원인의 특허 출원 FR 0309304호에 개시되어 있는 바와 같이, 어닐링 처리를 포함하는 고전적인 마감 단계 처리가 되었다. 10×10㎛2 AFM 스캔에 의해 일 단위 수 Å RMS만큼 낮은 조도를 보였다.
보다 일반적으로, 구조체, 특히 상술한 방법으로 획득되는 SeOI 구조체(예컨대 구초제 S2 및 S3)는 작은 조도를 띠었고, 특히 10×10㎛2 AFM 스캔에 의해 실질적으로 35 내지 60 Å의 조도를 보였다.

Claims (20)

  1. 기판 상에 반도체 재료의 박막을 포함하는 구조체를 제조하는 방법으로서,
    도너 기판의 두께 내에 취성 구역(embrittlement zone) 및 수집 영역(getting region)을 생성하기 위하여, 상기 박막이 형성되어야 하는 도너 기판의 면 아래에서 종의 주입을 수행하는 단계;
    상기 도너 기판이 주입 처리된 후 종의 주입이 수행된 상기 도너 기판의 상기 면을 지지 기판과 접촉하여 배치하는 단계; 및
    상기 취성 구역의 높이에서 상기 도너 기판을 분리시켜 상기 지지 기판 상에 상기 박막을 형성하는 단계를 포함하고,
    상기 주입 단계는,
    제 1 주입 조건에 따라 상기 도너 기판의 두께 내의 제 1 깊이에서 상기 취성 구역을 생성하기 위하여, 최소한 2개의 서로 다른 종의 공동 주입을 수행하는 것으로 이루어지는 제 1 주입 단계; 및
    제 2 주입 조건에 따라 종의 주입을 수행하는 제 2 주입 단계;를 포함하며,
    상기 제 1 주입 조건은,
    상기 지지 기판 상으로 형성되는 상기 박막의 표면 조도를 제한하고 목적 용도에 따라 기 설정된 두께 균일도를 획득하도록 선택되어 상기 취성 구역을 생성하도록 선택된 조건이며,
    상기 제 2 주입 조건은,
    상기 제 1 깊이에서 상기 취성 구역의 높이에서 발생해야 하는 상기 분리에 영향을 미치지 않기 위하여, 상기 제 1 깊이보다 얕은 제 2 깊이에서,
    상기 제 1 주입 단계 동안에 주입되는 종이 주입이 수행되는 상기 도너 기판의 상기 면 쪽으로 확산되는 것을 방지하여 블리스터(blisters) 형성을 제한하는 상기 수집 영역을 생성하도록 선택된 조건인 것을 특징으로 하는, 구조체 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 주입 단계는, 상기 제 2 주입 단계 전에 수행되는 것을 특징으로 하는, 구조체 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 주입 단계는, 상기 제 2 주입 단계 후에 수행되는 것을 특징으로 하는, 구조체 제조 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 2 주입 조건은, 상기 제 1 주입 조건에 의해 획득하려 하는 상기 조도 및 균일도에 영향을 미치지 않기 위하여, 상기 제 1 깊이와 다른 상기 제 2 깊이에서 상기 수집 영역을 생성하도록 선택되는 것을 특징으로 하는, 구조체 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 2 주입 단계는, 상기 도너 기판의 상기 표면에 주입될 종들로 조사(bombarding)하는 것에 의해 수행되는 것을 특징으로 하는, 구조체 제조 방법.
  7. 제 5 항에 있어서,
    상기 제 2 주입 단계는, 상기 주입될 종들을 포함하는 플라즈마에 상기 도너 기판을 노출시키는 것에 의해 수행되는 것을 특징으로 하는, 구조체 제조 방법.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 깊이들간의 차는 50㎚ 내지 150㎚로 이루어지는 것을 특징으로 하는, 구조체 제조 방법.
  9. 삭제
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 박막 중에서 상기 수집 영역 부분을 제거하는 박리 단계(thinning step);를 더 포함하는 것을 특징으로 하는, 구조체 제조 방법.
  11. 제 1항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 수집 영역을 경화하도록 구성되는 어닐링 단계를 더 포함하는 것을 특징으로 하는, 구조체 제조 방법.
  12. 삭제
  13. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 주입 단계는, 수소 및 헬륨 종의 공동 주입(co-implantation)을 포함하는 것을 특징으로 하는, 구조체 제조 방법.
  14. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    헬륨은 상기 제 1 주입 단계 동안에 수소 전에 주입되는 것을 특징으로 하는, 구조체 제조 방법.
  15. 삭제
  16. 삭제
  17. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서
    상기 제 2 주입 단계는, 수소 종의 주입만 또는 아르곤 종의 주입만을 포함하는 것을 특징으로 하는, 구조체 제조 방법.
  18. 제 17 항에 있어서,
    수소가 상기 제 2 주입 단계 동안에 5?1016atoms/㎠ 미만의 선량으로 주입되거나, 아르곤이 상기 제 2 주입 단계 동안에 1?1014 atoms/㎠ 내지 1?1016atoms/㎠의 선량으로 주입되는 것을 특징으로 하는, 구조체 제조 방법.
  19. 제 1 항 내지 제 3 항 중 어느 한 항에 따른 구조체 제조 방법에 의해서 획득되는 SeOI 구조체(Semiconductor On Insulator structure)로서,
    박막이 10×10㎛2 AFM 스캔에 의해서 측정되며 35 내지 60 Å RMS의 조도를 나타내는 것을 특징으로 하는, SeOI 구조체.
  20. 제 1 항 내지 제 3 항 중 어느 한 항에 따른 구조체 제조 방법의 주입 단계 직후에 획득되는, 중간 구조체.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2837981B1 (fr) * 2002-03-28 2005-01-07 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement
WO2007125863A1 (ja) * 2006-04-24 2007-11-08 Shin-Etsu Handotai Co., Ltd. Ｓｏｉウエーハの製造方法
WO2007125771A1 (ja) * 2006-04-27 2007-11-08 Shin-Etsu Handotai Co., Ltd. Ｓｏｉウエーハの製造方法
JP5109287B2 (ja) * 2006-05-09 2012-12-26 株式会社Ｓｕｍｃｏ 半導体基板の製造方法
JP5082299B2 (ja) 2006-05-25 2012-11-28 株式会社Ｓｕｍｃｏ 半導体基板の製造方法
US20070277874A1 (en) * 2006-05-31 2007-12-06 David Francis Dawson-Elli Thin film photovoltaic structure
US20080070340A1 (en) * 2006-09-14 2008-03-20 Nicholas Francis Borrelli Image sensor using thin-film SOI
US8124499B2 (en) * 2006-11-06 2012-02-28 Silicon Genesis Corporation Method and structure for thick layer transfer using a linear accelerator
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
FR2924273B1 (fr) 2007-11-28 2010-02-19 Commissariat Energie Atomique Procede de moderation de deformation
FR2928031B1 (fr) * 2008-02-25 2010-06-11 Soitec Silicon On Insulator Procede de transfert d'une couche mince sur un substrat support.
FR2934924B1 (fr) * 2008-08-06 2011-04-22 Soitec Silicon On Insulator Procede de multi implantation dans un substrat.
US7816225B2 (en) * 2008-10-30 2010-10-19 Corning Incorporated Methods and apparatus for producing semiconductor on insulator structures using directed exfoliation
EA201190076A1 (ru) * 2009-01-16 2012-06-29 Зе Боард Оф Трастиз Оф Зе Лилэнд Стенфорд Джуниор Юниверсити Ультраконденсатор и электронная аккумуляторная батарея с квантовой точкой
US8877367B2 (en) 2009-01-16 2014-11-04 The Board Of Trustees Of The Leland Stanford Junior University High energy storage capacitor by embedding tunneling nano-structures
JP2012523117A (ja) * 2009-04-01 2012-09-27 ボード オブ トラスティーズ オブ ザ レランド スタンフォード ジュニア ユニバーシティ 面積を増大させた電極を有する全電子バッテリー
US20110207306A1 (en) * 2010-02-22 2011-08-25 Sarko Cherekdjian Semiconductor structure made using improved ion implantation process
FR2961948B1 (fr) * 2010-06-23 2012-08-03 Soitec Silicon On Insulator Procede de traitement d'une piece en materiau compose
US8487280B2 (en) * 2010-10-21 2013-07-16 Varian Semiconductor Equipment Associates, Inc. Modulating implantation for improved workpiece splitting
US8008175B1 (en) 2010-11-19 2011-08-30 Coring Incorporated Semiconductor structure made using improved simultaneous multiple ion implantation process
US8558195B2 (en) 2010-11-19 2013-10-15 Corning Incorporated Semiconductor structure made using improved pseudo-simultaneous multiple ion implantation process
US8196546B1 (en) 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
US9024282B2 (en) 2013-03-08 2015-05-05 Varian Semiconductor Equipment Associates, Inc. Techniques and apparatus for high rate hydrogen implantation and co-implantion
JP6516957B2 (ja) * 2013-09-04 2019-05-22 株式会社Sumco エピタキシャルウェーハの製造方法及び貼り合わせウェーハの製造方法
WO2016081367A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
US10529616B2 (en) 2015-11-20 2020-01-07 Globalwafers Co., Ltd. Manufacturing method of smoothing a semiconductor surface
WO2017141103A1 (en) * 2016-02-16 2017-08-24 G-Ray Switzerland Sa Structures, systems and methods for electrical charge transport across bonded interfaces
JP7123182B2 (ja) 2018-06-08 2022-08-22 グローバルウェーハズ カンパニー リミテッド シリコン箔層の移転方法
FR3108204B1 (fr) * 2020-03-10 2023-10-27 Commissariat Energie Atomique Procédé de suspension d’une couche mince sur une cavité avec effet raidisseur obtenu par pressurisation de la cavité par des espèces implantées

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010079959A (ko) * 1998-09-30 2001-08-22 막스-플랑크-게젤샤프트 츄어 푀르더룽 데어 비쎈샤프텐 에.파우. 원하는 기판 상에 단결정 물질의 박막을 전달하는 방법
US20020187619A1 (en) * 2001-05-04 2002-12-12 International Business Machines Corporation Gettering process for bonded SOI wafers
US20040097055A1 (en) * 1997-07-18 2004-05-20 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
SG67458A1 (en) * 1996-12-18 1999-09-21 Canon Kk Process for producing semiconductor article
FR2774510B1 (fr) * 1998-02-02 2001-10-26 Soitec Silicon On Insulator Procede de traitement de substrats, notamment semi-conducteurs
US6346458B1 (en) * 1998-12-31 2002-02-12 Robert W. Bower Transposed split of ion cut materials
FR2797713B1 (fr) * 1999-08-20 2002-08-02 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
JP3943782B2 (ja) * 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
US20020186189A1 (en) * 2001-05-21 2002-12-12 Ilcisin Kevin J. Method and apparatus for predicting DC offset potential in a liquid crystal display (LCD) device
US6841917B2 (en) * 2001-06-11 2005-01-11 Rochester Institute Of Technology Electrostatic levitation and attraction systems and methods
EP1408551B1 (en) * 2001-07-17 2014-07-02 Shin-Etsu Handotai Co., Ltd. Method for producing bonding wafer
JP4147578B2 (ja) * 2002-07-30 2008-09-10 信越半導体株式会社 Ｓｏｉウエーハの製造方法
FR2847075B1 (fr) * 2002-11-07 2005-02-18 Commissariat Energie Atomique Procede de formation d'une zone fragile dans un substrat par co-implantation
FR2855908B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention d'une structure comprenant au moins un substrat et une couche ultramince
FR2858462B1 (fr) 2003-07-29 2005-12-09 Soitec Silicon On Insulator Procede d'obtention d'une couche mince de qualite accrue par co-implantation et recuit thermique

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040097055A1 (en) * 1997-07-18 2004-05-20 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
KR20010079959A (ko) * 1998-09-30 2001-08-22 막스-플랑크-게젤샤프트 츄어 푀르더룽 데어 비쎈샤프텐 에.파우. 원하는 기판 상에 단결정 물질의 박막을 전달하는 방법
US20020187619A1 (en) * 2001-05-04 2002-12-12 International Business Machines Corporation Gettering process for bonded SOI wafers

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