CN106683980A - 带有载流子俘获中心的衬底的制备方法 - Google Patents

带有载流子俘获中心的衬底的制备方法 Download PDF

Info

Publication number
CN106683980A
CN106683980A CN201611227767.3A CN201611227767A CN106683980A CN 106683980 A CN106683980 A CN 106683980A CN 201611227767 A CN201611227767 A CN 201611227767A CN 106683980 A CN106683980 A CN 106683980A
Authority
CN
China
Prior art keywords
substrate
preparation
semiconductor substrate
annealing steps
carrier trapping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201611227767.3A
Other languages
English (en)
Other versions
CN106683980B (zh
Inventor
魏星
常永伟
陈猛
陈国兴
费璐
王曦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Simgui Technology Co Ltd
Original Assignee
Shanghai Simgui Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Simgui Technology Co Ltd filed Critical Shanghai Simgui Technology Co Ltd
Priority to CN201611227767.3A priority Critical patent/CN106683980B/zh
Publication of CN106683980A publication Critical patent/CN106683980A/zh
Priority to US15/904,129 priority patent/US20180182662A1/en
Application granted granted Critical
Publication of CN106683980B publication Critical patent/CN106683980B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions

Abstract

本发明提供了一种带有载流子俘获中心的衬底的制备方法，包括如下步骤：在半导体衬底中注入起泡离子，用于形成剥离层，并在绝缘层中注入改性离子，用于形成纳米团簇；提供一支撑衬底；以所述绝缘层为中间层，将所述支撑衬底与所述半导体衬底键合；对键合后衬底实施第一次热处理，使注入起泡离子的位置形成剥离层，并在剥离层的位置使所述半导体衬底发生剥离；减薄剥离后的半导体衬底的剥离表面；对减薄后的半导体衬底实施第二次热处理，以加固键合表面并在改性离子的注入位置形成纳米团簇。

Description

带有载流子俘获中心的衬底的制备方法
技术领域
本发明涉及半导体材料领域，尤其涉及一种带有载流子俘获中心的衬底的制备方法。
背景技术
现有技术中典型的带有绝缘埋层的衬底结构包括三层，依次是支撑层，支撑层表面的绝缘层，以及绝缘层表面的器件层。在一些应用场合，为了防止载流子被高能射线激发而向衬底外部迁移，需要在衬底中引入一层载流子俘获中心来俘获这些载流子，从而提高器件层中电子元件的电学性能。但实践中，为了引入该载流子俘获中心，需要通过注入等手段引入额外的改性离子，工艺非常复杂。复杂的制备工艺对器件层造成了晶格损伤从而降低器件层中电子元件的电学性能。因此，如何优化工艺以降低对器件层的晶格损伤，是现有技术亟待解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种带有载流子俘获中心的衬底的制备方法，提高了器件层的晶体质量。
为了解决上述问题，本发明提供了一种带有载流子俘获中心的衬底的制备方法，包括如下步骤：在半导体衬底中注入起泡离子，用于形成剥离层，并在绝缘层中注入改性离子，用于形成纳米团簇；提供一支撑衬底；以所述绝缘层为中间层，将所述支撑衬底与所述半导体衬底键合；对键合后衬底实施第一次热处理，使注入起泡离子的位置形成剥离层，并在剥离层的位置使所述半导体衬底发生剥离；减薄剥离后的半导体衬底的剥离表面；对减薄后的半导体衬底实施第二次热处理，以加固键合表面并在改性离子的注入位置形成纳米团簇。
可选的，所述减薄步骤对剥离表面厚度的减薄尺度为10-150nm。
可选的，所述第二次热处理进一步包括：第一退火步骤，所述第一退火步骤在含氧气氛中实施，本步骤在衬底表面形成氧化层，所述氧化层的厚度大于40nm；第二退火步骤，在第一退火步骤后实施，第二退火步骤的温度高于第一退火步骤。所述第一退火步骤的温度范围是900℃至1350℃。所述第二退火步骤的温度范围是1000℃至1350℃。
可选的，所述第一退火步骤在干氧环境中实施。所述第二退火步骤在无氧环境中实施。
可选的，所述改性离子为构成绝缘层的化学元素中的一种，或者所述改性离子为构成绝缘层的化学元素中的一种的同族元素。所述绝缘层的材料为二氧化硅，所述改性离子为硅或锗离子。
可选的，所述第一次热处理的温度范围是300℃至800℃。
可选的，所述支撑衬底的用于键合的表面上具有一氧化层。
本发明的优点在于，在剥离之后即实施减薄工艺去除了剥离表面处的位错，再进行退火形成纳米团簇。形成纳米团簇的退火工艺时间长温度高，提前剥离表面以去除位错，防止位错在高温下向整个器件层生长，提高了最终的器件层的晶体质量。
附图说明
附图1所示是本发明一具体实施方式所述方法的流程图
附图2A至附图2G所示是本发明一具体实施方式的工艺流程图。
具体实施方式
下面结合附图对本发明提供的带有载流子俘获中心的衬底的制备方法的具体实施方式做详细说明。
附图1所示是本具体实施方式所述方法的流程图，包括：步骤S10，提供一半导体衬底，所述半导体衬底表面具有绝缘层；步骤S11，在半导体衬底中注入起泡离子，用于形成剥离层；步骤S12，在绝缘层中注入改性离子，用于形成纳米团簇；步骤S13，提供一支撑衬底；步骤S14，以所述绝缘层为中间层，将所述支撑衬底与所述半导体衬底键合；步骤S15，对键合后衬底实施第一次热处理，使注入起泡离子的位置形成剥离层，并在剥离层的位置使所述半导体衬底发生剥离；步骤S16，减薄剥离后的半导体衬底的剥离表面；步骤S17，对减薄后衬底实施第二次热处理，以加固键合表面并在改性离子的注入位置形成纳米团簇。
附图2A至附图2G所示是本具体实施方式的工艺流程图。
附图2A所示，参考步骤S10，提供一半导体衬底200，所述半导体衬底200表面具有绝缘层202。在本具体实施方式中，所述半导体衬底200的材料是硅，所述绝缘层202的材料为二氧化硅。在其他的具体实施方式中半导体衬底200的材料也可以是锗硅、锗、或者化合物半导体等，而所述绝缘层202的材料可以是氮化硅、氮氧化硅、氧化锗硅、或者其他常见的绝缘材料。
附图2B所示，参考步骤S11，在半导体衬底200中注入起泡离子，用于形成剥离层。所述起泡离子可以是氢离子、氦离子、或者两者的混合。上述离子注入后，在高温下能够形成气泡层，使半导体衬底200发生劈裂并剥离。对于H离子通常是5keV-500keV，注入剂量为1×1015～3×1017cm-2。
附图2C所示，参考步骤S12，在绝缘层202中注入改性离子，用于形成纳米团簇。在本具体实施方式中，所述改性离子为硅，能够在绝缘层202中形成硅的富集层，进一步在热处理后形成富硅纳米团簇。在其他的具体实施方式中，所述改性离子应当选择为构成绝缘层的化学元素中的一种，例如向氧化锗硅中注入锗或者硅。也可以是选择所述改性离子为构成绝缘层的化学元素中的一种的同族元素，例如向氧化硅中注入锗。由于同族元素具有近似的化学性质，因此也可以形成能够有效俘获载流子的纳米团簇。对于硅离子通常注入能量为1～200keV，注入剂量为3×1015～1×1017cm-2，位置优选为靠近绝缘层202与半导体衬底200的界面处。
上述步骤S11和S12的实施步骤顺序可交换。
附图2D所示，参考步骤S13，提供一支撑衬底210。在本具体实施方式中，所述支撑衬底210的材料是硅。在其他的具体实施方式中支撑衬底210的材料也可以是锗硅、锗、或者化合物半导体等，以及蓝宝石、碳化硅等常见的衬底材料。
附图2E所示，参考步骤S14，以所述绝缘层202为中间层，将所述支撑衬底210与所述半导体衬底200键合。本步骤可以采用普通键合或者等离子辅助键合。上述步骤中，支撑衬底210用于键合的表面也可以具有一层氧化层，并在键合的步骤中与绝缘层202联合形成绝缘埋层。
附图2F所示，参考步骤S15，对键合后衬底实施第一次热处理，使注入起泡离子的位置形成剥离层，并在剥离层的位置使所述半导体衬底发生剥离。本步骤的温度范围优选为300℃至800℃。
附图2G所示，参考步骤S16，减薄剥离后的半导体衬底的剥离表面。附图2G中剥离后保留在键合后衬底中的支撑衬底210的一部分形成了器件层240，该器件层240可以用于制作半导体器件，改性离子注入位置形成的纳米团簇会对器件层240中的载流子起到俘获作用。本步骤的减薄可以采用化学机械抛光或者机械研磨的方法，并优选首先采用机械研磨的方式减薄，再采用化学机械抛光的形式继续减薄以获得平整的表面。本步骤对器件层240的减薄尺度范围是10-150nm。减薄可以去除剥离的步骤在界面处形成的位错，防止其在退火的过程中延伸生长至整个器件层240，从而降低器件层240的晶体质量。
参考步骤S16，对键合后衬底实施第二次热处理，以加固键合表面并在改性离子的注入位置形成纳米团簇。本步骤的热处理温度范围小优选为作为900℃至1350℃。本步骤采用两步热处理工艺，在第一步热处理实现剥离后原位实施第二步热处理，该第二步热处理即促进了纳米团簇的形成，又对键合面起到加固作用，使工艺步骤得到了简化。在剥离后还可以再抛光与所述绝缘层202键合在一起的半导体层，即器件层240。
为了提高纳米团簇对载流子的俘获能力，一种优选的具体实施方式是将热处理分为两个步骤：第一退火步骤，所述第一退火步骤在干氧气氛中实施，本步骤在衬底表面形成氧化层，所述氧化层的厚度大于40nm；第二退火步骤，在第一退火步骤后实施，第二退火步骤的温度高于第一退火步骤。
具体的说，所述第一退火步骤的优选温度范围是900℃至1350℃，并优选在湿氧环境中进行。这样可以迅速的在衬底的表面形成一层大于40nm的氧化保护层，该层可以避免氧元素在退火的过程中向衬底中扩散并与改性离子结合，降低纳米团簇的密度。并且本步骤还可以恢复或消除半导体衬底200中的注入损伤，使半导体衬底200中大量的硅间隙原子重组并释放，从而防止位错和缺陷的生成。所述第二退火步骤的优选温度范围是1000℃至1350℃，并优选在无氧环境中实施，例如在氩气环境中实施。更高温度的退火使注入的硅原子团聚并形成稳定的纳米团簇，同时进一步恢复晶格的完整性，降低位错密度。并且无氧环境避免了氧原子进入到衬底中与改性离子结合，这种结合会降低纳米团簇的密度，从而影响到载流子俘获中心的俘获效率。
上述的技术方案在剥离之后即实施减薄工艺去除了剥离表面处的位错，再进行退火形成纳米团簇。形成纳米团簇的退火工艺时间长温度高，提前剥离表面以去除位错，防止位错在高温下向整个器件层生长，提高了最终的器件层的晶体质量。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种带有载流子俘获中心的衬底的制备方法，其特征在于，包括如下步骤：
提供一半导体衬底，所述半导体衬底表面具有绝缘层；
在半导体衬底中注入起泡离子，用于形成剥离层，并在绝缘层中注入改性离子，用于形成纳米团簇；
提供一支撑衬底；
以所述绝缘层为中间层，将所述支撑衬底与所述半导体衬底键合；
对键合后衬底实施第一次热处理，使注入起泡离子的位置形成剥离层，并在剥离层的位置使所述半导体衬底发生剥离；
减薄剥离后的半导体衬底的剥离表面；
对减薄后的半导体衬底实施第二次热处理，以加固键合表面并在改性离子的注入位置形成纳米团簇。
2.根据权利要求1所述的带有载流子俘获中心的衬底的制备方法，其特征在于，所述减薄步骤对剥离表面厚度的减薄尺度为10-150nm。
3.根据权利要求1所述的带有载流子俘获中心的衬底的制备方法，其特征在于，所述第二次热处理进一步包括：
第一退火步骤，所述第一退火步骤在含氧气氛中实施，本步骤在衬底表面形成氧化层，所述氧化层的厚度大于40nm；
第二退火步骤，在第一退火步骤后实施，第二退火步骤的温度高于第一退火步骤。
4.根据权利要求3所述的带有载流子俘获中心的衬底的制备方法，其特征在于，所述第一退火步骤在干氧环境中实施。
5.根据权利要求3所述的带有载流子俘获中心的衬底的制备方法，其特征在于，所述第二退火步骤在无氧环境中实施。
6.根据权利要求1所述的带有载流子俘获中心的衬底的制备方法，其特征在于，所述改性离子为构成绝缘层的化学元素中的一种，或者所述改性离子为构成绝缘层的化学元素中的一种的同族元素。
7.根据权利要求6所述的带有载流子俘获中心的衬底的制备方法，其特征在于，所述绝缘层的材料为二氧化硅，所述改性离子为硅或锗离子。
8.根据权利要求1所述的带有载流子俘获中心的衬底的制备方法，其特征在于，所述第一次热处理的温度范围是300℃至800℃。
9.根据权利要求1所述的带有载流子俘获中心的衬底的制备方法，所述支撑衬底的用于键合的表面上具有一氧化层。
CN201611227767.3A 2016-12-27 2016-12-27 带有载流子俘获中心的衬底的制备方法 Active CN106683980B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201611227767.3A CN106683980B (zh) 2016-12-27 2016-12-27 带有载流子俘获中心的衬底的制备方法
US15/904,129 US20180182662A1 (en) 2016-12-27 2018-02-23 Method for preparing substrate with carrier trapping center

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611227767.3A CN106683980B (zh) 2016-12-27 2016-12-27 带有载流子俘获中心的衬底的制备方法

Publications (2)

Publication Number Publication Date
CN106683980A true CN106683980A (zh) 2017-05-17
CN106683980B CN106683980B (zh) 2019-12-13

Family

ID=58872033

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611227767.3A Active CN106683980B (zh) 2016-12-27 2016-12-27 带有载流子俘获中心的衬底的制备方法

Country Status (2)

Country Link
US (1) US20180182662A1 (zh)
CN (1) CN106683980B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1241803A (zh) * 1998-05-15 2000-01-19 佳能株式会社 半导体衬底、半导体薄膜以及多层结构的制造工艺
US20040029358A1 (en) * 2002-08-10 2004-02-12 Park Jea-Gun Method of fabricating nano SOI wafer and nano SOI wafer fabricated by the same
CN101901754A (zh) * 2010-06-25 2010-12-01 上海新傲科技股份有限公司 一种在绝缘层中嵌入纳米晶的半导体材料制备方法
CN102290369A (zh) * 2011-09-22 2011-12-21 中国科学院上海微系统与信息技术研究所 一种薄goi晶片及其制备方法
CN103988284A (zh) * 2011-12-15 2014-08-13 信越半导体株式会社 Soi晶片的制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3697106B2 (ja) * 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
US7052974B2 (en) * 2001-12-04 2006-05-30 Shin-Etsu Handotai Co., Ltd. Bonded wafer and method of producing bonded wafer
US20030230778A1 (en) * 2002-01-30 2003-12-18 Sumitomo Mitsubishi Silicon Corporation SOI structure having a SiGe Layer interposed between the silicon and the insulator
FR2890489B1 (fr) * 2005-09-08 2008-03-07 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant
JP5522917B2 (ja) * 2007-10-10 2014-06-18 株式会社半導体エネルギー研究所 Ｓｏｉ基板の製造方法
CN107146758B (zh) * 2016-12-27 2019-12-13 上海新傲科技股份有限公司 带有载流子俘获中心的衬底的制备方法
CN106783725B (zh) * 2016-12-27 2019-09-17 上海新傲科技股份有限公司 带有绝缘埋层的衬底的制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1241803A (zh) * 1998-05-15 2000-01-19 佳能株式会社 半导体衬底、半导体薄膜以及多层结构的制造工艺
US20040029358A1 (en) * 2002-08-10 2004-02-12 Park Jea-Gun Method of fabricating nano SOI wafer and nano SOI wafer fabricated by the same
CN101901754A (zh) * 2010-06-25 2010-12-01 上海新傲科技股份有限公司 一种在绝缘层中嵌入纳米晶的半导体材料制备方法
CN102290369A (zh) * 2011-09-22 2011-12-21 中国科学院上海微系统与信息技术研究所 一种薄goi晶片及其制备方法
CN103988284A (zh) * 2011-12-15 2014-08-13 信越半导体株式会社 Soi晶片的制造方法

Also Published As

Publication number Publication date
US20180182662A1 (en) 2018-06-28
CN106683980B (zh) 2019-12-13

Similar Documents

Publication Publication Date Title
KR101379409B1 (ko) 전기 손실들이 감소된 반도체 온 절연체 타입 구조의 제조 공정 및 대응 구조
US7323398B2 (en) Method of layer transfer comprising sequential implantations of atomic species
JP4722823B2 (ja) 電気特性を向上させた複合基板の作製方法
CN105957831A (zh) 一种用于制造支撑衬底上的单晶材料薄层结构的方法
CN108493334A (zh) 一种薄膜异质结构的制备方法
CN101118845B (zh) 用于制造键合晶片的方法
TWI567780B (zh) Method of manufacturing composite wafers
CN104701239B (zh) 半导体衬底的制造方法
WO2018145411A1 (zh) 一种InP薄膜异质衬底的制备方法
US6995075B1 (en) Process for forming a fragile layer inside of a single crystalline substrate
JP2008294045A (ja) Ｓｏｉウエーハの製造方法
CN102184882A (zh) 一种形成复合功能材料结构的方法
WO2007125771A1 (ja) Ｓｏｉウエーハの製造方法
CN107146758A (zh) 带有载流子俘获中心的衬底的制备方法
CN101355024B (zh) 带有绝缘埋层的衬底的制备方法
CN103026460A (zh) 用于制备多层式晶体结构的方法
KR101698912B1 (ko) 삼중 주입을 사용하는, 클리빙에 의해 실리콘 박막을 분리하는 방법
JP2018085536A (ja) 多層半導体デバイス作製時の低温層転写方法
CN106683980A (zh) 带有载流子俘获中心的衬底的制备方法
CN101488451B (zh) 在厚膜soi材料中形成图形化半导体埋层的方法
JP5019852B2 (ja) 歪シリコン基板の製造方法
CN114914192A (zh) 一种绝缘体上硅结构及其制备方法
JP2012059726A (ja) 貼り合わせｓｏｉウェーハの製造方法
Yang et al. Layer Transfer of Hydrogen-Implanted Silicon Wafers by Thermal-Microwave Co-Activation

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant