KR101379409B1 - 전기 손실들이 감소된 반도체 온 절연체 타입 구조의 제조 공정 및 대응 구조 - Google Patents

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Abstract

본 발명은, 감소된 전기 손실들을 갖는 반도체 온 절연체 타입 구조(3)의 제조 공정으로서, 상기 반도체 온 절연체 타입 구조는, 실리콘(2)으로 만들어진 지지 기판, 산화물층(10) 및 반도체 재료의 얇은 층(11), 상기 지지 기판(2)과 상기 산화물층(10) 사이에 개재된 다결정 실리콘 층(20)을 연속해서 포함하고, 상기 공정은:
a) 표면에서 산화물층(10)을 형성하기 위해 반도체 재료로 만들어진 도너 기판(1)을 산화하는 단계;
b) 취성 영역(13)을 형성하기 위해 상기 도너 기판에 이온들을 주입하는 단계;
c) 상기 지지 기판(2) 위에 상기 도너 기판(1)을 접착하는 단계로서, 상기 지지 기판(2)은 거기에 고저항성을 부여할 수 있는 열처리를 받고, 상기 도너 기판(1)을 수용하는 그것의 상면은 상기 다결정 실리콘 층(20)으로 코팅되는, 상기 도너 기판(1)을 접착하는 단계;
d) 반도체 재료의 얇은 층(11)을 상기 지지 기판(2)으로 이동시키기 위해 상기 취성 영역(13)에 따라 상기 도너 기판(1)을 파단(fracturing)하는 단계;
e) 얻어진 상기 구조(3)의 적어도 하나의 열 안정화 이벤트(event)를 실행하는 단계를 포함하며,
상기 지지 기판(2)에 고저항성을 부여할 수 있는 상기 처리는 상기 다결정 실리콘 층(20)의 형성 전에 실행되고, 단계 e)는 950℃를 초과하지 않는 온도에서, 적어도 10분 동안 행해지는 적어도 하나의 장기간 가열 단계를 포함하는 것을 특징으로 하는, 반도체 온 절연체 타입 구조의 제조 공정에 관한 것이다.

Description

전기 손실들이 감소된 반도체 온 절연체 타입 구조의 제조 공정 및 대응 구조{Manufacturing process of a structure of semiconductor on insulator type, with reduced electrical losses and corresponding structure}
본 발명은 전기 손실들이 감소된 반도체 온 절연체 타입 구조의 제조 공정에 관한 것이다. 또한 본 발명은 그와 같은 구조에 관한 것이다.
따라서, 본 발명은 스마트컷 프로세스(SmartCut process)(등록 상표)에 의한 반도체 온 절연체 타입(SOI) 구조의 제조의 일반 상황을 중점적으로 다룬다. 이러한 프로세스는 예를 들어 특허 US　5　374　564에 상세히 기술된다.
이러한 형태의 구조는 일반적으로 높은 저항성(resistivity)을 가진 실리콘 단결정으로 만들어진 지지층, 절연 산화물층, 및 반도체 물질의 얇은 층을 포함한다.
이러한 얇은 층은 구성요소들, 전형적으로 전자 부품들(electronic components)을 취하도록 설계된다.
특히 라디오-주파수(radio-frequencies)를 사용하는 응용들에 있어서, 예를 들어 무선전화(radiophony)의 사용 분야에 있어서, 방출된 파들의 일부는 절연층이 존재함에도 불구하고, 지지 기판에 의해 흡수될 수 있어, 전기적 손실들을 가져온다.
이러한 어려움을 방지하기 위해, 비록 이것이 충분한 것으로 입증되지는 않았지만, 500　Ω.cm 이상까지, 심지어 수천 Ohms.cm 이상까지 지지 기판의 저항성을 끌어올리는 것이 제안되었다.
이후 지지 기판(즉 절연층 및 얇은 층을 수용하는 것)의 상면 위에, 전하-캐리어 트랩들(charge-carrier traps)의 밀도가 높은 재료의 층을 증착하는 것이 제안되었다.
다결정 실리콘 층은 특히 이러한 기능을 보장하도록 구성되어 있다. 그것의 구조는 총체적으로 특히 낮은 전도성을 갖게 하는, 트랩들을 형성하는 결함 경계들(그레인 조인트)을 가진 다수의 결정 입자들에 의해 형성된다. 이것은 누설 전류 및 지지 기판의 레벨에서의 저항성의 손실들을 감소시킨다.
행해지는 기술은 지지 기판 위에 다결정 실리콘 층을 증착하고 이후 SmartCut 프로세스의 통상의 단계들을 적용하는 것으로 구성된다.
이러한 유형의 방법은 특히 문헌 US　2007/032　040에 기재되어 있다.
그러나, 상기 문헌의 기술들에 따라 높은 저항성을 나타낼 수도 있는 얻어진 구조들에 대한 시험들을 실행함에 있어서, 본 출원은 문제의 기술이 전기적 손실을 만족스럽게 감소시키지 않았다는 것에 주목했다.
본 발명의 목적은, 지지 기판 위에 배치된 다결정 실리콘 층이 예상된 저항 특징을 가지며, 전기 손실들이 감소된, 반도체 온 절연체 타입 구조의 제조 공정을 제공하여 이러한 문제를 해결하는 것이다.
이것은 감소된 전기 손실들을 갖는 반도체 온 절연체 타입 구조의 제조 공정으로서, 상기 반도체 온 절연체 타입 구조는, 실리콘으로 만들어진 지지 기판, 산화물층 및 반도체 재료의 얇은 층, 상기 지지 기판과 상기 산화물층 사이에 개재된 다결정 실리콘 층을 연속해서 포함하고, 상기 공정은:
a) 표면에서 산화물층을 형성하기 위해 반도체 재료로 만들어진 도너 기판을 산화하는 단계;
b) 취성 영역(embrittlement zone)을 형성하기 위해 상기 도너 기판에 이온들을 주입하는 단계;
c) 상기 지지 기판 위에 상기 도너 기판을 접착하는 단계로서, 상기 산화물층은 접착 계면(adhesion interface)에 위치되고, 상기 지지 기판은 거기에 고저항성, 즉, 500 Ω.cm보다 큰 저항성을 부여할 수 있는 열처리를 받고, 상기 도너 기판을 수용하는 그것의 상면은 상기 다결정 실리콘 층으로 코팅되는, 상기 도너 기판을 접착하는 단계;
d) 반도체 재료의 얇은 층을 상기 지지 기판으로 이동시키기 위해 상기 취성 영역에 따라 상기 도너 기판을 파단(fracturing)하는 단계;
e) 얻어진 상기 구조의 적어도 하나의 열 안정화 이벤트(event)를 실행하는 단계를 포함하는, 반도체 온 절연체 타입 구조의 제조 공정이다.
이 공정은, 상기 지지 기판에 고저항성을 부여할 수 있는 상기 처리가 상기 다결정 실리콘 층의 형성 전에 실행되고, 단계 e)는 950℃를 초과하지 않는 온도에서, 적어도 10분 동안 행해지는 적어도 하나의 장기간 가열 단계(long thermal step)를 포함하는 점에서 주목할만 하다.
따라서, 다결정 실리콘은 지지 기판에 고저항성을 부여할 수 있는 처리 후 증착되어, 이 처리 중 이용되는 높은 온도들은 다결정 실리콘 층의 다결정 특징에 영향을 주지 않는다.
유사하게, 최종 구조의 열처리 중 사용되는 열 처리량(thermal budget)은 이러한 다결정 특징을 변형하기에는 충분하지 않다.
다른 유리한 그리고 비제한적인 특징들에 따르면:
- 상기 지지 기판의 상기 저항성은 1,000　Ω.cm보다 크고, 바람직하게는 2,000　Ω.cm보다 크고, 더 바람직하게는 3,000　Ω.cm보다 크다.
- 상기 장기 가열 단계는 수 시간 동안 행해진다.
- 10 분 이하 동안, 1,000℃보다 큰 온도에서, 유리하게는 1 내지 2분 동안, 1,200℃ 정도의 온도에서 실행되는 단기간 처리(brief treatment)를 포함한다.
- 상기 지지 기판에 고저항성을 부여할 수 있는 상기 처리는 30분 내지 20시간 동안 500 내지 1,200℃ 사이의 온도에 이르게 하는 적어도 하나의 단계를 포함한다.
- 상기 지지 기판에 고저항성을 부여할 수 있는 상기 처리는 3개 단계들의 어닐링 처리이고, 제 2 단계는 다른 2개의 단계들의 온도보다 낮은 온도에 이르게 한다.
- 상기 3개 단계들은 각각 1,000와 1,200℃ 사이의 온도에서 1 내지 10 시간 동안, 600 내지 900℃에서 1 내지 10 시간 동안, 900 내지 1,200℃에서 1 내지 48 시간 동안 각각 행해진다.
- 단계 e)에서, 상기 안정화는 적어도 하나의 열 안정화 처리(thermal stabilisation treatment) 및 얇은 층의 하나의 열 박육화 처리(thermal thinning treatment)를 포함한다.
- 단계 c)에서, 상기 다결정 실리콘 층의 증착 이전에, 단결정 실리콘의 것과는 다른 메쉬 파라미터(mesh parameter)를 가진 결정 네트워크 (crystalline network)의 반도체 분리 층은 수용 기판(receiver substrate) 위에 증착된다.
- 상기 분리 층은 다결정 실리콘을 포함한다.
- 상기 분리 층은 또한 실리콘-기반 및 다른 원자 종-기반 반도체 물질(atomic species-based semiconductor material)을 포함한다.
- 상기 실리콘-기반 재료 전도체는 SiC 또는 SiGe이다.
- 상기 분리 층 및 상기 다결정 실리콘 층의 증착은 연속적으로, 즉 제 1 예로(in the first instance), 다른 원자 종들 및 다결정 실리콘의 각각 2개의 가스 소스들로부터의 동시 공급에 의해, 이후 단지 다결정 실리콘 소스로부터의 공급에 의해 행해진다.
- 새로운 분리 층은 또한 상기 다결정 실리콘 층 위에 증착된다.
- 다결정 실리콘 층 및 분리 층에 의해 구성되는 적어도 하나의 스택은 상기 새로운 분리 층 위에 증착된다.
본 발명은 또한, 감소된 전기 손실들을 갖고, 실리콘으로 만들어진 지지 기판, 산화물층 및 반도체 재료의 얇은 층, 상기 지지 기판과 상기 산화물층 사이에 개재된 다결정 실리콘 층을 연속해서 포함하는, 반도체 온 절연체 타입 구조에 관한 것이고, 상기 다결정 실리콘 층이 5,000　Ohms.cm보다 큰 저항성을 가진다는 점에서 주목할 만하다.
바람직하게는, 그것은 10,000　Ohms.cm보다 크거나, 심지어 50,000　Ohms.cm보다 큰 평균 저항성(average resistivity)을 가진다.
본 발명의 다른 특징들 및 이점들은 특정 바람직한 실시예들의 다음의 설명으로부터 분명해질 것이다. 이러한 설명은 첨부 도면들을 참조하여 주어질 것이다.
도 1a 내지 도 1g는 본 발명에 따른 공정의 여러 단계들을 나타낸 도면.
도 2는 분리 층이 개재된 구조 부분의 상세도.
도 3은 추가의 분리 층이 다결정 실리콘 위에 형성되는 도 2의 변형예를 나타낸 도면.
도 4는 저항성이 시험되도록 제안된 본 발명에 따른 구조의 단면도.
도 5a 및 도 5b는 각각, "SRP" 방법을 이용하여, 도 4의 구조와 같은 구조를 통해 측정된 저항성을 종래 기술 및 본 발명에 따라 설명하는 그래프들.
앞에서 보인 것과 같이, 본 발명에 따른 공정은 SmartCut 타입이다.
따라서, 도 1a는 이산화 실리콘(SIO2)의 층(10)으로 덮인, 실리콘(Si)(바람직하게는 단결정)의 도너 기판(1)을 나타낸다. 이것은 도 1b에 대응한다.
이러한 산화물층은 도너 기판(1)의 열 산화(thermal oxidation)에 기인하고 또는 약어들 CVD 및 LPCVD("Chemical Vapor Deposition" 및 "Low Pressure Chemical Vapor Deposition")로 이 기술분야의 당업자에게 잘 알려진 기상(vapour phase)의 화학적 증착 기술들에 의해 통상적으로 증착하여 형성되었다.
도 1c를 참조하면, 상기 도너 기판은 산화물층(2)을 통해 원자 또는 이온 종들(atomic or ionic species)이 주입된다.
"원자 또는 이온 종들의 주입"은 취성 영역(13)을 생성할 목적으로, 충격 표면(bombarded surface)에 대해 기판의 소정 깊이까지 최대 농도로 도너 기판에 원자 또는 이온 종들을 도입할 수 있는 이들 종들의 임의의 충격으로 이해된다. 이러한 종류의 주입은 명칭 SmartCut으로 알려진 공정에 따라 행해진다.
취성 영역(13)은 도너 기판(1)의 나머지(12)로부터 얇은 층(11)의 범위를 정한다 .
원자 또는 이온 종들의 주입은 단순한 주입, 즉 예를 들어 수소, 헬륨 또는 희귀 가스의 주입과 같은 단원자 종들의 주입일 수 있다.
주입은 또한 원자 또는 이온 종들의 공동-주입(co-implatation)일 수 있다.
수용 기판(2)은 도 1d에 도시되고, 실리콘으로 만들어진 고체 기판이다.
이러한 지지 기판의 특징은 그것에 다른 저항성, 즉 500 Ω.cm보다 큰 또는 심지어 1,000보다 큰, 바람직하게는 2,000보다 큰, 또는 심지어 더욱 바람직하게는 3,000 Ω.cm보다 큰 저항성을 부여할 수 있는 열처리를 받는다는 것이다.
이러한 처리는 본 공정의 범위 내에서 기판의 제조 이후 또는 나중에 행해질 수 있다.
지지 기판(2)에 고저항성을 부여할 수 있는 이러한 열처리는 예를 들어 30 분 내지 20 시간 동안 500과 1,200℃ 사이의 온도에 이르게 하는 적어도 하나의 단계를 포함하는 열처리이다.
다른 실시예에 있어서, 이러한 처리는 3개의 단계들의 어닐링 처리를 포함하고, 제 2 단계는 다른 2개의 단계들의 것보다 낮은 온도에 이른다.
유리하게는, 이들 3개의 단계들은 각각 1,000와 1,200℃ 사이의 온도에서 1 내지 10　시간 동안, 600 내지 900℃에서 1 내지 10　시간 동안 그리고 900 내지 1,200℃에서 1 내지 48　시간 동안 행해진다.
"고-저-고 처리(High-low-High treatment)"로서도 알려진, 이러한 유리하고 선택적인 처리의 제 1 단계의 기능은, 노출 영역, 즉 산소 침전들(oxygen precipitates)이 없는 영역을 생성하기 위해 "외확산(exodiffusion)"으로서 알려진 현상에 의해, 기판의 표면 영역(superficial zone)으로부터 산소를 제거하는 것이다. 그러므로, 이것은 처음부터 폴리실리콘의 후속 증착에 대한 이점보다 적은 결함들을 가지는 영역이다.
이러한 공정의 제 2 단계의 목표는 핵생성(nucleation), 즉 격자 간 산소 침전들(interstitial oxygen precipitates)의 "배아들(embryos)"의 생성을 가능하게 하는 것이다.
끝으로, 이러한 공정의 제 3 단계의 기능은 선행 단계에서 생성된 침전물들의 성장을 가능하게 하는 것, 즉 산화물 클러스터들(oxide clusters)을 구성하는 것이다. 이것은 재료의 저항성의 증가를 통해 바뀐다(translate).
어쨌든, 기판(2)의 저항성의 이러한 증대 처리는 다결정 실리콘 층(20)의 후자 위에의 증착 전 행해진다.
이것에 의한 진행은 층(20)의 다결정 구조를 효과적으로 고정한다.
도너 기판(1)이 뒤집힌 후, 산화물층(10)이 폴리실리콘 층(20)과 다시 접촉하도록, 지지 기판(8)의 층(20)과 접촉된다.
2개의 기판들 간의 접착은 바람직하지만 비의무적인 방식으로, 분자 접착(molecular adhesion)에 의해 완성된다.
박리 어닐링(disbonding annealing)이 행해지고 나서, 층(11)을 지지 기판(2)으로, 더 정확하게는 다결정실리콘 층(20) 위로 이동시키기 위해, 취성 영역(13)의 레벨에서, 도너 기판(1)의 나머지(12)로부터 분리된다.
이것은 반쯤 완성된 상태(semi-finished state)에 있는 반도체 온 절연체 타입의 기판(3)을 제조한다.
이후 얻어진 구조(3)의 안정화가 행해진다.
본 발명과 일치하여, 이러한 안정화는 950℃를 초과하지 않는 온도에서 적어도 10분 동안 행해지는 장기 가열 단계, 및 선택적으로 1,000℃보다 높은 온도에서 10 분 이하 동안 행해지는 단기 처리를 포함한다.
장기 가열 단계는 바람직하게는 수 시간 동안 행해지고 한편 단기 처리는 1,200℃ 정도의 온도에서 1 내지 2 분 동안 행해진다.
더 정확하게는, 이들 마무리 단계들은 다음과 같은 처리들 중 적어도 하나를 포함한다:
a) 계면(13)의 레벨에서 분리에 의해 손상되는 도너 기판의 영역을 소비하는, 폴리싱 전의 열안정화 처리;
b) 바람직한 두께에 도달하기 위해 층(11)의 재료를 소비하는 기계적 및 화학적 폴리싱 처리(mechanical and chemical polishing treatment: CMP)
c) 최종의 바람직한 두께를 획득하기 위한 최종 서멀 시닝 처리(thermal thinning treatment)
이전에 나타낸 온도 및 지속시간 조건들에 대해, 행해진 열 처리량들(thermal budgets)은 그것의 유리한 효과들을 잃은 재결정화된 폴리실리콘에 대해 부적당하다.
그러나, 구조의 안정화 동안 처리들의 지속시간 및/또는 온도를 제한하는 것은 생성된 계면의 취화(embrittlement)를 일으켜서, 그것이 구조의 보강 결합(reinforcing cohesion)을 위한 중간 처리들을 행하는 것이 크게 유용하다. 특별한 처리는 플라즈마를 이용한 접합 전에 행해진다.
본 발명에 따른 공정의 바람직한 실시예에 따르면, 다결정 실리콘 층은 "망상 결정 분리(network crystalline decoupling)"로 알려진 층(21) 위에, 즉 지지 기판에 의해 형성된 실리콘의 것과 다른 메쉬 파라미터(mesh parameter)를 갖는 농도 구배(concentration gradient)를 가진 층 위에 형성된다.
메쉬 파라미터의 이러한 차이는 예를 들어 5%보다 크다.
이러한 분리 층은 유리하게는 다결정 실리콘을 포함하지만, 어떤 경우에도 순수 단결정 실리콘(pure monocrystalline silicon)은 포함하지 않는다.
바람직한 실시예에 따르면, 또한 실리콘-기반(silicon-based) 및 다른 원자 종-기반(atomic species-based) 반도체 재료를 포함한다.
이것은 예를 들어 SiC 또는 SiGe일 수 있다.
지지 기판(2)과 폴리실리콘 층 사이의 이러한 구배 층(gradient layer)의 이점은 그것이 폴리실리콘이 층(11)으로부터 재결정화하는 것을 방지한다는 것이다.
이러한 구배 층은 폴리실리콘의 재결정화를 방해한다. 그것의 공동들(cavities) 및 그레인 조인트들(grain joints)을 통해, 폴리실리콘 층은:
- 저항성의 강하를 일으키는 오염물(B, P, Ca, Na 등)을 트랩하고;
- 산화물(10) 아래에 포함된 전하들에 대한 베리어를 형성하고;
- 산화물(10)에 포함된 격자 간 산소의 확산("게터링(gettering)" 효과와 같은 불량한 트래핑을 일으키는 확산)을 방지한다.
폴리실리콘 층(20) 뿐만 아니라 분리 층(21)은 바람직하게는 연속해서 동일한 증착 단계에서 제조되고, 이것은 층(21)이 먼저 폴리실리콘을 구성하기 위해 제 1 가스를 그리고 다른 원자 종들을 구성하기 위해 제 2 가스를 주입하여 형성되고, 이후 바람직한 두께가 얻어지면, 제 2 가스의 도달은 폴리실리콘층을 형성하기 위해 가스의 연속 주입에 의해 차단된다.
도 3에 도시된 것과 같이, 새로운 분리 폴리실리콘층이 또한 구성될 수 있고, 이것은 후자가 반도체 재료의 얇은 층(11)으로부터 재결정화하는 것을 방지한다.
선택적으로, 분리 층(21)/폴리실리콘 층(20)/분리 층(21)/폴리실리콘 층(20) 등을 포함하는 스택이 형성될 수 있다.
유리하게는, 폴리실리콘 층 및 분리 층 또는 분리 층들의 총 두께는 3,000와 10,000　Å 사이에 있고 폴리실리콘 층과 분리 층의 두께 간의 비는 10이다.
도 4는 본 발명에 따라 얻어진 구조의 저항성을 시험하는 것을 제안한다.
이러한 특징화(characterisation)는 "4PP"(4점 프로브(four points probe)"를 위한)로 불리는 잘 알려진 방법에 의해, 특히 전체 구조를 통과하는 4개의 전극들을 이용하여 행해진다.
"SRP"로서 잘 알려진 제 2 방법은, 상기 언급한 숫자로 나타낸 것과 같이, 미터로, 깊이의 함수로서 저항성의 전개(evolution)를 추적한다.
사용된 방법과 무관하게, 본 발명에 따른 공정에 따라 처리되는 구조는 본 발명에 따른 공정을 받지 않은 동일한 구조에 비해, 고저항성을 유지하는 것이 명백하다.
4PP로서 알려진 방법을 이용하여 그리고 비교 시험들을 실행하여, 평균 저항성은 4,000 내지 5,000　Ω.cm로부터 70,000　Ω.cm 이상까지 상승한다.
그 위에 그리고 도 5a 및 도 5b에 도시된 것과 같이, 본 발명과 비교되는(도 5b), 설명(도 5a)의 처음에 인용된 종래 기술에 따른 구조에 대해 시험되는 "SRP"로서 알려진 방법은, 본 발명에 따르면 폴리실리콘 층이 종래 기술에 따른 구조와 반대로 매우 높은 저항성을 가지는 것을 나타낸다.
이것은 폴리실리콘이 그것의 다결정 구조를 유지했다는 사실로 인한 것이다.
끝으로, 시험들은 전기 신호를 구성요소에 "주입(injecting)"하여 실행되었다.
주 신호(principal signal)의 함수로서의 고조파들(harmonics)의 파워가 이때 측정된다.
라디오-주파수들의 분야에서 사용되는 구성요소들이 동작하고 있을 때, 기생 신호들(parasite signals)이 상이한 주파수들로 이들을 통과하는 전기 신호들에 의해 발생될 수 있다. 이들은 고조파들(harmonic waves)로서 알려져 있다.
글라스 기판의 경우에는, 거의 고조파가 발생되지 않고, 전자 부품이 만들어지는 기판이 고성능이면 일수록, 고조파들의 파워는 더더욱 작아진다.
박스(Box) 아래에 다결정 실리콘 층이 존재하지 않은, 고저항성 실리콘으로 만들어진 지지 기판(2)의 경우에, 고조파들은 높다.
이와 같은 층의 존재로, 열처리들의 변형 없이, 전기 성능이 개선되지만, 열 처리량은 폴리-실리콘(poly-Si)의 부분적인 재결정화 또는 심지어 전체적인 재결정화를 일으키고 중요한 전기 트랩들을 제거한다.
끝으로, Box 아래의 다결정 실리콘의 존재는 전기 성능을 상당히 개선하는 데, 그 이유는 제조 공정이 본 발명에 따라 적용되고 및/또는 실리콘의 재결정화를 방지하는 분리 층(21)이 도입되기 때문이다.
끝으로, 지지 기판과 다결정 실리콘 간의 구배 층의 증착은 또한 SmartCut 기술 외에, SOI 타입의 구조를 제조하는 범위 내에서 실행될 수 있다는 것이 명백하다.

Claims (17)

  1. 전기 손실들이 감소된 반도체 온 절연체 타입 구조(3)의 제조 공정으로서, 상기 반도체 온 절연체 타입 구조는 실리콘으로 만들어진 지지 기판(2), 산화물층(10) 및 반도체 재료의 얇은 층(11), 상기 지지 기판(2)과 상기 산화물층(10) 사이에 개재된 다결정 실리콘 층(20)을 연속해서 포함하며,
    상기 공정은:
    a) 표면에서 산화물층(10)을 형성하기 위해 반도체 재료로 만들어진 도너 기판(1)을 산화하는 단계;
    b) 취성 영역(embrittlement zone; 13)을 형성하기 위해 상기 도너 기판에 이온들을 주입하는 단계;
    c) 상기 지지 기판(2) 위에 상기 도너 기판(1)을 접착하는 단계로서, 상기 산화물층(10)은 접착 계면(adhesion interface)에 위치되고, 상기 지지 기판(2)은 거기에 고저항성, 즉, 500 Ω.cm보다 큰 저항성을 부여할 수 있는 열처리를 받고, 상기 도너 기판(1)을 수용하는 그것의 상면은 상기 다결정 실리콘 층(20)으로 코팅되는, 도너 기판(1)을 접착하는 단계;
    d) 반도체 재료의 얇은 층(11)을 상기 지지 기판(2)으로 이동(transfer)시키기 위해 상기 취성 영역(13)을 따라 도너 기판(1)을 파단(fracturing)하는 단계;
    e) 얻어진 상기 구조(3)의 적어도 하나의 열 안정화 이벤트(event)를 실행하는 단계를 포함하며,
    상기 지지 기판(2)에 고저항성을 부여할 수 있는 상기 열처리는 상기 다결정 실리콘 층(20)의 형성 전에 실행되고, 단계 e)는 950℃를 초과하지 않는 온도에서, 적어도 10분 동안 행해지는 적어도 하나의 장기 가열 단계(long thermal step)를 포함하며,
    상기 지지 기판(2)에 고저항성을 부여할 수 있는 상기 열처리는 제1 단계, 제2 단계 및 제3 단계를 포함하는 3개 단계들의 어닐링 처리이고, 상기 제2 단계의 온도는 상기 제1 단계의 온도 및 상기 제3 단계의 온도보다 낮은 것을 특징으로 하는, 반도체 온 절연체 타입 구조의 제조 공정.
  2. 제 1 항에 있어서,
    상기 지지 기판(2)의 상기 저항성은 1,000　Ω.cm보다 큰 것을 특징으로 하는, 반도체 온 절연체 타입 구조의 제조 공정.
  3. 제 1 항에 있어서,
    상기 장기 가열 단계는 수 시간 동안 행해지는 것을 특징으로 하는, 반도체 온 절연체 타입 구조의 제조 공정.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    10 분 이하에 걸쳐, 1,000℃보다 큰 온도에서, 유리하게는 1 내지 2분 동안, 1,200℃ 정도의 온도에서 행해지는 단기 처리(brief treatment)를 포함하는 것을 특징으로 하는, 반도체 온 절연체 타입 구조의 제조 공정.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 3개의 단계들은 각각 1,000와 1,200℃ 사이의 온도에서 1 내지 10 시간 동안, 600 내지 900℃에서 1 내지 10 시간 동안, 900 내지 1,200℃에서 1 내지 48 시간 동안 실행되는 것을 특징으로 하는, 반도체 온 절연체 타입 구조의 제조 공정.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    단계 e)에서, 상기 열 안정화 이벤트를 실행하는 단계는 적어도 하나의 열 안정화 처리 및 얇은 층(11)의 하나의 서멀 시닝 처리(thermal thinning treatment)를 포함하는 것을 특징으로 하는, 반도체 온 절연체 타입 구조의 제조 공정.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    단계 c)에서, 상기 다결정 실리콘 층(20)의 증착 이전에, 망상 결정(network crystalline)의 분리로서 알려지고 즉 실리콘 단결정의 것과는 다른 메쉬 파라미터(mesh parameter)를 가진 반도체 층(21)이 수용 기판(receiver substrate) 위에 증착되는 것을 특징으로 하는, 반도체 온 절연체 타입 구조의 제조 공정.
  10. 제 9 항에 있어서,
    상기 반도체 층(21)은 다결정 실리콘을 포함하는 것을 특징으로 하는, 반도체 온 절연체 타입 구조의 제조 공정.
  11. 제 10 항에 있어서,
    상기 반도체 층(21)은 또한 실리콘-기반 및 다른 원자 종-기반 반도체 물질을 포함하는 것을 특징으로 하는, 반도체 온 절연체 타입 구조의 제조 공정.
  12. 제 11 항에 있어서,
    상기 실리콘-기반 반도체 물질는 SiC 또는 SiGe인 것을 특징으로 하는, 반도체 온 절연체 타입 구조의 제조 공정.
  13. 제 11 항에 있어서,
    상기 반도체 층(21) 및 상기 다결정 실리콘 층(20)의 증착은 연속적으로, 즉 제 1 예로(in the first instance), 다른 원자 종들 및 다결정 실리콘의 각각 2개의 가스 소스들로부터의 동시 공급에 의해, 이후 단지 다결정 실리콘의 상기 소스로부터의 공급에 의해 행해지는 것을 특징으로 하는, 반도체 온 절연체 타입 구조의 제조 공정.
  14. 제 9 항에 있어서,
    새로운 반도체 층(21)은 또한 상기 다결정 실리콘 층(20) 위에 증착되는 것을 특징으로 하는, 반도체 온 절연체 타입 구조의 제조 공정.
  15. 제 14 항에 있어서,
    다결정 실리콘 층(20) 및 분리 층(21)에 의해 구성되는 적어도 하나의 스택은 상기 새로운 반도체 층(21) 위에 증착되는 것을 특징으로 하는, 반도체 온 절연체 타입 구조의 제조 공정.
  16. 전기 손실들이 감소된 반도체 온 절연체 타입 구조(3)로서, 실리콘(2)으로 만들어진 지지 기판, 산화물층(10) 및 반도체 재료의 얇은 층(11), 상기 지지 기판(2)과 상기 산화물층(10) 사이에 개재된 다결정 실리콘 층(20)을 연속해서 포함하는, 반도체 온 절연체 타입 구조(3)에 있어서,
    상기 다결정 실리콘 층(20)은 5,000　Ohms.cm보다 큰 저항성을 가지며,
    상기 지지 기판(2)은 고저항성을 부여할 수 있는 제1 단계, 제2 단계 및 제3 단계를 포함하는 3개 단계들의 어닐링 처리를 받으며,
    상기 제2 단계의 온도는 상기 제1 단계의 온도 및 상기 제3 단계의 온도보다 낮은 것을 특징으로 하는, 반도체 온 절연체 타입 구조.
  17. 제 16 항에 있어서,
    10,000　Ohms.cm보다 큰 평균 저항성을 갖는 것을 특징으로 하는, 반도체 온 절연체 타입 구조.
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