CN102640278A - 使电损耗减小的绝缘体上半导体型结构的制造方法及相应的结构 - Google Patents
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Abstract
本发明涉及使电损耗减小的SOI型结构的制造方法，所述结构依次包括硅支承衬底（2）、氧化物层（10）、以及半导体材料的薄层（11）。多晶硅层插在支承衬底与氧化物层之间，所述方法包括以下步骤：a）氧化半导体材料施主衬底（1），以在其表面上形成氧化物层（10）；b）将离子注入施主衬底中，以在施主衬底中形成脆化区；c）将施主衬底（1）粘附在支承衬底（2）上，对所述支承衬底（2）进行过能够使其具有高的电阻率的热处理，支承衬底（2）中的接收施主衬底（1）的上表面被所述多晶硅层（20）覆盖；d）使施主衬底（1）沿着脆化区断裂，以将半导体材料的薄层（11）转移至支承衬底（2）上；e）对所获得的结构（3）执行至少一个热稳定化处理，其特征在于，在形成多晶硅层（20）之前，执行所述能够使所述支承衬底（2）具有高的电阻率的处理，并且步骤e）包括至少一个在不超过950℃的温度下持续至少10分钟的长的热步骤。
Description
技术领域
本发明涉及使电损耗减小的绝缘体上半导体型结构的制造方法。本发明还涉及这样的结构。
因此，本发明主要涉及通过SmartCut方法（注册商标）制造绝缘体上半导体型（SOI）结构的一般领域。例如，专利US 5 374 564详细地描述了该SmartCut方法。
背景技术
该SOI类型的结构通常包括：支承层，其通常由高电阻率的硅单晶体制成；绝缘氧化物层；以及半导体材料的薄层。
该薄层设计成接收元件，尤其电子元件。
尤其在利用射频的应用中，例如辐射发声科学领域中，即使存在绝缘层，所发射的部分波也可能被支承衬底吸收，引起电损耗。
为了克服该缺点，有人建议，将支承衬底的电阻率增加至超过500Ω.cm，或甚至超过几千Ohms.cm，但事实证明这仍不够。
接着，又有人提出，在支承衬底的上面（即，接收绝缘层和薄层的一面）沉积一层具有高载荷子陷阱密度的材料。
多晶硅层尤其适于确保该功能。多晶硅的结构由多个晶粒形成，所述晶粒具有形成陷阱的缺陷边界（粒子接合处），这使整体的导电性尤其低。这减小了支承衬底水平上的漏泄电流和电阻率损耗。
所执行的技术由以下步骤组成：在支承衬底上沉积多晶硅层；接着应用SmartCut方法的常规步骤。
文献US 2007/032 040中专门描述了该种方法。
但是，根据所述文献的描述，在所产生的具有高电阻率的结构上进行测试时，本申请人注意到所讨论的技术并未将电损耗减小到令人满意的程度。
本发明旨在，通过提供使电损耗减小的绝缘体上半导体型结构的制造方法来解决该问题，其中放置在支承衬底上的多晶硅层具有预期的电阻特性。
发明内容
这是一种使电损耗减小的绝缘体上半导体型结构的制造方法，所述绝缘体上半导体型结构依次包括由硅制成的支承衬底、氧化物层、以及半导体材料的薄层，多晶硅层插在支承衬底与氧化物层之间，该方法包括以下步骤：
a）氧化由半导体材料制成的施主衬底，以在表面上形成氧化物层；
b）将离子注入施主衬底中，以在施主衬底中形成脆化区；
c）将施主衬底粘附在支承衬底上，氧化物层位于粘附界面上，对所述支承进行能够使其具有高电阻率即大于500Ω的电阻率的热处理，所述支承衬底中接收施主衬底的上表面被所述多晶硅层覆盖；
d）使施主衬底沿着脆化区断裂，以将半导体材料的薄层转移至支承衬底；
e）对所获得的结构执行至少一个稳定化处理。
该方法的特征在于，在形成多晶硅层之前，执行能够使所述支承衬底具有高电阻率的所述处理，并且步骤e）包括至少一个在不超过950℃的温度下持续至少10分钟的长的热步骤。
从而，在能够使支承衬底具有高电阻率的处理之后沉积多晶硅，以使在该处理期间所使用的高温不会影响多晶硅层的多晶特性。
类似地，最终结构的热处理期间所使用的热预算不足以改变该多晶特性。
根据其它优点和非限制性特征：
-所述支承衬底的电阻率大于1000Ω.cm，优选地大于2000Ω.cm，更优选地大于3000Ω.cm；
-所述长的热步骤进行若干小时；
-该方法包括在大于1000℃的温度下进行少于10分钟的短暂处理，优选地在1200℃数量级的温度下持续一至两分钟；
-所述能够使支承衬底具有高电阻率的热处理包括至少一个使温度在500℃与1200℃之间持续30分钟至20小时的步骤；
-所述能够使支承衬底具有高电阻率的热处理为具有三个步骤的退火处理，第二步骤中的温度小于其它两个步骤的温度；
-所述三个步骤分别在以下条件下执行，即温度在1000℃与1200℃之间持续1至10个小时，温度在600℃与900℃之间持续1至10个小时，以及温度在900℃与1200℃之间持续1至48个小时；
-在步骤e）中，所述稳定化包括至少一个热稳定化处理和针对薄层的一个热减薄处理；
-在步骤c）中，在沉积多晶硅层之前，在受主衬底上沉积结晶网络的半导体去耦层，即具有与单晶硅不同的网格参数的半导体去耦层；
-所述去耦层包括多晶硅；
-所述去耦层还包括硅基半导体材料和基于另一原子种类的半导体材料；
-所述硅基半导体材料为SiC或SiGe；
-所述去耦层的沉积和所述多晶硅层的沉积连续执行，即，首先由两个气体源分别同时供应多晶硅和另一原子种类，然后仅由多晶硅源供应；
-在所述多晶硅层上沉积新的去耦层；
-然后在所述新的去耦层上沉积由多晶硅层和去耦层构成的至少一个堆叠；
本发明还涉及使电损耗减小的绝缘体上半导体型结构，该结构依次包括由硅制成的支承衬底、氧化物层和半导体材料的薄层，多晶硅层插在所述支承衬底与所述氧化物层之间，并且特征在于，所述多晶硅层具有大于5000Ohms.cm的电阻率。
优选地，该结构的平均电阻率大于10000Ohms.cm，或者甚至大于50000Ohms.cm。
附图说明
根据以下某些优选实施例的描述，本发明的特征和优点将显现。本说明书参考附图来给出，其中：
-图1A至图1G示出了根据本发明方法的不同步骤；
-图2是结构中插有去耦层的部分的详细视图；
-图3是图2的变型，其中在多晶硅上形成有额外的去耦层；
-图4是根据本发明的结构的剖视图，其中要测试该结构的电阻率；
-图5A和图5B是分别示出利用“SRP”方法经由诸如图4的结构所测得的根据现有技术和根据本发明的电阻率的曲线图。
具体实施方式
如前所述，根据本发明的方法为SmartCut类型的方法。
图1A相应地示出了由硅（Si），尤其单晶硅组成的施主衬底1，所述施主衬底1由二氧化硅（SIO2）层10覆盖。这与图1B对应。
该氧化物层可以由施主衬底1的热氧化产生，或者利用本领域技术人员所熟知的气相化学沉积技术，缩写为CVD和LPCVD（对应“化学气相沉积”和“低压化学气相沉积”），通过常规沉积来形成。
参考图1C，经由氧化物层2将原子种类或离子种类注入所述施主衬底。
“注入原子种类或离子种类”被理解为，能够将这些种类以最大浓度引入施主衬底并到达衬底相对于被轰击表面的预定深度处以形成脆化区13的这些种类的任意轰击。这类注入根据通称为SmartCut的方法来进行。
脆化区13将薄层11与施主衬底1的剩余部分12区分开。
原子种类或离子种类的注入可以是简单的注入，即，注入单一原子种类，诸如注入氢、氦或惰性气体。
注入还可以为，共同注入原子种类或离子种类。
受主衬底2示出在图1D中，并且为由硅制成的固体衬底。
该支承衬底的特征在于，进行过能够使其具有其它电阻率的热处理，所述其它电阻率为大于500Ω.cm的电阻率，或甚至大于1000Ω.cm，优选地大于2000Ω.cm，或甚至更优选地大于3000Ω.cm。
在本方法的范围内，该处理可以从制造衬底开始执行或者在开始之后执行。
能够使支承衬底2具有高电阻率的该热处理为，例如包括使温度在500℃与1200℃之间持续30分钟至20小时的至少一个步骤的热处理。
在另一个实施例中，该热处理包括具有三个步骤的退火处理，使第二步骤中的温度小于其它两个步骤。
有利地，这三个步骤分别在以下条件下执行：温度在1000℃与1200℃之间持续1至10个小时，温度在600℃与900℃之间持续1至10个小时，以及温度在900℃与1200℃之间持续1至48个小时。
被称为“高-低-高处理”的该有益且可选的处理的第一步骤的功能为，通过被称为“外扩散（exodiffusion）”的现象来去除衬底的表面区中的氧，以生成洁净区，即没有氧沉淀物的区域。因此，该区域的缺陷比开始更少，以利于之后沉积多晶硅。
该方法的第二步骤旨在，使晶核能够形成，即产生间隙氧沉淀物的“晶胚”。
最后，该方法的第三步骤的功能是，使在前一步骤中产生的沉淀物能够生长，即，构成氧簇合物。这表现为材料电阻率的增加。
在任何情形下，在衬底2上沉积多晶硅层20之前，执行该衬底2的电阻率的增加处理。
这样一来，有效地保留了层20的多晶硅结构。
在将施主衬底1翻转之后，接着将其与支承衬底8的层20接触，以使氧化物层10重新与多晶硅层20接触。
两个衬底之间的粘附通过分子粘附以优选而非限制性的方式实现。
执行剥离退火，接下来使施主衬底1的剩余部分12在脆化区13的水平处分离，从而将层11转移至支承衬底2，更确切地说转移到多晶硅层20上。
由此生成处于半完成状态下的绝缘体上半导体类型的衬底3。
然后，对所产生的结构3进行稳定化处理。
按照本发明，该稳定化处理包括以不超过950℃的温度进行至少10分钟的长的热步骤，以及可选地，以大于1000℃的温度进行小于10分钟的短暂处理。
优选地，长的热步骤执行若干小时，然而短暂处理以1200℃量级的温度进行1至2分钟。
更确切而言，这些修整步骤包括以下处理中的至少一个：
a）在抛光之前进行热稳定化处理，以使因在界面13的水平处分离而损坏的施主衬底的区域被消耗掉；
b）执行机械和化学抛光处理（CMP）以消耗层11的材料，从而达到期望的厚度；
c）最后，执行热减薄处理，以获得最终的优选厚度。
鉴于上文所述的温度和持续时间的条件，所执行的热预算对于丧失了有益效果的再结晶多晶硅是不够的。
但是，在结构稳定化期间限制处理的持续时间和/或温度，使所产生的界面发生脆化，以便十分有利于执行中间处理以增强结构的紧凑。在利用等离子体粘合之前执行特定处理。
根据本发明方法的优选实施例，在层21上形成多晶硅层，其中层21被称为“网络结晶去耦”，即具有浓度梯度且网格参数与由支承衬底形成的硅的网格参数不同的层。
网格参数的差异例如大于5%。
有利地，该去耦层包括多晶硅，但决非纯单晶硅。
根据优选实施例，该去耦层还包括硅基半导体材料和基于另一原子种类的半导体材料。
例如，这可以是SiC或SiGe。
支承衬底2与多晶硅层之间的该梯度层的优点在于，防止多晶硅从层11开始再结晶。
该梯度层阻碍多晶硅再结晶。经由其空腔和粒子接合，多晶硅层：
-俘获使电阻率下降的污染物（B、P、Ca、Na等）；
-对氧化物层10下方所包含的电荷形成屏障；
-防止包含在氧化物10中的间隙氧扩散（扩散导致俘获减弱，诸如“吸气”效应）。
优选地，去耦层21以及多晶硅层20在同一沉积步骤中连续地制造，即首先通过注射构成多晶硅的第一气体和构成另一原子种类的第二气体来形成层21；接着，一旦获得优选厚度，则通过继续注射形成多晶硅层的气体来切断第二气体的到达。
如图3所示，还可以构造新的去耦多晶硅层，这防止后者从半导体材料的薄层11开始再结晶。
可选地，可以形成包括去耦层21/多晶硅层20/去耦层21/多晶硅层20等的堆叠。
有利地，多晶硅层和一个或多个去耦层的总厚度在
和
之间，其中多晶硅层和去耦层之间的厚度比为10。
图4提出了根据本发明获得的结构的电阻率的测试。
特征化通过被称为“4PP”（对应“4点探针”）的已知方法来进行，尤其利用穿过整个结构的4个电极来进行。
如上述图所示，被称为“SRP”的第二种方法，其同样众所周知，通过斜接面来跟踪作为深度的函数的电阻率的演变。
不论所使用的方法，显然，与未经本发明方法处理过的相同结构相比，根据本发明方法所处理的结构保持高的电阻率。
使用被称为4PP的方法并且通过执行比较测试，平均电阻率从4至5000Ω.cm上升至超过70000Ω.cm。
此外，如图5A和图5B所示，将在说明书开始所引用的现有技术的结构上进行测试的称为“SRP”的方法（图5A）与本发明（图5B）相比较，表明，根据本发明的多晶硅层具有非常高的电阻率，而根据现有技术的结构则相反。
其原因在于，多晶硅保持其多晶结构。
最后，通过将电信号“注射”到元件中进行测试。
然后，对作为主信号的函数的谐波的功率进行测量。
当运行用于射频领域的元件时，以不同频率经过该元件的电信号可能产生寄生信号。这些寄生信号被称为谐波。
在玻璃衬底的情形下，几乎不产生谐波，并且形成有电子元件的衬底的性能越好，则谐波的功率越低。
在支承衬底2由高电阻率硅制成且盒下方不存在多晶硅层的情形下，谐波高。
在具有该层的情形下，即使热处理没有改变，电学性能也会改善，但热预算会使多晶硅局部再结晶，或甚至全部再结晶，并且消除明显的电学陷阱。
最后，因为应用了根据本发明的制造方法并且/或者引入了防止硅再结晶的去耦层21，因此盒下方多晶硅的存在将明显提高电学性能。
最后，显然，除了SmarCut技术以外，在制造SOI类型结构的范围内还可以实现在支承衬底与多晶硅之间沉积梯度层。
Claims (17)
1.一种使电损耗减小的绝缘体上半导体型结构（3）的制造方法，所述绝缘体上半导体型结构（3）依次包括由硅制成的支承衬底（2）、氧化物层（10）、以及半导体材料的薄层（11），多晶硅层（20）插在所述支承衬底（2）与所述氧化物层（10）之间，该方法包括以下步骤：
a）氧化由半导体材料制成的施主衬底（1），以在表面上形成氧化物层（10）；
b）将离子注入所述施主衬底中，以在所述施主衬底中形成脆化区（13）；
c）将施主衬底（1）粘附在支承衬底（2）上，氧化物层（10）位于粘附界面上，对所述支承衬底（2）进行过能够使其具有高的电阻率，即大于500Ω.cm的电阻率的热处理，所述支承衬底（2）中的接收所述施主衬底（1）的上表面被所述多晶硅层（20）覆盖；
d）使所述施主衬底（1）沿着脆化区（13）断裂，以将半导体材料的薄层（11）转移至支承衬底（2）；
e）对所获得的结构（3）执行至少一个热稳定化处理，
其特征在于，在形成多晶硅层（20）之前，执行所述能够使所述支承衬底（2）具有高的电阻率的处理，并且步骤e）包括至少一个在不超过950℃的温度下持续至少10分钟的长的热步骤。
2.根据权利要求1所述的方法，其特征在于，所述支承衬底（2）的电阻率大于1000Ω.cm，优选地大于2000Ω.cm，更优选地大于3000Ω.cm。
3.根据权利要求1或2所述的方法，其特征在于，所述长的热步骤进行几个小时。
4.根据权利要求1至3中任一项所述的方法，其特征在于，所述方法包括在大于1000℃的温度下，在少于10分钟的时间内所执行的短暂处理，优选地在1200℃数量级的温度下持续一至两分钟。
5.根据以上权利要求中任一项所述的方法，其特征在于，所述能够使支承衬底（2）具有高电阻率的热处理包括至少一个使温度在500℃与1200℃之间持续30分钟至20小时的步骤。
6.根据以上权利要求中任一项所述的方法，其特征在于，所述能够使支承衬底（2）具有高电阻率的热处理为具有三个步骤的退火处理，第二步骤中的温度小于其它两个步骤的温度。
7.根据权利要求6所述的方法，其特征在于，所述三个步骤分别在以下条件下执行，即温度在1000℃与1200℃之间持续1至10个小时，温度在600℃与900℃之间持续1至10个小时，以及温度在900℃与1200℃之间持续1至48个小时。
8.根据以上权利要求中任一项所述的方法，其特征在于，在步骤e）中，所述热稳定化包括至少一个热稳定化处理和针对所述薄层（11）的一个热减薄处理。
9.根据以上权利要求中任一项所述的方法，其特征在于，在步骤c）中，在沉积多晶硅层（20）之前，在受主衬底上沉积被称为网络结晶去耦，即具有与硅单晶体不同的网格参数的半导体层（21）。
10.根据权利要求9所述的方法，其特征在于，所述去耦层（21）包括多晶硅。
11.根据权利要求10所述的方法，其特征在于，所述去耦层（21）还包括硅基半导体材料和基于另一原子种类的半导体材料。
12.根据权利要求11所述的方法，其特征在于，所述硅基材料导体为SiC或SiGe。
13.根据权利要求11或12所述的方法，其特征在于，所述去耦层（21）和所述多晶硅层（20）的沉积连续执行，即，首先分别由两个气体源同时供应另一原子种类的多晶硅，然后仅由多晶硅源供应。
14.根据权利要求9至13中任一项所述的方法，其特征在于，在多晶硅层（20）上还沉积新的去耦层（21）。
15.根据权利要求14所述的方法，其特征在于，在所述新的去耦层（21）上沉积由多晶硅层（20）和去耦层（21）构成的至少一个堆叠。
16.一种使电损耗减小的绝缘体上半导体型结构（3），该结构依次包括由硅制成的支承衬底（2）、氧化物层（10）、以及半导体材料的薄层（11）、多晶硅层（20）插在所述支承衬底（2）与所述氧化物层（10）之间，其特征在于，所述多晶硅层（20）具有大于5000Ohms.cm的电阻率。
17.根据权利要求16所述的结构，其特征在于，所述结构具有大于10000Ohms.cm的平均电阻率，或者甚至大于50000Ohms.cm。
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