JP2023535319A - 電荷トラップ層が設けられたキャリア基板に薄層を転写するプロセス - Google Patents

電荷トラップ層が設けられたキャリア基板に薄層を転写するプロセス Download PDF

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Abstract

本発明は、薄層（５）をキャリア基板（１）に転写するプロセスであって、電荷トラップ層（２）を主面に有するベース基板（３）を用意することと、厚さが２００ｎｍより大きな誘電体層（４）を電荷トラップ層（２）に形成することと、を含む作成プロセスを用いてキャリア基板（１）を作成するステップを含む、プロセスに関する。誘電体層（４）の形成は、誘電体層の堆積及びイオンスパッタリングを同時に実施する。また、この転写プロセスは、研磨によって誘電体層（４）の自由面を作成することなく、分子結合によって、ドナー基板をキャリア基板（１）の誘電体層（４）に接合するステップであり、ドナー基板が、薄層（５）を規定する弱化平面を特徴とした、ステップを含む。このプロセスは最後に、ドナー基板を弱化平面で分割することにより、薄層（５）を解放してキャリア基板（１）に転写するステップを含む。【選択図】 図１

Description

（発明の分野）
本発明は、電荷トラップ層を備えたキャリア基板に薄層を転写するプロセスに関する。これらの基板は、特に無線周波数集積デバイス、すなわち、およそ３ｋＨｚ～３００ＧＨｚの周波数範囲の信号を取り扱う電子デバイスの分野（例えば、電気通信（電話、Ｗｉ－Ｆｉ、Ｂｌｕｅｔｏｏｔｈ等）の分野）において適用可能である。また、これらの基板は、フォトニクスの分野においても適用可能である。
従来技術の説明
（発明の技術的背景）
電子デバイス又はフォトニックデバイスとこのデバイスが形成されたＳＯＩ（Ｓｉｌｉｃｏｎ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ）基板のキャリア基板との間に発生し得る電磁結合の影響を防止又は制限するために、埋め込み誘電体層とＳＯＩのキャリアとの間で誘電体層の直下に電荷トラップ層を挿入することが公知である。この層は、例えば１～１０ミクロンの多結晶シリコンの層から成り得る。そして、多結晶を構成する結晶粒の境界は、電荷キャリアのトラップを構成し、トラップされた電荷キャリアは、トラップ層自体又は下部の基板に由来する可能性がある。このため、絶縁層の下側の導電面の形成が防止される。この種の周知のＳＯＩ基板の製造については、例えば仏国特許出願公開第２８６０３４１号、仏国特許出願公開第２９３３２３３号、仏国特許出願公開第２９５３６４０号、米国特許出願公開第２０１５１１５４８０号、米国特許第７２６８０６０号、米国特許第６５４４６５６号、米国特許出願公開第２０２０００２０５２０号、又は国際公開第２０２０／００８１１６号といった文献に記載されている。
このようなトラップ層を特徴とするＳＯＩ基板を構成するため、ベース基板への電荷トラップ層の形成によってキャリア基板が作成される。次に、層転写プロセス（例えば、スマートカット（Ｓｍａｒｔ Ｃｕｔ）（登録商標）技術）を用いて、このキャリア基板に薄層が転写される。この技術によれば、通常は分子結合によって、転写対象の薄層を露出面で規定する弱化平面（ｗｅａｋｅｎｅｄ ｐｌａｎｅ）を特徴とするドナー基板がキャリア基板に接合される。そして、ドナー基板が弱化平面で分割されることで、薄層がキャリア基板に転写される。誘電体層は、例えば接合に先立って、これらの基板の一方又は両方を酸化させることにより、キャリア基板と薄層との間に挿入されている。
スマートカット（登録商標）技術によれば、一般的には注入により誘電体層（存在する場合）を通じて、軽量種（例えば、水素及び／又はヘリウム）をドナー基板に導入することにより、弱化平面が得られる。転写対象の薄層の厚さによって注入対象の種のエネルギー及び線量が決まり、厚さが大きいほど、エネルギー及び線量が高くなる。高エネルギーでの高線量の注入は工業的に好ましくない。したがって、この問題を回避するため、特に誘電体層が比較的厚く（例えば、２００ｎｍより厚く）なるように選定されている場合には、この誘電体層の少なくとも一部をドナー基板ではなくキャリア基板に形成することが好ましい。フォトニクスの分野においては、この厚さが１ミクロン或いは数ミクロンに達することもあるため、相当な厚さの誘電体層の存在と関連するすべての問題が深刻になる。
このように、本出願人が行った実験によって、多結晶シリコンで構成された電荷トラップ層を酸化させて誘電体層を形成することには、多くの問題があることが明らかとなっている。この酸化によってキャリア基板の表面状態は粗くなる傾向にあり、例えば研磨による準備が接合ステップに先立って必要となるため、プロセスがより複雑となる。また、酸化ケイ素とそれ以外のポリシリコン層との間の埋め込み界面も粗く、デバイス製造ステップにおいてＳＯＩ基板を光学的に検査する際に問題となることがある。この点、この界面には研磨を利用できず、必然的に基板の内部に保持されるため、このようなキャリア基板を採用した基板中／基板上に形成されるデバイス、特に、フォトニックデバイスの動作に悪影響が及ぶ可能性があることに留意されたい。また、酸化ステップによってキャリア基板が変形し、相当な反りが生じる傾向にある。このような反りが存在すると、後続の接合ステップ、より一般的には、従来の装置を用いた製造ラインでのキャリア基板の取り扱いが煩雑となる。
キャリア基板の酸化に代えて、キャリアの堆積により誘電体層を形成する場合にも同様の問題が生じることに留意されたい。具体的に、ＰＥＣＶＤ（プラズマ化学気相成長）又はＬＰＣＶＤ（低圧化学気相成長）といった従来の技術では相当な反りが生じ、一般的には非常に粗い層が形成されるため、接合を考える前に研磨による準備が必要となる。
Ｐｙｅらによる「Ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ ＣＶＤ ａｎｄ ＣＭＰ ｆｏｒ ０．２５ Ｍ ｉｎｔｅｒｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ ｐｒｏｃｅｓｓｉｎｇ」、Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ、Ｐｅｎｗｅｌｌ ｃｏｒｐｏｒａｔｉｏｎ、ｖｏｌ ３８、ｎｏ．１２、１９９５及びＭａｃｈｉｄａらによる「Ｎｅｗ ｐｌａｎａｒｉｚａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ ｕｓｉｎｇ ｂｉａｓ ＥＣＲ ｐｌａｓｍａ ｄｅｐｏｓｉｔｉｏｎ」、Ｊａｐａｎｅｓｅ ｊｏｕｒｎａｌ ｏｆ ａｐｐｌｉｅｄ ｐｈｙｓｉｃｓ、３２９～３３２ページ（１９８５）といった文献は、機能性半導体構造の２つの金属レベル間に大略配置された金属間誘電体膜を堆積させる技術を教示している。これらの膜は、相当なアスペクト比を示すトポロジーパターンを埋めることを目的としており、その堆積後には研磨ステップが続く。
（発明の課題）
本発明は、前述の欠点の全部又は一部の克服を目的とする。
（発明の簡単な説明）
上記目的のうちの１つを達成するため、本発明の主題は、薄層をキャリア基板に転写するプロセスであって、
電荷トラップ層を主面に有するベース基板を用意することと、厚さが２００ｎｍより大きな誘電体層を電荷トラップ層に形成することと、を含む作成プロセスを用いてキャリア基板を作成するステップであり、誘電体層の形成が、誘電体層の堆積及びイオンスパッタリングを同時に実施する、ステップと、
研磨によって誘電体層の自由面を作成することなく、分子結合によって、薄層を規定する弱化平面を特徴とするドナー基板をキャリア基板の誘電体層に接合するステップと、
ドナー基板を弱化平面で分割することにより、薄層を解放してキャリア基板に転写するステップと、
を含む、プロセスに関する。
本発明の他の利点及び非限定的な特徴によれば、以下が単独又は技術的に実現可能な任意の組み合わせにて提供される。
作成プロセスは、主面と反対のベース基板の背面に反り補償層を形成することを含む。
反り補償層は、５００ｎｍ～１０００ｎｍの厚さを有する。
ベース基板は、１０００Ω・ｃｍより低い抵抗率を示す単結晶シリコン基板である。
ベース基板は、６００Ω・ｃｍより高い抵抗率を示す単結晶シリコン基板である。
電荷トラップ層は、多結晶シリコンを含む。
電荷トラップ層は、炭素を含む。
電荷トラップ層は、１ミクロン～２０ミクロンの厚さを有する。
誘電体層は、酸化ケイ素から成る。
誘電体層は、窒化ケイ素又は酸窒化ケイ素で構成されたバリア層を備える。
誘電体層は、２００ｎｍ～１０ミクロン、好ましくは６００ｎｍ～１０ミクロンの厚さを有する。
堆積／スパッタリング比は、１～１０、好ましくは２～５である。
誘電体層は、３００℃～４５０℃、好ましくは３５０℃～４００℃の温度で形成される。
誘電体層は、大気圧より低い圧力を示す雰囲気中で形成される。
このプロセスは、中性雰囲気中で、誘電体層の形成温度を超える温度、好ましくは９５０℃未満で誘電体層をアニールする操作をさらに含む。
誘電体層の自由面、１０ミクロン×１０ミクロンの測定領域にわたるＲＭＳ（二乗平均平方根）値に関して、０．５ｎｍ未満の粗さを示す。
ドナー基板は、誘電体表面層を持たない。
本発明の他の特徴及び利点については、添付の図面を参照した以下の発明の詳細な説明から明らかとなるであろう。
本発明に係る、層転写プロセスのキャリア基板を示した図である。 本発明に係る、層転写プロセスの完了時に得られる最終基板を示した図である。 キャリア基板の一実施形態を示した図である。 一実施形態の層転写プロセスの完了時に得られる最終基板を示した図である。
（発明の詳細な説明）
最終基板の提示
図２を参照して、一実施形態の最終基板Ｓは、ベース基板３と、ベース基板３に配置された電荷トラップ層２と、電荷トラップ層２に直接接触して配置された誘電体層４と、誘電体層４に配置された薄層５と、を備える。電荷トラップ層及び誘電体層４が設けられたベース基板３は、最終基板Ｓのキャリア基板１を構成する。
図４に示す実施形態において、最終基板Ｓのキャリア基板１は、電荷トラップ層２及び反り補償層３２が設けられたベース基板３を備える。この層の機能は、ベース基板３を変形させることであり、その目的は、特に、本明細書の主題を構成するプロセスの様々なステップにおいてベース基板３及び最終基板Ｓが受ける将来の変形を少なくとも部分的に補償することである。これは特に、ベース基板３に形成される際の誘電体層４により加えられる応力と、それ程ではないにせよ、電荷トラップ層２により加えられる応力と、を補償することを意味する。
電荷トラップ層２は、ベース基板３の主面３１に配置されており、補償層３２は、主面３１と反対のベース基板３の背面３３に配置されている。補償層３２は、酸化ケイ素又は窒化ケイ素で構成されているのが好ましい。その厚さは、２００ｎｍよりも大きく、５００～１０００ｎｍであるのがより好ましい。
図２及び図４の実施形態の最終基板Ｓ（ひいては、キャリア基板１）は、標準サイズ（例えば、直径２００ｍｍ、３００ｍｍ、或いは４５０ｍｍ）の円形ウェハの形態であってもよい。これは特に、最終基板Ｓ、特に、薄層５が依然としてデバイスを持たない場合である。ただし、本発明は、これらの寸法にもこの形態にも何ら限定されるものではない。
ベース基板３は、数百ミクロンの厚さを有する。ベース基板３は、１００又は１０００Ω・ｃｍよりも高い抵抗率を示すのが好ましく、さらには３０００Ω・ｃｍよりも高いのがより好ましい。このように、ベース基板３において移動することにより最終基板ＳのＲＦ性能を低下させる傾向の電荷すなわちホール又は電子の密度は限られる。ただし、本発明は、ベース基板３がこのような抵抗率を示すことに限定されない。１０００Ω・ｃｍよりも低く、数百Ω・ｃｍのオーダー、又は１００Ω・ｃｍ以下のより一般的な抵抗率をベース基板３が示す場合にも、ＲＦ性能において有利である。
入手性及びコストを理由として、ベース基板３は、シリコン、特に、単結晶シリコンで構成されているのが好ましい。例えば、少量の格子間酸素を含むＣＺ基板であってもよく、この種の基板は、それ自体よく知られているように、抵抗率が１０００Ω・ｃｍよりも高くなる場合がある。或いは、ベース基板３は、別の材料により形成されていてもよく、例えば、サファイア、炭化ケイ素、シリコンゲルマニウム、ＩＩＩ－Ｖ材料、ガラス等で構成されていてもよい。或いは、１０００Ω・ｃｍよりも低い抵抗率を有するより標準的なＣＺ単結晶基板であってもよいし、多量又は中間量の格子間酸素を含むＣＺ基板であってもよく、これは、ｎ－ドープ又はｐ－ドープされるとともに、抵抗率が５００Ω・ｃｍ以下のオーダーであってもよい。
本発明の様々な実施形態のキャリア基板１は、任意選択として、ベース基板３に直接接触して配置され、例えば二酸化ケイ素又は窒化ケイ素で構成された誘電体薄層を備えていてもよい。誘電体薄層（図１及び図２には示さず）は、数ナノメートルより大きな厚さ（例えば、５ｎｍ～５００ｎｍ）を有する。この層は、ベース基板３の酸化又はこの基板への堆積により得ることができる。この薄層の形成に要する時間及びコストを制限するため、その厚さは、５ｎｍ～２００ｎｍ（例えば、１４５ｎｍ等）となるように選定され得る。誘電体薄層は、キャリア基板１又は最終基板Ｓが高温に曝された場合の電荷トラップ層３の再結晶化を防止又は制限可能である。
また、キャリア基板１は、ベース基板３（又は、誘電体薄層（存在する場合））に直接接触して配置された電荷トラップ層２を備える。トラップ層２は、５００Ω・ｃｍよりも高く、好ましくは１０００Ω・ｃｍよりも高く、より好ましくは１０ｋΩ・ｃｍよりも高い抵抗率を有する。本願の導入において前述した通り、トラップ層の機能は、キャリア１に存在する任意の電荷担体を捕捉して、それぞれの移動を制限することである。これは特に、キャリア基板１に侵入することでこれらの電荷と相互作用して移動させる傾向の電磁場を放出する半導体構造を最終基板Ｓが含む場合である。電荷トラップ層２は、通常は１ミクロン～１５ミクロン、或いは２０ミクロンの厚さを有する。
トラップ層２は一般的に、転位、粒界、非晶質領域、隙間、含有物、細孔等の構造欠陥を有する非単結晶半導体層により形成されていてもよい。これらの構造欠陥は、例えば不完全な化学結合又はダングリングボンドの部位において、材料を流れる任意の電荷に対するトラップを構成する。このため、トラップ層では伝導が阻害される結果、高い抵抗率を示すことになる。
前述の入手性及びコストという同じ理由から、トラップ層２は、多結晶シリコンで構成されているのが好ましい。ただし、別の多結晶半導体材料により形成されていてもよいし、別の多結晶半導体材料を含んでいてもよい。当然のことながら、この電荷トラップ層２は、多結晶シリコンで形成された層を必要とする技術以外の技術によって形成されていてもよい。また、この層は、例えば多結晶シリコンの厚みに挿入された中間層の形態で、炭素を含んでいてもよいし、炭化ケイ素又はシリコン及び炭素の合金から成っていてもよいし、炭化ケイ素又はシリコン及び炭素の合金を含んでいてもよい。トラップ層２が炭化ケイ素又はシリコン及び炭素の合金から成る場合、その厚さは、数ナノメートル（例えば、２ｎｍ）～数十ナノメートル（例えば、５０ｎｍ）であるのが好ましい。或いは、ベース基板３の表面部における比較的重い種（例えば、アルゴン）のイオン衝撃によって電荷を捕捉可能な結晶欠陥を生成することにより、電気トラップが層２に形成されていてもよい。また、例えばベース基板３がシリコンで構成されている場合の表面部の多孔質化によって、電荷トラップ層２を多孔質材料で形成することも考えられる。
いずれにせよ、トラップ層２は、５００Ω・ｃｍよりも高い高抵抗率を示す。このため、トラップ層２は、意図的にドープされていない。すなわち、１０１４原子／立方センチメートルよりも低い電荷担体ドーパント濃度を有する。窒素リッチ又は炭素リッチとすることで抵抗率特性を改善するようにしてもよい。
図１及び図４の全体説明に戻って、キャリア基板１は、トラップ層２に直接配置された誘電体層４も備える。一例として、誘電体層４は、二酸化ケイ素又は窒化ケイ素から成っていてもよいし、二酸化ケイ素又は窒化ケイ素を含んでいてもよい。また、これらの材料の積層であってもよい。誘電体層４の厚さは、１０ｎｍ～１０ミクロンであってもよいが、本明細書の背景においては、この層は比較的大きな厚さ（例えば、２００ｎｍ超）を有し、２００ｎｍ～１０ミクロン又は２００ｎｍ～１ミクロンであるのが好ましい。これは特に、最終基板がフォトニクスの分野への適用を目指している場合であり、この場合は厚い誘電体層４が必要で、その厚さは通常６００ｎｍよりも大きく、１０ミクロンに達するものであってもよい。
最終基板Ｓは、キャリア基板１の誘電体層４に接触した薄層５を備える。薄層は通例、単結晶シリコンで構成されるが、その内部又は上部への形成を意図したデバイスの性質に応じて、（半導体であるか否かを問わず）その他任意の材料を含むことも可能である。最終基板Ｓが半導体集積コンポーネントの受容を意図する場合、薄層５は、単結晶シリコンで構成されていてもよいし、ゲルマニウム、シリコンゲルマニウム、又は炭化ケイ素等のその他任意の半導体材料で構成されていてもよい。
半導体集積コンポーネントは特に、フォトニックの性質であってもよく、例えば、導波路、リング共振器、又はマッハツェンダー干渉計等の受動又は能動コンポーネントであってもよい。この種のデバイス、特に、光移相器及びスイッチは、小型化、低消費電力、電磁結合効果の抑制、及びスイッチング速度の観点での仕様を守りつつ、大量の信号を効率的に伝達できる必要があり、最終基板Ｓ等の高機能基板によって提供され得るのが有利である。
フォトニックデバイス５１（図４に一例として示す）は、スイッチ、導波路、移相器、変調器、レーザ発振器、増幅器、方向性結合器、フィルタ、及び／又はマルチプレクサを構成するのが有利である。
最終基板Ｓが弾性表面波フィルタの受容を意図する場合、薄層５は、タンタル酸リチウム又はニオブ酸リチウム等の圧電材料及び／又は強誘電体材料で構成されていてもよい。また、薄層５は、ドナー基板に形成され、最終基板Ｓの製造時にキャリア基板１に転写される完成又は半完成集積コンポーネントを備えていてもよい。一般的に、薄層５は、厚さが１０ｎｍ～１０ミクロンであってもよい。
キャリア基板の作成
以下、図１に示すキャリア基板１を作成するプロセスを提示する。第１のステップにおいては、電荷トラップ層２を主面に示すベース基板３が用意される。このトラップ層２は、多結晶シリコンで構成されている場合、業界標準の堆積装置を用いて製造されるようになっていてもよい。したがって、ＲＰＣＶＤ（リモートプラズマ増殖型化学気相成長）又はＰＥＣＶＤ（プラズマ増殖型化学気相成長法）を含むことができる。また、ＬＰＣＶＤ（低圧化学気相成長）も含むことができる。ただし、上記のように、ベース基板３上又はベース基板３中のトラップ層の形成は、他の多くの方法（例えば、重量種の注入又はベース基板３の表面層の多孔質化）により実現されるようになっていてもよい。
任意選択として、ベース基板３には、電荷トラップ層２の形成に先立って、例えば酸化又はある厚さの酸化物の堆積により誘電体薄層が形成されていてもよい。
反り補償層を提供する実施形態の場合、この第１のステップには、トラップ層の形成の前に、補償層をベース基板のすべての露出面に形成する第１の後続サブステップを含む（図３Ａ及び図３Ｂ）。前述の入手性及びコストという同じ理由から、補償層３２は、例えば８００～１１００℃の温度でシリコンベース基板３を熱酸化することにより形成された酸化ケイ素で構成されていてもよい。
図３Ｃに示す後続サブステップにおいて、補償層３２は、トラップ層２及び誘電体層４の形成に先立って、前面３１から少なくとも一部が除去される。このサブステップは特に、前面３１の研磨により実行されるようになっていてもよい。電荷トラップ層が形成される誘電体薄層を構成するため、ベース基板の前面３１の補償層３２の一部を保持することも考えられる。
この層がベース基板３の主面３１及び背面３３それぞれに存在することで、補償層３２に存在する応力は釣り合う。少なくとも背面３３に補償層３２を保持しつつ主面３１から層３２を除去するサブステップでは、結果としてこのバランスが崩れ、ベース基板３が反ることになる。したがって、補償層３２が圧縮歪みを受ける場合、ベース基板３は、その上にわずかに凹んだ形状を与える負の曲率を示すことになる。
このため、一例として、ベース基板３がシリコンで構成され、従来の６５０ミクロンのオーダーの厚さを有する場合は、熱酸化シリコンで構成された補償層３２を背面３３のみにおよそ６００ｎｍの厚さで保持すると、－１１０μｍのオーダーの凹曲率が生じることになる。この凹曲率によって、トラップ層及び誘電体層による変形の少なくとも一部を補償可能となる。
したがって、補償層３２の厚さは、電荷トラップ層２及び誘電体層４の形成後にキャリア基板が予め定められた許容曲率を示すように、これらの層の目標厚さに従って決定される。この許容曲率は、直径３００ｍｍの基板の場合に最大で１００ミクロン（好ましくは、最大で６０ミクロン又は４０ミクロン）であってもよく、この最大値では、従来の装置を用いたキャリア基板の取り扱い及び処理が可能となる。補償層３２の厚さは通常、５００ｎｍ～１０００ｎｍである。
図３Ｄは、この第１のステップの完了時、すなわち、電荷トラップ層２の形成後の本実施形態のキャリア基板を示している。
キャリア基板１を作成するプロセスの第２のステップにおいては、ベース基板に補償層が設けられているか否かに関わらず、誘電体層４が電荷トラップ層２に形成される。このプロセスの重要な一態様によれば、誘電体層４の形成は、この誘電体層４の堆積及びイオンスパッタリングを同時に実施する。
このような誘電体層を形成する技術は、トラップ層２及び可能性として補償層３２が設けられたベース基板３をＨＤＰ ＣＶＤ（高密度プラズマ化学気相成長）装置のチャンバに配置することにより実行されるようになっていてもよい。
このようなチャンバには、当該チャンバの上部に配置され、（例えば、周波数がおよそ１３ＭＨｚの）ＲＦ源による励起によって、（１０１０～１０１２個／ｃｍ３のオーダーの）非常に高い密度で存在する電子及びイオンが抽出され得るプラズマを形成するためにプラズマ源が設けられている。チャンバに導入された基板は、当分野において「バイアス源」と称することが多い（例えば、周波数がおよそ２ＭＨｚの）第２のＲＦ源に接続された第２の電極を構成するキャリアに配置され、基板の露出面へのイオン及び電子の投射によってこの表面を軽くエッチング（スパッタリング）する効果が得られる。第１及び第２のＲＦ源は、（直径３００ｍｍの円形ウェハの形態の基板を受容することを意図した装置の場合）通常１０００Ｗ～１００００Ｗの電力で起動する。前駆体ガスがチャンバに導入されると、基板の露出面上での相互反応によって、その上に誘電体層が徐々に形成される。チャンバは、注入ガス及び反応残留種を循環させて当該チャンバから抽出する吸引ポンプを用いることにより、１ｍＴｏｒｒ又は数十ｍＴｏｒｒのオーダーの非常に低い圧力に保たれる。また、チャンバは、通常２００℃～４５０℃の比較的低い温度に保たれる。こうして、酸化ケイ素の層を形成するには、ケイ素を含むガス、酸素を含むガス、及び不活性ガス（例えば、アルゴン又はヘリウム）がチャンバに導入される。チャンバのパラメータ、特に、流入ガス流及びＲＦ源電力を制御することによって、チャンバにおける誘電体層の形成過程で同時に発生する堆積効果及びスパッタリング効果を制御することができ、その蒸着／スパッタリング比は１～１０、好ましくは２～５である。この複合効果によって、基板の表面に存在し得るトポロジーが補償され、特に均一で滑らかな層が形成される傾向にある。この点、分子結合により接合可能な表面を得るために、この表面は、１０ミクロン×１０ミクロンの測定領域で０．５ｎｍＲＭＳ（二乗平均平方根）未満の粗さを示す必要があることが想起される。特に驚くべきこととして、特に２００ｎｍ超の比較的厚い誘電体層の場合は、このような形成プロセスによって、この低粗度の要求が満たされ得る。具体的に、ＨＤＰ ＣＶＤ装置の通常の使用において、形成される層は、相当なアスペクト比を示すトポロジーパターンを埋めることを目的としており、これらの堆積には必ず研磨ステップが後続することが想起される。したがって、電荷トラップ層に誘電体層を形成することにより、１０ミクロン×１０ミクロンの測定領域で０．５ｎｍＲＭＳという低い表面粗さを示す層が形成されるとは考えられていなかった。
したがって、キャリア基板１を作成するプロセスに戻ると、このプロセスには、このような堆積及びイオンスパッタリング同時技術の実施による誘電体層４の形成を含む。好ましい一実施態様において、誘電体層４は、酸化ケイ素から成る。この場合、サイズが３００ｍｍのキャリア基板１の場合は、チャンバに導入されるガスがシラン（ＳｉＨ４）、酸素、及びアルゴン（又は、ヘリウム等の別の不活性ガス）含み、質量流量が２０～８０ｓｃｃｍ（標準立方センチメートル／分）であってもよい。ＲＦ源の電力は、１０００Ｗ～５０００Ｗとなるように選定され得る。誘電体層４は、３００℃～４５０℃、好ましくは３５０℃～４００℃の温度で形成され、チャンバの圧力は、大気圧未満、好ましくは５ｍＴｏｒｒ未満に保たれる。これらのパラメータは、好ましくは２～５の堆積／スパッタリング比を規定するように制御され得る。
当然のことながら、チャンバに導入されるガス（本例では、酸素の代わりにＮ２、ＮＨ３、又はＮ２Ｏ）の性質を改質し、プロセスの他のパラメータを調整することによって、酸化ケイ素層以外の誘電体層４（例えば、窒化ケイ素層又は酸窒化ケイ素層）を形成するために選ぶことができる。
特に、酸化ケイ素の第１の基本層並びに酸窒化ケイ素若しくは窒化ケイ素の第２の基本層で形成された少なくとも１つの交互層を含む誘電体層４を形成するように、チャンバに流入するガス流を制御することができる。このため、特定の一実施態様においては、主に酸化ケイ素で形成された誘電体層の厚みに酸窒化ケイ素又は窒化ケイ素の層が埋め込まれていてもよい。このようにして、誘電体層４内に組み込まれたバリア層が形成され、このバリアによれば特に、最終基板を製造する後続ステップにおいて、誘電体層の深さ方向における水素等の特定種の拡散を制限可能となる。この酸窒化ケイ素又は窒化ケイ素のバリアは、誘電体層の自由面の近く（例えば、酸化ケイ素の表面層の１０ｎｍ～５０ｎｍ下側）に配置されているのが有利である。
いずれにせよ、誘電体層４の厳密な性質に関わらず、堆積チャンバは、選定厚さの誘電体層４を形成するのに十分長く動作し続けることになる。本明細書の背景において、この厚さは比較的厚く（例えば、２００ｎｍ超）、２００ｎｍ～１ミクロン或いは１０ミクロンが有利である。補足的な一例として、４００ｎｍの厚さの誘電体層４を形成することが問題となる場合がある。
本出願人が行ったテストによって、このような４００ｎｍの酸化ケイ素層を直径３００ｍｍの円形ウェハ状の多結晶シリコンのトラップ層２に形成することで、最終基板Ｓの形成に特に適した特性を有するキャリア基板１を作成可能となることが示されている。
したがって、特に意外なことに、前述の通り、このキャリア基板１の露出面すなわち酸化ケイ素で構成された誘電体層４の自由面は、１０ミクロン×１０ミクロンの測定領域及び３０ミクロン×３０ミクロンの測定領域で２オングストロームＲＭＳ（二乗平均平方根）未満の表面粗さを示した。この粗さは、多結晶シリコンで構成されたトラップ層を研磨ステップにより粗さを整えた後に酸化させて得られる粗さに類似する。これは、分子結合によって接合するステップに十分適合する低粗度である。このように、誘電体層４を形成する提案のプロセスは、研磨ステップを省略可能であるため、キャリア基板１を作成するプロセスが簡素化され得る点において非常に有利である。
また、酸化ケイ素の誘電体層４と多結晶シリコンのトラップ層との間の界面が（同じ１０ミクロン×１０ミクロン及び３０ミクロン×３０ミクロンの測定領域で）２オングストロームＲＭＳ未満の粗さを示す一方、多結晶シリコンのトラップ層の酸化により形成された同じ４００ｎｍの厚さの酸化ケイ素の誘電体層は、５０オングストロームＲＭＳのオーダーの粗さを示した。
誘電体層４を形成するプロセスは、４００℃未満で３８０℃前後の比較的低い温度で実行され、酸化ケイ素の誘電体層が形成される。電荷トラップ層２の再結晶化及び電気トラップの喪失はこのように回避されるが、これは、この層が固相再エピタキシによって高温に曝された場合に起こる可能性がある。
また、提案の技術に係る誘電体層４の形成では、多結晶シリコンのトラップ層の酸化による変形（１５０ミクロンのオーダー）と比較して、キャリア基板１の変形が大きく抑えられる（４００ｎｍの酸化ケイ素層が設けられた３００ｍｍのキャリア基板１で１００ミクロンのオーダー）。上記と同様に、この特性によれば、本発明に係るプロセスによって得られるキャリア基板１は、分子結合によって接合するステップとの適合性がはるかに高くなる。この特性はキャリア基板に補償層が設けられている場合にさらに改善されるが、この層の厚さは、誘電体層４と、それ程ではないにせよ、電荷トラップ層と、によってもたらされる変形を厳密に補償するように選定され得る。本実施形態は、誘電体層が相当な厚さ（６００ｎｍ超）を示す場合に特に有用である。
また、キャリア基板１を作成するプロセスは、誘電体層４をアニールするステップを含み得ることに留意されたい。このアニーリングは、脱気又は高密度化アニーリングと称するが、中性雰囲気中で実行されるのが有利である。これは、１時間未満（例えば、３０分）の比較的短い時間にわたって、誘電体層４の堆積温度よりも高く、好ましくは９５０℃未満の温度で実行される。このアニーリングの時間及び温度は、トラップ層２の再結晶化を回避又は少なくとも制限するように選定されることになる。このアニーリングステップは、キャリア基板の曲率に影響を及ぼす可能性があるため、補償層の厚さの決定において考慮されることになる。
最終基板の製造
上記提示の作成プロセスが完了すると、少なくとも１つのトラップ層２及び１つの誘電体層４がベース基板３に連続して配置されたキャリア基板１が得られる。また、キャリア基板は、例えば６００ｎｍの厚い誘電体層が存在する場合でも、この基板の曲率を１００ミクロン以下（例えば、１００～６０ミクロン）に保ち得る補償層３２を具備していてもよい。
前述の通り、キャリア基板１は、転写により薄層５を受容して最終基板Ｓを構成することが意図される。キャリア基板１は、（特に、表面粗さ及び変形に関して）このような薄層５の受容に適した特性を示す。
それ自体よく知られているように、この転写は通例、好ましくは分子結合によって、ドナー基板の自由面をキャリア基板１に接合することにより実現される。誘電体層４がキャリア基板１に形成済みであることから、ドナー基板自体には、このような誘電体層を設ける必要がない。それにも関わらず、このドナー基板には、（例えば、１５０ｎｍよりも薄い）誘電体薄層が設けられていてもよい。ただし、いずれにせよ、この厚さは常に、キャリア基板１に形成された誘電体層４によってこの厚さの一部が与えられることになるため、最終基板Ｓの誘電体層４の厚さよりもはるかに小さくなる。したがって、ドナー基板は、意図的に形成された誘電体表面層を持たないのが好ましい。本明細書の上記項において記載した通り、ドナー基板の性質は、薄層５の所望の性質に従って選定される。したがって、ドナー基板は、単結晶半導体（例えば、シリコン）で形成された基板であってもよいし、圧電材料で形成された基板又はこのような圧電材料の表面層を備えた基板であってもよい。
この接合ステップの後は、薄層５を形成するため、ドナー基板の厚さが低減される。この低減ステップは、機械的又は化学的薄化によって実行されるようになっていてもよい。ただし、本明細書の背景においては、キャリア基板１の有利な特性を最大限に活用するため、本願の導入において説明した通り、例えばスマートカット（商標）技術の原理に従って、事前に導入された弱化平面での分割によりドナー基板の厚さが低減される。この弱化平面は、ドナー基板の自由面とともに、薄層５を規定する。
ドナー基板が表面誘電体層を有さない（又は、厚さが比較的小さな層を有する）のが好ましいため、最終基板Ｓが２００ｎｍ以上の厚い誘電体層４を示す場合であっても、弱化平面を形成するために注入される種の線量及びエネルギーは、妥当な値に保たれ得ることに留意されたい。
薄層を転写しても応力の釣り合いは変わらないため、この段階で最終基板は、キャリア基板と非常に類似した曲率を示す。
この薄化ステップ、好ましくは分割ステップの後は、研磨ステップ、還元雰囲気若しくは不活性雰囲気下での熱処理、並びに犠牲酸化等、薄層５を仕上げるステップが厚さ低減ステップの後に実行されるようになっていてもよい。
ドナー基板が単なる基板である場合、すなわち、集積デバイスを含まない場合は、「Ｏｎ－Ｉｎｓｕｌａｔｏｒ」最終基板Ｓがこのように形成され、薄層５は、本発明に係るキャリア基板１を構成する未加工材料層となる。そして、この最終基板Ｓは、図４に示すように、集積デバイス又はフォトニックデバイスの構成に用いられるようになっていてもよい。ドナー基板が予め処理され、その表面に集積デバイスが形成されている場合は、このプロセスの最後に、これらのデバイスを備えた薄層５が得られる。
当然のことながら、本発明は、記載の実施態様に限定されず、特許請求の範囲により規定される本発明の範囲から逸脱することなく、改良が可能である。

Claims (16)

  1. 薄層（５）をキャリア基板（１）に転写するプロセスであって、
    電荷トラップ層（２）を主面に有するベース基板（３）を用意することと、厚さが２００ｎｍより大きな誘電体層（４）を前記電荷トラップ層（２）に形成することと、を含む作成プロセスを用いてキャリア基板（１）を作成するステップであり、前記誘電体層（４）の形成が、前記誘電体層の堆積及びイオンスパッタリングを同時に実施する、ステップと、
    研磨によって前記誘電体層（４）の自由面を作成することなく、分子結合によって、前記薄層（５）を規定する弱化平面を特徴とするドナー基板を前記キャリア基板（１）の前記誘電体層（４）に接合するステップ、
    前記ドナー基板を前記弱化平面で分割することにより、前記薄層（５）を解放して前記キャリア基板（１）に転写するステップと、
    を含む、プロセス。
  2. 前記作成プロセスが、前記主面と反対の前記ベース基板（３）の背面に反り補償層（３２）を形成することを含む、請求項１に記載のプロセス。
  3. 前記反り補償層（３２）が、５００ｎｍ～１０００ｎｍの厚さを有する、請求項２に記載のプロセス。
  4. 前記ベース基板（３）が、６００Ω・ｃｍより高い抵抗率を示す単結晶シリコン基板である、請求項１～３のいずれか一項に記載のプロセス。
  5. 前記電荷トラップ層（２）が、多結晶シリコンを含む、請求項１～４のいずれか一項に記載のプロセス。
  6. 前記電荷トラップ層（２）が、炭素を含む、請求項１～５のいずれか一項に記載のプロセス。
  7. 前記電荷トラップ層（２）が、１ミクロン～２０ミクロンの厚さを有する、請求項１～６のいずれか一項に記載のプロセス。
  8. 前記誘電体層（４）が、酸化ケイ素から成る、請求項１～７のいずれか一項に記載のプロセス。
  9. 前記誘電体層（４）が、窒化ケイ素又は酸窒化ケイ素で構成されたバリア層を備えた、請求項１～８のいずれか一項に記載のプロセス。
  10. 前記誘電体層（４）が、２００ｎｍ～１０ミクロン、好ましくは６００ｎｍ～１０ミクロンの厚さを有する、請求項１～９のいずれか一項に記載のプロセス。
  11. 堆積／スパッタリング比が、１～１０、好ましくは２～５である、請求項１～１０のいずれか一項に記載のプロセス。
  12. 前記誘電体層（４）が、３００℃～４５０℃、好ましくは３５０℃～４００℃の温度で形成される、請求項１～１１のいずれか一項に記載のプロセス。
  13. 前記誘電体層（４）が、大気圧より低い圧力を示す雰囲気中で形成される、請求項１～１２のいずれか一項に記載のプロセス。
  14. 中性雰囲気中で、前記誘電体層の形成温度を超える温度、好ましくは９５０℃未満で前記誘電体層（４）をアニールする操作をさらに含む、請求項１～１３のいずれか一項に記載のプロセス。
  15. 前記誘電体層（４）の前記自由面が、１０ミクロン×１０ミクロンの測定領域にわたるＲＭＳ値に関して、０．５ｎｍ未満の粗さを示す、請求項１～１４のいずれか一項に記載のプロセス。
  16. 前記ドナー基板が、誘電体表面層を持たない、請求項１～１５のいずれか一項に記載のプロセス。
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