CN103988284A - Soi晶片的制造方法 - Google Patents

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Abstract

本发明是一种SOI晶片的制造方法,该方法具有通过对于SOI晶片实施牺牲氧化处理而对上述SOI晶片的SOI层进行减厚调整的工序,其中,上述牺牲氧化处理是对SOI层表面进行热氧化并去除所形成的热氧化膜的处理,上述SOI晶片的制造方法其特征在于,通过使用分批式热处理炉至少在升温中、以及降温中的一方进行上述牺牲氧化处理中的热氧化,而在上述SOI层的表面形成大致同心圆形状的氧化膜厚分布。由此,通过进行形成大致同心圆形状的氧化膜并去除所形成的热氧化膜的牺牲氧化处理,提供一种能够以高生产率制造改进了面内膜厚分布的SOI晶片的SOI晶片的制造方法。

Description

SOI晶片的制造方法
技术领域
本发明涉及SOI晶片的制造方法,尤其涉及将注入了氢离子等的硅单晶片隔着氧化膜与成为支撑基片的衬底晶片贴合之后进行剥离而制造SOI晶片的方法。
背景技术
最近,作为SOI晶片的制造方法,将注入了离子的键合晶片贴合之后进行剥离而制造SOI晶片的方法(离子注入剥离法:还称之为智能剥离法(注册商标)的技术)重新开始引人瞩目。该离子注入剥离法是如下技术(参照专利文献1)。即、例如在两张晶片中至少在一方形成氧化膜(绝缘膜),并且从一方的硅晶片(键合晶片)的上表面注入氢离子或稀有气体离子等的气体离子,并在该晶片内部形成微小气泡层(封装层)之后,使该注入了离子的一方的面隔着氧化膜与另一方的硅晶片(衬底晶片)贴紧,其后,施加热处理(剥离热处理)并将微小气泡层作为分开面而将一方的晶片(键合晶片)剥离成薄膜状,且进一步施加热处理(结合热处理)而牢固地结合之后制作SOI晶片。在该方法中,分开面(剥离面)是优良的镜面,比较容易得到SOI层的膜厚的均匀性也高的SOI晶片。
但是,在通过离子注入剥离法制作SOI晶片的情况下,在剥离后的SOI晶片表面存在因离子注入而引起的损伤层,另外,表面粗糙度大于通常的产品标准的硅晶片的镜面。因此,在离子注入剥离法中有必要去除这种损伤层、表面粗糙度。
过去为了去除该损伤层等,在结合热处理后的最终工序中进行了称之为接触抛光的研磨余量极少的镜面研磨(加工余量:100nm左右)。
然而,若对SOI层进行包括机械加工的要素的研磨则由于研磨的加工余量并不均匀,因而发生通过氢离子等的注入、剥离而完成的SOI层的膜厚均匀性变差之类的问题。
作为解决这种问题的方法,替代上述接触抛光而进行着实施高温热处理而改进表面粗糙度的平坦化处理。
例如在专利文献2中提出了经剥离热处理之后(或者结合热处理之后)不是研磨SOI层的表面而是在包括氢的还原性气氛下施加热处理(快速加热、快速冷却热处理(RTA处理))的方案。再有,在专利文献3中提出了经剥离热处理之后(或者结合热处理之后)通过氧化性气氛下的热处理在SOI层形成氧化膜之后去除该氧化膜,接着施加还原性气氛的热处理(快速加热、快速冷却热处理(RTA处理))的方案。
另外,在专利文献4中,通过在剥离之后的SOI晶片实施惰性气体、氢气、或者这些的混合气体气氛下的平坦化热处理之后进行牺牲氧化处理,而同时实现剥离面的平坦化和OSF的避免。
这样,由于代替接触抛光进行了实施高温热处理而改进表面粗糙度的平坦化处理,因而目前通过离子注入剥离法以大量生产的程度得到直径为300mm且具有SOI层的膜厚范围(Range,从面内的最大膜厚値减去了最小膜厚値的値)为3nm以内的膜厚均匀性的SOI晶片。
在先技术文献
专利文献
专利文献1:日本特开平5-211128号公报
专利文献2:日本特开平11-307472号公报
专利文献3:日本特开2000-124092号公报
专利文献4:WO2003/009386
发明内容
发明所要解决的问题
随着近年的便携式终端的普及,需要半导体器件的低功耗、小型化、高性能化,作为设计规则中22nm世代以后的有力的候补,在进行使用了SOI晶片的完全耗尽型的器件开发。在该完全耗尽型器件中,由于SOI层的膜厚非常之薄,成为10nm左右,加之,SOI层的膜厚分布影响器件的阈值电压,因而作为SOI的面内膜厚分布要求膜厚范围(Range)为1nm以下(Range(Max-Min)≦1nm)的均匀性。另外,近年来提出有通常是在用于与衬底晶片的绝缘的BOX层(埋入式氧化膜层)施加偏压而控制器件的阈值电压的方案,在该情况下有必要制作使BOX膜厚较薄的Thin BOX型的SOI晶片。
在使用了离子注入剥离法的贴合晶片的制造方法中,离子注入的深度(射程)分布照直反映在剥离后的SOI层的膜厚分布上,而就产生离子注入的深度分布的因素而言,已知有锥角(cone angle)效应。
这里,如图5所示,分批式的离子注入器具备旋转体1和设置于旋转体1且配置基片3的多个晶片保持件2。而且,晶片保持件2为了保持基片3而从旋转体1的旋转面向内侧稍微倾斜。
由此在旋转体1旋转时,因离心力而产生向晶片保持件2按压基片3的力,从而晶片保持件2保持基片3。但在旋转体1的旋转面与基片3的表面如此不平行的情况下,即便要以一定角度对基片3注入离子束也在基片中心部与射束扫描方向的基片两端部随着旋转体的旋转而在注入角度上产生非常小的偏离,因此,离子注入深度变得在基片中央部较深,在扫描方向的基片两端部较浅。这称为锥角效应。为此,关于离子注入剥离法中的离子注入,如图6所示,通过将基片3与离子束的设定角度设定成基片表面与离子束的角度成为垂直的0度注入角(α=0°),以使注入角度在扫描方向的基片两端部偏离同等程度,从而使得注入的深度的面内分布比较均匀。
但在使用了分批式的离子注入器的情况下,可考虑即使在设定注入角为0度的情况下也产生离子注入的面内深度分布的标准离差的第二个因素。
第二个膜厚分布产生因素是在制作Thin BOX型的SOI晶片过程中产生的沟道。在制作具有100nm以下的BOX层(硅氧化膜层)膜厚的ThinBOX型的SOI晶片过程中,氧化膜所引起的散射效果较弱,从而在设定注入角度为0度的离子注入中产生沟道。在分批式离子注入器的情况下,由于结晶面与离子束的角度在基片中央部成为垂直,因而沟道效应较大使得离子注入深度较深。另一方面,由于在扫描方向的基片两端因锥角而产生注入角,因而沟道的影响相对较弱从而离子注入深度变浅。这样,在制作Thin BOX型的SOI晶片过程中,锥角的效应因沟道而尤其明显。
为了防止沟道通常已知有使注入角倾斜而进行注入的方法,但若使注入角倾斜则锥角的效应在扫描方向的基片两端部之间相异,导致面内的深度分布较大。另外,已知有使用使晶片本身的晶轴方位倾斜的晶片(带偏斜角晶片)而防止沟道的方法,但与使注入角倾斜的方法相同地、注入角度在扫描方向的两端部之间相异,因而导致面内的深度分布较大。
作为抑制由上述锥角效应所引起的SOI膜厚分布的方法,有分次注入,并在各离子注入转换晶片方向(使配置于晶片保持件的晶片仅自转规定角度)的方法(日本专利申请2011-120340)。
锥角效应,由于在晶片中央部与扫描方向的晶片两端部之间所产生的深度分布,因而成为二次对称的分布。因此,例如分两次进行离子注入,并使晶片在各离子注入旋转(自转)90度,则在晶片中央部相对较深且晶片外周部在整个周边较浅,从而接近同心圆的分布。另外,并不限定于分两次进行,若分四次进行离子注入并使各离子注入时的晶片每次旋转(自转)90度,则同心圆的分布比两次注入的场合更完善。
这样进行了注入的离子注入深度分布,在晶片中央部相对较深且晶片外周部在整个周边相对较浅,因此,剥离后的SOI晶片的SOI膜厚分布成为晶片中央部较厚且晶片外周部较薄的同心圆的凸状膜厚分布。作为改进该膜厚分布的方法,考虑到了通过牺牲氧化处理(热氧化+氧化膜去除)的热氧化膜的加工余量。然而,过去不能控制热氧化膜的面内分布而得到凸形状,对于形成抵消晶片剥离时的膜厚分布的凸形状的氧化膜分布的氧化炉或处理分批炉,有必要实验性地找出氧化炉或处理分批炉内的特定的舟皿切槽(Slot)位置,并选择性地使用而进行牺牲氧化处理,因而存在生产率的问题。
本发明是鉴于上述问题而完成的,其目的在于提供一种SOI晶片的制造方法,该方法通过进行形成具有大致同心圆形状的膜厚分布的热氧化膜并去除所形成的热氧化膜的牺牲氧化处理,从而能够以高生产率制造改进了面内膜厚分布的SOI晶片。
用于解决问题的方案
为了解决上述课题,本发明提供一种SOI晶片的制造方法,该SOI晶片的制造方法具有通过对于SOI晶片实施牺牲氧化处理而对上述SOI晶片的SOI层进行減厚調整的工序,其中,上述牺牲氧化处理是对SOI层表面进行热氧化并去除所形成的热氧化膜的处理,上述SOI晶片的制造方法其特征在于,
通过使用分批式热处理炉至少在升温中、以及降温中的一方进行上述牺牲氧化处理中的热氧化,而在上述SOI层的表面形成大致同心圆形状的氧化膜厚分布。
利用通过这种牺牲氧化处理的热氧化,就能形成具有大致同心圆形状的氧化膜厚分布的热氧化膜。因此,例如可抵消起因于离子注入剥离的SOI层的面内膜厚分布,能够以大量生产水平制造最终得到的SOI层的面内膜厚分布所空前提高的SOI晶片。
而且在该情况下,理想的是,将上述牺牲氧化处理中的热氧化在规定温度进行,而且在向该规定温度的升温中、以及从上述规定温度的降温中的至少一方也进行。
这样,理想的是,将上述降温中的热氧化和/或上述升温中的热氧化与在现有的牺牲氧化所进行的规定温度的氧化处理组合进行。即、理想的是,将热氧化在1)向规定温度的升温中+规定温度+从规定温度的降温中;2)向规定温度的升温中+规定温度;以及,3)规定温度+从规定温度的降温中的任一项进行。由此能够形成更厚的同心圆状的热氧化膜。
而且在该情况下,作为上述牺牲氧化处理中的热氧化,能够利用高热氧化处理或湿式氧化处理。
这样,通过利用高热氧化处理或湿式氧化处理,牺牲氧化处理能够形成热氧化膜并去除所形成的热氧化膜。
而且在该情况下,理想的是,通过从由单晶硅构成的键合晶片的表面注入氢离子、稀有气体离子的至少一种气体离子而形成离子注入层,并将上述键合晶片的注入了离子的表面与衬底晶片的表面隔着绝缘膜贴合之后,在上述离子注入层剥离键合晶片而制造实施上述牺牲氧化处理的SOI晶片。
离子注入时的离子注入深度照直反映在剥离后的SOI层的膜厚分布上。因此,在通过具有上述锥角效应和沟道的影响的离子注入剥离法制造的SOI晶片上,上述本发明中的牺牲氧化处理非常有效。在该情况下,若在惰性气体气氛下以大致500℃以上的温度施加热处理,则能够在离子注入层剥离键合晶片。另外,通过对常温下的贴合面预先施加等离子处理,无需施加热处理(或者施加不会剥离程度的热处理之后)即可施加外力而进行剥离。
而且在该情况下,理想的是,使用具备旋转体和设置于该旋转体且配置基片的多个晶片保持件并对配置于该晶片保持件且公转的多个基片注入离子的分批式离子注入器来分多次进行上述离子注入,且每次注入离子之后使配置于上述晶片保持件的键合晶片仅自转规定的旋转角度,并在已自转的配置位置进行下一个离子注入。
在利用这种方法制造了实施牺牲氧化处理的SOI晶片的情况下,在每一次进行离子注入时能够将键合晶片以不同的朝向安装在晶片保持件上,且避免在重复的配置位置的离子注入,由此能够改进离子注入深度分布的标准离差,而且,剥离之后的面内膜厚分布接近同心圆形状的分布。因此,其后进行本发明中的牺牲氧化处理,并将热氧化膜的氧化膜厚分布控制而形成为大致同心圆形状,由此容易改进SOI膜厚分布,能够得到膜厚范围(Range)比刚刚剥离后更加改进的SOI晶片。
而且在该情况下,理想的是,分两次进行上述离子注入,进行第一次离子注入之后使上述键合晶片自转90度或180度,并在已自转的配置位置进行第二次离子注入。
通过这样进行离子注入,不仅能够降低离子注入深度分布的标准离差,而且使得离子注入深度分布在键合晶片中央部相对较深且键合晶片外周部在整个周边较浅,且接近同心圆形状的分布。因此,通过其后的利用本发明中的牺牲氧化处理的減膜調整就能容易地修正膜厚分布,因此比较理想。
而且在该情况下,理想的是,分四次进行上述离子注入,第二次以后的离子注入在相对于第一次离子注入仅自转90、180、以及270度之一旋转角度的配置位置进行。
通过这样分四次进行离子注入,与分两次进行的场合相比,更能够降低标准离差,且离子注入深度分布更接近同心圆形状的分布,因此,通过其后的利用牺牲氧化处理的減膜調整,更容易进行膜厚分布的修正。
而且在该情况下,理想的是,将100nm以下的硅氧化膜作为上述绝缘膜。
这样,即使在制造过去所难以得到优良的膜厚均匀性的具有100nm以下硅氧化膜的Thin BOX型薄膜SOI晶片的情况下,在本发明中也能够制造具有面内膜厚范围(Range)在1nm以下的极为优良的膜厚均匀性的薄膜SOI晶片。
而且在该情况下,理想的是,将上述键合晶片的表面的结晶面与上述离子注入方向之间的角度设定成垂直而进行上述每一次离子注入。
这样,通过使键合晶片的表面的结晶面与离子注入方向之间的角度垂直即、将对于结晶面的离子注入角度设定为0度,能够进一步抑制剥离之后的SOI层的膜厚分布的标准离差。因此,通过其后的利用本发明中的牺牲氧化处理的減膜調整就能容易地修正膜厚分布,因此比较理想。
发明效果
如以上所说明,根据本发明的SOI晶片的制造方法,在牺牲氧化处理的热氧化中能够形成具有大致同心圆形状的膜厚分布的热氧化膜。因此,最终能够以大量生产水平制造空前提高了膜厚均匀性的SOI晶片,因而能够使得使用了这种SOI晶片的器件的阈值电压稳定化,从而提高器件的成品率。
附图说明
图1表示示出了本发明的SOI晶片的制造方法的一例的工序流程图。
图2是通过本发明中的多次(两次)离子注入剥离和牺牲氧化处理的膜厚分布改进的说明图。
图3是表示了实施例1、2、比较例中的热氧化条件的曲线图。
图4是表示了实施例1、2中的热氧化(1)、热氧化(2)之后的热氧化膜的氧化膜厚分布的图。
图5表示分批式离子注入装置的概略图。
图6是说明锥角效应的说明图。
具体实施方式
如上所述,要求有通过进行能够形成一种氧化膜的牺牲氧化处理,能够以高生产率制造改进了面内膜厚分布的SOI晶片的SOI晶片的制造方法,其中,
上述氧化膜可抵消起因于离子注入剥离等的SOI晶片的SOI层的大致同心圆形状的膜厚分布(例如,凸状)且具有大致同心圆形状的膜厚分布。
本发明人等关于控制并制作大致同心圆形状的热氧化膜的方法进行了专心探讨与研究,其结果发现在分批式热处理炉中,若在降温和升温时进行氧化处理则在面内容易形成大致同心圆形状的氧化膜厚分布。
即、本发明人等提供一种SOI晶片的制造方法,该方法具有通过对于SOI晶片实施牺牲氧化处理而对上述SOI晶片的SOI层进行減厚調整的工序,其中,上述牺牲氧化处理是对SOI层表面进行热氧化并去除所形成的热氧化膜的处理,上述SOI晶片的制造方法其特征在于,通过使用分批式热处理炉至少在升温中、以及降温中的任一方进行上述牺牲氧化处理中的热氧化,而在上述SOI层的表面形成大致同心圆形状的氧化膜厚分布。以下进一步详述本发明。
图1中示出表示了本发明的SOI晶片的制造方法的一例的工序流程图。
本发明的制造用于实施牺牲氧化处理的SOI晶片的方法,虽无特别限定,但能够利用离子注入剥离法。图1表示利用了离子注入剥离法时的本发明的SOI晶片的制造方法的工序流程图。如图1(A)中所记载,从由单晶硅构成的键合晶片的表面注入氢离子、稀有气体离子的至少一种气体离子而形成离子注入层(离子注入工序)。另外,在本发明中假定氢分子离子也包括在“氢离子”中。
另外理想的是,在离子注入前的键合晶片的表面预先形成绝缘膜。如上所述,在现有的Thin BOX型的薄膜SOI晶片的制造中,锥角的效应因沟道而明显。试制了Thin BOX型的薄膜SOI晶片并调查了SOI的面内膜厚范围(Range)的工序内变化,其结果发现面内膜厚范围(Range)刚一剥离就已经超过了1nm。另外,调查了刚刚剥离后的面内膜厚范围(Range)的发生原因,其结果发现离子注入时的注入深度的面内分布极大地影响剥离之后的膜厚面内范围(Range)。
但是在本发明中,即使将锥角效应十分明显的直径为300mm以上的硅单晶片用作键合晶片且将100nm以下或者50nm以下的硅氧化膜用作绝缘膜也能够制造膜厚均匀性优良的Thin BOX型的薄膜SOI晶片。
离子注入能够使用图5中以概略图所示的分批式离子注入器。分批式离子注入器10,具备旋转体1和设置于该旋转体1且配置基片3的多个晶片保持件2,向配置于该晶片保持件2且公转的多个基片3注入离子。
如图1(A)所示,在本发明的SOI晶片的制造方法中,最好分多次进行对于离子注入工序中的键合晶片3的离子注入,而且,每次注入离子之后使配置于晶片保持件2的键合晶片3仅自转规定的旋转角度,并在已自转的配置位置进行下一个离子注入。另外,图1(A)表示分n次(n≧2)进行离子注入的一例,表示的是进行第一次注入离子之后使键合晶片3自转90°(缺口3'位置移动90°)并在该已自转的配置位置进行第二次离子注入的场合。
例如分两次进行离子注入,并使晶片在各离子注入之间旋转90度,则离子注入深度在键合晶片中央部相对较深且键合晶片外周部在整个周边较浅,从而成为均匀的分布而接近同心圆的分布。
另外,并不限定于分两次进行的场合,通过分四次进行离子注入并使第二次以后的离子注入在相对于第一次离子注入仅自转90、180、以及270度之一旋转角度的配置位置进行,从而同心圆的分布比两次注入的场合更完善。
在所使用的键合晶片的晶轴方位受加工精度的影响等而稍微偏离的情况下,即使对于晶片表面设定注入角度为0度而进行注入,实际上也在结晶轴与离子束之间产生角度。因此,扫描方向的二次对称分布被破坏,因而在分两次进行的注入中存在得不到同心圆的深度分布的情况。在该情况下,若将分两次进行的注入的晶片方向设定为180度,则能够抵消结晶轴的偏离,因而能够得到同心圆的分布。
另外,在使结晶轴倾斜而制造了晶片的情况下,通过将抵消结晶轴的偏离(偏斜角)的角度设定为离子束的注入角,可进一步抑制结晶轴的偏离的影响。即、通过将键合晶片的表面的结晶面与离子注入方向之间的角度设定成垂直(对于结晶面的离子注入角度设定成0度),能够进一步抑制剥离工序后的薄膜的膜厚分布的标准离差,因而比较理想。
接着,如图1(A)所示,将键合晶片的注入了离子的表面与衬底晶片的表面隔着绝缘膜贴合(贴合工序)。
作为衬底晶片能够使用硅单晶片,但并不特别限定于此。通常是,通过在常温且洁净的气氛下使键合晶片与衬底晶片的表面彼此接触使得晶片彼此粘接而不必使用粘接剂等。
接着,如图1(A)所示,通过在离子注入层剥离键合晶片而制作在上述衬底晶片上具有SOI层的SOI晶片(剥离工序)。
例如,若在惰性气体气氛下以大致500℃以上的温度施加热处理,则能够在离子注入层剥离键合晶片。另外,通过预先对常温下的贴合面施加等离子处理,无需施加热处理(或者施加不会剥离程度的热处理之后)即可施加外力而进行剥离。
这种刚刚执行完剥离工序之后的SOI层,即使是直径为300mm或450mm之大且绝缘膜为100nm以下的Thin BOX型,也是膜厚范围(Range)改进到1nm以下这种膜厚分布的薄膜,尤其,膜厚分布接近同心圆形状。
其后,如图1(B)那样,通过对于剥离后的SOI晶片实施牺牲氧化处理而对SOI晶片的SOI层进行減厚調整,其中,上述牺牲氧化处理是对SOI层表面进行热氧化并去除所形成的热氧化膜的处理。
这里,本发明其特征在于,通过使用分批式热处理炉至少在升温中、以及降温中的任一方进行上述牺牲氧化处理中的热氧化,而在上述SOI层的表面形成大致同心圆形状的氧化膜厚分布。
这样,若能够形成具有大致同心圆形状的氧化膜厚分布的热氧化膜,则最终能够以大量生产水平制造空前提高了膜厚均匀性的SOI晶片。
使用分批式热处理炉,例如在降温中进行热氧化(降温氧化),则与晶片中央部相比,晶片外周部更容易散热从而温度变得相对低。因此,在降温中进行了热氧化的情况下,热氧化膜的氧化膜厚分布成为凸状的大致同心圆形状。就降温氧化所形成的凸状的大小而言,进行降温氧化时的温度越高、初始温度与至氧化结束时温度之差越大、温度梯度越大、分批炉内的上表面与晶片的间隙的大小(Slot间距)越窄,则在中心部与外周部的氧化膜厚之差就越大,通过适当地选择这些参数,即可得到具有所期望的氧化膜厚内分布的凸状的大致同心圆形状的热氧化膜。
另外,作为用于得到大致同心圆形状的热氧化膜厚分布的分批式热处理,最好使用具有使热氧化中的晶片的晶片表面沿水平方向旋转的机构的立式热处理炉。
如上所述,在离子注入剥离法中在进行了多次离子注入的情况下,离子注入深度在键合晶片中央部相对较深且键合晶片外周部在整个周边较浅,从而成为均匀的分布而接近凸状的同心圆的分布。因此,若将这种刚刚剥离后的膜厚分布为凸状的SOI晶片以上述降温氧化进行热氧化处理,并去除该所形成的热氧化膜,则能够控制并改进SOI膜厚分布。图2表示分两次进行离子注入,其后进行了通过降温氧化的牺牲氧化处理时的SOI层的面内膜厚分布的说明图。通过将本发明中的牺牲氧化与多次离子注入组合,即可抵消剥离之后的凸状的SOI膜厚分布,因此,能够更容易地以高生产率制造改进了面内膜厚分布的SOI晶片。
另外,为了充分降低剥离之后的SOI晶片的表面粗糙度和表面损伤层,有时将牺牲氧化处理和平坦化热处理(惰性气体、氢气气体、或它们的混合气体气氛下的高温热处理)组合进行。
在平坦化热处理中,虽然SOI层被蚀刻得很少,但其时,晶片外周部的蚀刻量变得比晶片中央部大,因此,平坦化热处理后的SOI膜厚分布具有呈凸状并变差到0.5~2nm左右的倾向。因此,若适用本发明的牺牲氧化,则还能够改进平坦化热处理时变差的SOI膜厚分布。
另外,若与上述降温氧化相反地在升温中进行氧化处理(升温氧化),则在靠近加热器的外周部其升温中的温度变得相对比中央部还高,就所形成的氧化膜厚而言,可得到凹状的面内分布。该凹形状的大小也通过进行升温氧化时的温度、初始温度与至氧化结束时温度之差、温度梯度、分批炉内的上表面与晶片的间隙的大小(Slot间距)而能够控制。因此,在通过例如用于充分降低剥离之后的SOI晶片的表面粗糙度和表面损伤层的化学机械抛光(CMP)等使得SOI层的面内膜厚分布成为凹分布的情况下,能够使升温氧化在SOI晶片的膜厚分布的改进上适应。
另外,牺牲氧化处理中的热氧化,最好在规定温度进行,而且在向该规定温度的升温中、以及从上述规定温度的降温中的至少一方也进行。即、升温或降温氧化可以在过去作为牺牲氧化等的氧化处理而进行的规定温度(例如,800℃~1000℃)的氧化前后进行,还可以作为单独的处理而仅进行降温氧化或升温氧化。通过加入规定温度且规定时间的热氧化,能够将所形成的氧化膜的厚度增厚,且结合所需减厚加工余量能够调整温度、时间。
另外,升温/降温速度例如能够设定为0.1~10℃/min。
另外,关于在规定温度的热氧化与升温氧化、降温氧化的组合,虽然在上述说明中以(向规定温度的升温氧化)+(在规定温度的氧化)、或者(在规定温度的氧化)+(从规定温度的降温氧化)为中心作了记载,但并不限定于这些。例如能够在姑且将温度提高到比规定温度还高的温度之后进行(向规定温度的降温氧化)+(在规定温度的氧化),或者,还能够在进行完在规定温度的氧化之后,一边将温度向比规定温度还高的温度提高一边进行升温氧化(即、(在规定温度的氧化)+(从规定温度的升温氧化))。
实施例
以下举出本发明的实施例和比较例进一步详细说明本发明,但这些并不限定本发明。
(实施例1)
在实施例1中,在由直径为300mm且结晶方位为<100>的单晶硅构成的硅晶片(表面的结晶面正好为(100)且无角度偏离)上制作25nm的埋入式氧化膜之后,进行了氢离子注入。使用分批式离子注入器分两次进行离子注入,作为第一次离子注入在H+、30keV、2.6e16cm-2、注入角度为0度、缺口取向角度为0度的条件下进行了离子注入,作为第二次离子注入在H+、30keV、2.6e16cm-2、注入角度为0度、缺口取向角度为90度的条件下进行了离子注入。注入了氢离子之后与衬底晶片贴合,并通过在500℃进行30分钟的氮气氛下的热处理,在氢离子注入层进行了剥离。其后,如图3所示,在900℃的高热氧化处理之后降温时,至850℃为止进行了持续通过高热的氧化处理的降温氧化処理(热氧化(1))。热氧化之后的氧化膜厚为250nm。利用由经镜面研磨的单晶硅构成的PW(Polished Wafer,经镜面研磨的晶片)试样测定了氧化膜厚分布,其结果,通过降温氧化処理的面内的氧化膜厚范围(Range(Max-Min))为1.1nm,且为中央部较厚且外周较薄的同心圆的分布。其后,在Ar气氛下进行了平坦化热处理之后,进行了通过现有的一定温度950℃的氧化(热氧化(2))。氧化处理后的面内氧化膜厚范围(Range)为0.9nm。
就去除牺牲氧化膜之后的10nmSOI的膜厚分布而言,面内的SOI膜厚分布其范围(Range)为0.7nm,从而得到了优良的面内分布。
(实施例2)
与实施例1相同地进行了离子注入剥离之后,如图3所示,进行了通过现有的一定温度900℃的氧化(热氧化(1))。热氧化之后的氧化膜厚为250nm。同心圆分布被破坏,面内氧化膜厚范围(Range)为0.4nm。其后,在Ar气氛下进行了平坦化热处理之后,在950℃的高热氧化处理之后降温时,至900℃为止进行了持续通过高热的氧化处理的降温氧化処理(热氧化(2))。热氧化之后的氧化膜厚为440nm。利用PW(Polished Wafer,经镜面研磨的晶片)试样测定了氧化膜厚分布,其结果,通过降温氧化処理的面内氧化膜厚范围(Range(Max-Min))为1.4nm,且为中央部较厚且外周较薄的同心圆的分布。
就去除牺牲氧化膜之后的10nmSOI的膜厚分布而言,面内的SOI膜厚分布其范围(Range)为0.8nm,从而得到了优良的面内分布。
(实施例3)
除了使实施例1的热氧化(2)为与实施例2的热氧化(2)相同的降温氧化以外,以与实施例1相同的条件制作了SOI膜厚为10nm的薄膜SOI晶片。就10nmSOI的膜厚分布而言,范围(Range)为0.5nm,从而得到了极为优良的面内分布。
(比较例)
与实施例1相同地进行了离子注入剥离之后,如图3所示,进行了通过现有的一定温度900℃的氧化(热氧化(1))。热氧化之后的氧化膜厚为250nm。同心圆分布被破坏,面内氧化膜厚范围(Range)为0.4nm。其后,在Ar气氛下进行了平坦化热处理之后,进行了通过现有的一定温度950℃的氧化(热氧化(2)),结果,面内氧化膜厚范围(Range)为0.9nm。
就去除牺牲氧化膜之后的10nmSOI的膜厚分布而言,在比较例中范围(Range)为1.2nm。
表1表示上述实施例1、2、比较例的离子注入剥离条件、牺牲氧化处理条件、以及结果。而且,图4表示实施例1、2中的热氧化(热氧化(1)、热氧化(2))后的PW(Polished Wafer,经镜面研磨的晶片)试样的氧化膜厚分布。另外,在实施例1~3、比较例中,热氧化使用了具有晶片旋转机构的立式热处理炉。
表1
从表1可知,在进行了降温氧化的实施例1和实施例2中,就面内的SOI膜厚分布而言,范围(Range)小于作为目标的1nm,且在实施例3中,得到了更为优良的面内分布,与此相反,在比较例中得不到作为目标的1nm以下的范围(Range)。
另外,本发明并不限定于上述实施方式。上述实施方式是例示,具有实质上与本发明的权利要求书中所记载的技术思想相同的构成且带来相同的效果的技术无论怎样均包括在本发明的技术范围。

Claims (9)

1.一种SOI晶片的制造方法,具有通过对于SOI晶片实施牺牲氧化处理而对上述SOI晶片的SOI层进行减厚调整的工序,其中,上述牺牲氧化处理是对SOI层表面进行热氧化并去除所形成的热氧化膜的处理,上述SOI晶片的制造方法其特征在于,
通过使用分批式热处理炉在升温中、以及降温中的任一方或双方进行上述牺牲氧化处理中的热氧化,而在上述SOI层的表面形成大致同心圆形状的氧化膜厚分布。
2.根据权利要求1所述的SOI晶片的制造方法,其特征在于,
将上述牺牲氧化处理中的热氧化在规定温度进行,而且在向该规定温度的升温中、以及从上述规定温度的降温中的任一方或双方也进行。
3.根据权利要求1或2所述的SOI晶片的制造方法,其特征在于,
作为上述牺牲氧化处理中的热氧化,利用高热氧化处理或湿式氧化处理。
4.根据权利要求1至3中任一项所述的SOI晶片的制造方法,其特征在于,
通过从由单晶硅构成的键合晶片的表面注入氢离子、稀有气体离子的一种以上的气体离子而形成离子注入层,并将上述键合晶片的注入了离子的表面与衬底晶片的表面隔着绝缘膜贴合之后,在上述离子注入层剥离键合晶片而制造实施上述牺牲氧化处理的SOI晶片。
5.根据权利要求4所述的SOI晶片的制造方法,其特征在于,
使用具备旋转体和设置于该旋转体且配置基片的多个晶片保持件并对配置于该晶片保持件且公转的多个基片注入离子的分批式离子注入器来分多次进行上述离子注入,且每次注入离子之后使配置于上述晶片保持件的键合晶片仅自转规定的旋转角度,并在已自转的配置位置进行下一个离子注入。
6.根据权利要求5所述的SOI晶片的制造方法,其特征在于,
分两次进行上述离子注入,进行第一次离子注入之后使上述键合晶片自转90度或180度,并在已自转的配置位置进行第二次离子注入。
7.根据权利要求5所述的SOI晶片的制造方法,其特征在于,
分四次进行上述离子注入,第二次以后的离子注入在相对于第一次离子注入仅自转90、180、以及270度之一旋转角度的配置位置进行。
8.根据权利要求4至7中任一项所述的SOI晶片的制造方法,其特征在于,
将100nm以下的硅氧化膜作为上述绝缘膜。
9.根据权利要求5至8中任一项所述的SOI晶片的制造方法,其特征在于,
将上述键合晶片的表面的结晶面与上述离子注入方向之间的角度设定成垂直而进行上述每一次离子注入。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024621A (zh) * 2015-03-30 2016-10-12 苏泰克公司 用于制造具有均匀厚度的掩埋介电层的结构的工艺
CN106415784A (zh) * 2014-06-17 2017-02-15 信越半导体株式会社 绝缘体上硅晶圆的制造方法
CN106683980A (zh) * 2016-12-27 2017-05-17 上海新傲科技股份有限公司 带有载流子俘获中心的衬底的制备方法
CN108022840A (zh) * 2016-11-04 2018-05-11 Soitec公司 包括高电阻基板的半导体元件的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050208322A1 (en) * 1999-08-20 2005-09-22 S.O.I.Tec Silicon On Insulator Technologies S.A. Method for treating substrates for microelectronics and substrates obtained by said method
CN101427356A (zh) * 2004-05-13 2009-05-06 德克萨斯仪器股份有限公司 注入最优化方案
CN101681805A (zh) * 2007-05-22 2010-03-24 信越半导体股份有限公司 Soi芯片的制造方法
CN101730925A (zh) * 2007-05-29 2010-06-09 信越半导体股份有限公司 Soi晶片的硅氧化膜形成方法
CN101765901A (zh) * 2007-07-27 2010-06-30 信越半导体股份有限公司 贴合晶片的制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050208322A1 (en) * 1999-08-20 2005-09-22 S.O.I.Tec Silicon On Insulator Technologies S.A. Method for treating substrates for microelectronics and substrates obtained by said method
CN101427356A (zh) * 2004-05-13 2009-05-06 德克萨斯仪器股份有限公司 注入最优化方案
CN101681805A (zh) * 2007-05-22 2010-03-24 信越半导体股份有限公司 Soi芯片的制造方法
CN101730925A (zh) * 2007-05-29 2010-06-09 信越半导体股份有限公司 Soi晶片的硅氧化膜形成方法
CN101765901A (zh) * 2007-07-27 2010-06-30 信越半导体股份有限公司 贴合晶片的制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106415784A (zh) * 2014-06-17 2017-02-15 信越半导体株式会社 绝缘体上硅晶圆的制造方法
CN106415784B (zh) * 2014-06-17 2019-06-07 信越半导体株式会社 绝缘体上硅晶圆的制造方法
CN106024621A (zh) * 2015-03-30 2016-10-12 苏泰克公司 用于制造具有均匀厚度的掩埋介电层的结构的工艺
CN106024621B (zh) * 2015-03-30 2021-05-14 苏泰克公司 用于制造具有均匀厚度的掩埋介电层的结构的工艺
CN108022840A (zh) * 2016-11-04 2018-05-11 Soitec公司 包括高电阻基板的半导体元件的制造方法
CN106683980A (zh) * 2016-12-27 2017-05-17 上海新傲科技股份有限公司 带有载流子俘获中心的衬底的制备方法

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