CN106062924B - 贴合式晶圆的制造方法 - Google Patents

贴合式晶圆的制造方法 Download PDF

Info

Publication number
CN106062924B
CN106062924B CN201580011892.8A CN201580011892A CN106062924B CN 106062924 B CN106062924 B CN 106062924B CN 201580011892 A CN201580011892 A CN 201580011892A CN 106062924 B CN106062924 B CN 106062924B
Authority
CN
China
Prior art keywords
wafer
film
attaching type
type wafer
ion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580011892.8A
Other languages
English (en)
Other versions
CN106062924A (zh
Inventor
小林德弘
阿贺浩司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Publication of CN106062924A publication Critical patent/CN106062924A/zh
Application granted granted Critical
Publication of CN106062924B publication Critical patent/CN106062924B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185Joining of semiconductor bodies for junction formation
    • H01L21/187Joining of semiconductor bodies for junction formation by direct bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02043Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052Wet cleaning only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26533Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching

Abstract

本发明提供一种贴合式晶圆的制造方法,关于自贴合晶圆的表面以氢离子、惰性气体离子的至少一种气体离子进行离子注入而于晶圆内部形成离子注入层,将该贴合晶圆经离子注入的表面与基底晶圆的表面直接或是透过绝缘膜贴合后,借由以该离子注入层使贴合晶圆剥离,制造于该基底晶圆上具有薄膜的贴合式晶圆,而对于该贴合式晶圆,透过在含有氢气的氛围下进行RTA处理而将该薄膜表面平坦化,其中,于自该RTA处理的最高温降温而自热处理炉取出该贴合式晶圆之间,在该热处理炉内于该薄膜的表面形成保护膜,之后将形成有该保护膜的贴合式晶圆自该热处理炉取出,之后使用蚀刻该保护膜及该薄膜的洗净液以洗净。借此能够在RTA处理及进行其后的洗净后亦能良好维持薄膜的膜厚度的面内均匀性。

Description

贴合式晶圆的制造方法
技术领域
本发明是关于一种利用离子注入剥离法的贴合式晶圆的制造方法,特别是关于一种将经注入氢离子等的单晶硅晶圆予以与作为支持基板的基底晶圆于透过氧化膜贴合后进行剥离以制造SOI晶圆的方法。
背景技术
以SOI晶圆的制造方法而言,特别是使尖端集成电路的高性能化变为可能的薄膜SOI晶圆的制造方法,将经离子注入的晶圆于结合后剥离而制造SOI晶圆的方法(离子注入剥离法:亦称为Smart的技术)逐渐开始受到重视。
此离子注入法是于二片硅晶圆之中,于至少一方形成氧化膜的同时,自另一方的硅晶圆(贴合晶圆)的上表面注入氢离子或是惰性气体离子等气体离子,而于贴合晶圆内部形成微小气泡层(封入层)后,将经注入该离子的面透过氧化膜与另一方的硅晶圆(基底晶圆)密着,之后施加热处理(剥离热处理)将微小气泡层作为劈开面(剥离面)而将贴合晶圆剥离为薄膜状,进一步施加热处理(结合热处理)使其稳固地结合而成为SOI晶圆的技术(参照专利文献1)。于此阶段,劈开面将成为SOI层的表面,较容易得到SOI层较薄且膜厚度均匀性亦高的SOI晶圆。另外,非得到SOI晶圆而是得到直接接合的贴合式晶圆时,使贴合晶圆及基底晶圆于表面皆不形成氧化膜而直接密着而贴合。
但是,剥离后的SOI晶圆表面存在有离子注入所导致的损伤层,又表面的粗糙程度与一般的硅晶圆的镜面相比变得较大。因此,于离子注入剥离法必须去除如此的损伤层及表面的粗糙。
已知为了除去此损伤层等,于结合热处理后的最终步骤中,进行有被称为接触式抛光的研磨量极低的镜面研磨(加工量:约100nm)。但是,当于SOI层进行含有机械加工要素的研磨,由于研磨的加工量不均等,会产生由于氢离子等的注入、剥离所导致的SOI层的膜厚度均匀性恶化的问题。
以解决如此问题点的方法而言,有以进行高温热处理以改善表面的粗糙的平坦化处理以取代接触式抛光。
例如于专利文献2中,提出有于剥离热处理(或是结合热处理后),不将SOI层的表面进行研磨,而是施以于包含氢气的还原性氛围下的热处理(急速加热、急速冷却热处理(Rapid Thermal Annealling,RTA处理))的方法。进一步而言,专利文献3中,记载有于剥离热处理后(或是结合热处理后),透过于氧化性氛围下的热处理于SOI层形成氧化膜后除去该氧化膜(牺牲氧化处理),接着进行复数次于还原性氛围下的RTA处理的方法。
又以一般的离子注入剥离法制造SOI晶圆时,于进行前述的RTA处理等将剥离面平坦化的热处理后,进行有牺牲氧化处理或研磨等将SOI层的膜厚度调整为目的的膜厚度的处理(专利文献4至6)。
将SOI晶圆投入如此的膜厚度调整处理之前,进行有洗净SOI晶圆的步骤,洗净步骤中,一般例如像SC1(NH4OH及H2O2的混合水溶液)一般,浸渍于具有将SOI层的表面微量蚀刻作用的洗净液以进行洗净。
〔现有技术文献〕
专利文献1:日本特开平5-211128号公报
专利文献2:日本特开平11-307472号公报
专利文献3:日本特开2000-124092号公报
专利文献4:日本特开2009-032972号公报
专利文献5:日本特开2012-222294号公报
专利文献6:日本特开2013-143407号公报
发明内容
[发明所欲解决的问题]
另一方面,伴随近年来携带型终端机的普及,半导体装置的低耗电化、缩小化、高性能化开始变的必要,作为设计规范在22纳米世代之后的有力候补,进行有使用SOI晶圆的完全空乏型装置的开发。此完全空乏型装置中,SOI层的膜厚度变为非常薄的约10nm的同时,由于SOI层的膜厚度分布会影响装置的阈值电压,以SOI层的内膜厚度分布而言,要求面内的膜厚度范围在1nm以下(Range(Max-Min)≦1nm)的均匀性。
但是,于制造如此膜厚度范围较小的SOI晶圆时,难以良好维持平坦化、膜厚度调整后的SOI层的面内及晶圆间的膜厚度均匀性。这是由于虽然在如前述将贴合晶圆剥离的阶段SO层的膜厚度均匀性良好,但在用以改善剥离后的SOI层表面的表面粗糙而进行的平坦化热处理后所进行的洗净步骤中,SOI层的膜厚度均匀性将会恶化。
特别是将SC1作为洗净液使用时,因SOI层由于蚀刻而厚度将确实地减少,因此依据洗净条件SOI层的面内膜厚度均匀性容易恶化。又当与透过热处理而SOI层表面为活性的状态下自热处理炉取出的RTA处理等平坦化热处理相组合时,特别存在有SOI层的面内膜厚度均匀性容易恶化的问题。
如此的SOI层的面内膜厚度的均匀性的恶化,于制造如前述的膜厚度范围在1nm以下的SOI晶圆时,将成为特别严重的问题。
本发明为解决前述问题,目的在于提供一种贴合式晶圆的制造方法,能够于RTA处理及其后的洗净处理后皆可良好维持薄膜的面内膜厚度均匀性。
[解决问题的技术手段]
本发明提供一种贴合式晶圆的制造方法,自贴合晶圆的表面以氢离子、惰性气体离子的至少一种气体离子进行离子注入而于晶圆内部形成离子注入层,将该贴合晶圆经离子注入的表面与基底晶圆的表面直接或是透过绝缘膜贴合后,借由以该离子注入层使贴合晶圆剥离而制造于该基底晶圆上制造具有薄膜的贴合式晶圆,对于该贴合式晶圆,透过在含有氢气的氛围下进行RTA处理而将该薄膜表面平坦化,其中,于自该RTA处理的最高温降温而自热处理炉取出该贴合式晶圆之间,在该热处理炉内于该薄膜的表面形成保护膜,之后将形成有该保护膜的贴合式晶圆自该热处理炉取出,之后使用蚀刻该保护膜及该薄膜的洗净液以洗净。
依照如此的贴合式晶圆的制造方法,能够制造借由于以RTA处理而平坦化的薄膜表面面内均匀地形成保护膜,在进行RTA处理及其后的洗净后亦能良好维持薄膜的面内膜厚度均匀性的贴合式晶圆。
又于此时,该保护膜的形成,以于自RTA处理的最高温度降温中,将该热处理炉内的将含有氢气体的氛围切换为氧化性氛围,氮化性氛围及氧氮化性氛围的其中一种,借由将该贴合式晶圆暴露于该氧化性氛围、氮化性氛围及氧氮化性氛围的其中一种,而于该薄膜的表面形成氧化膜、氮化膜及氧氮化膜的其中一种为佳。借此能够简单的在薄膜表面形成保护膜。
又于此时,亦可使用NH4OH与H2O2的混合水溶液(SC1)作为洗净液。依照本发明,即使使用一般所使用的具有蚀刻性的SC1以洗净时,亦能良好的维持洗净后的薄膜的面内膜厚度均匀性。
又于此时,以该保护膜的厚度为0.7至0.3nm为佳。依照如此厚度,能够充分得到保护膜的效果,亦不会使RTA处理的生产性大幅降低。
[对照现有技术的功效]
如同前述,依照本发明的贴合式晶圆的制造方法,能够简单的于由RTA处理而平坦化的薄膜表面形成保护膜,透过于薄膜表面面内均一形成的此保护膜,能够在RTA处理后以具蚀刻性的SC1进行洗净时,亦能良好的维持洗净后的薄膜的面内厚度均匀性的贴合式晶圆。
附图简要说明
图1是显示本发明的贴合式晶圆的制造方法的流程图。
图2是显示实施例的RTA处理中RTA温度配置文件的示意图。
图3是显示比较例的RTA处理中RTA温度配置文件的示意图。
图4是显示实施例及比较例中,测量RTA处理后当下的SOI层上的氧化膜的膜厚度时的测量方向的示意图。
图5是显示实施例及比较例中,比较RTA处理后当下的SOI层上的氧化膜的膜厚度的测量结果的示意图。
具体实施方式
本申请的发明人研究前述问题点时,虽然在以电阻加热式批次炉进行平坦化热处理时,于其后所进行的包含SC1洗净的洗净步骤中,SOI层的面内膜厚度均匀性虽然几乎没有恶化的倾向,但若进行以平坦化效果较高的含有H2氛围的高温RTA处理,则于其后进行的包含SC1洗净的洗净步骤中,则发现有SOI层的面内膜厚度均匀性恶化的倾向。又测量RTA处理后当下的SOI层的膜厚度时,SOI层的面内膜厚度分布与进行包含SC1洗净的洗净后相比,显示出均匀的分布。自此,可以判断SOI层的膜厚度均匀性恶化的原因为RTA处理,而包含SO1的洗净则会放大要素。
又使用同样装置进行RTA处理时,于RTA处理及洗净后SOI层的膜厚度变薄的程度总是在特定的区域,另一方面,可得知不同装置间SOI层的膜厚度变薄的领域相异,并有于晶圆中心部SOI层变薄的装置,及晶圆的周缘部SOI层变薄的装置等。进一步研究,自RTA处理后取出晶圆的晶圆传载机械的晶圆接触部在晶圆中央则晶圆中央的SOI层变薄,晶圆接触部在晶圆边缘部则晶圆边缘部的SOI层变薄,可得知晶圆传载机械的晶圆接触部的位置SOI将变薄。
此原因可如以下判断。由于RTA处理后的高温的晶圆接触低温的晶圆传载机械而使该部分低温化,于该低温化的部分成长的氧化膜(自然氧化膜)较其他区域为薄。由于之后于包含SC1的洗净中氧化膜较薄的部分比起其他区域在较短的时间内被蚀刻,以结果而言,于氧化膜较薄的部分基层的Si(SOI层)受到较多蚀刻,而SOI层变薄。
自以上所述,本申请发明人构想到透过抑制RTA处理后所形成的膜厚度不均匀的自然氧化膜的形成,而能够良好的维持洗净后的薄膜(SOI层)的面内膜厚度均匀性,具体而言,发现RTA处理的退火结束后,清除H2再使保护膜(氧化膜、氮化膜及氮氧化膜等)强制于薄膜上成长,使之后取出时即使接触晶圆传载机械而发生温度降低,亦能透过保护膜抑制厚度不均匀的自然氧化膜的形成,因此能够良好的维持洗净后的薄膜的面内膜厚度均匀性,而完成本发明。
即本发明是一种贴合式晶圆的制造方法,是关于自贴合晶圆的表面以氢离子、惰性气体离子的至少一种气体离子进行离子注入而于晶圆内部形成离子注入层,将该贴合晶圆经离子注入的表面与基底晶圆的表面直接或是透过绝缘膜贴合后,借由以该离子注入层使贴合晶圆剥离,制造于该基底晶圆上具有薄膜的贴合式晶圆,而对于该贴合式晶圆,透过在含有氢气的氛围下进行RTA处理而将该薄膜表面平坦化的贴合式晶圆制造方法中,该RTA处理的最高温降温而自热处理炉取出该贴合式晶圆之间,在该热处理炉内于该薄膜的表面形成保护膜,之后将形成有该保护膜的贴合式晶圆自该热处理炉取出,之后使用蚀刻该保护膜及该薄膜的洗净液以洗净。
以下详细说明关于本发明,但本发明并非限定于此。
图1是显示本发明的贴合式晶圆的制造方法的一例的流程图。以下随着图1的流程图说明本发明的贴合式晶圆的制造方法。本发明的贴合式晶圆制造方法中,首先准备贴合晶圆及基底晶圆,于贴合晶圆形成离子注入层(图1步骤(a))。
以贴合晶圆及基底晶圆而言,虽无特别限定,但能够适当使用例如经镜面研磨的单晶硅晶圆。又以贴合晶圆及基底晶圆而言,亦可使用由热氧化而于晶圆表面形成有氧化膜(绝缘膜)。
贴合晶圆中离子注入层的形成,自贴合晶圆的表面离子注入氢离子、惰性气体离子的至少一种的气体离子而于晶圆内部形成离子注入层即可,以已知的方法进行即可。
接着,将形成离子注入层的贴合晶圆与基底晶圆贴合(图1步骤(b))。贴合时,贴合晶圆经离子注入的表面与基底晶圆的表面直接,或是如上所述使用于贴合晶圆或基底晶圆形成有绝缘膜之物时,夹着绝缘膜而贴合。
接着,以离子注入层将贴合晶圆剥离(图1步骤(c))。此贴合晶圆的剥离,虽无特别限定,但能够透过例如Ar等低活性气体氛围下的热处理(剥离热处理)以进行。另外,透过于贴合面预先施加电浆处理而贴合,提高室温下密着的晶圆的结合强度,亦能不进行剥离处理(或是仅进行不发生剥离的程度的低温热处理),而机械性地剥离。如此以离子注入层使贴合晶圆剥离,以得到基底晶圆上具有薄膜的贴合式晶圆。
接着对所得的贴合式晶圆进行RTA处理(图1步骤(d))。此步骤中,透过于含有氢气的氛围下进行RTA处理,将薄膜的表面平坦化。另外,RTA处理之前,亦能够进行用以将贴合式晶圆的结合强度提高的结合热处理(例如,900至1,000℃、30分钟至2小时、氧化氛围),或去除形成于表面的热氧化膜的处理。含有氢气的氛围,使用100%的H2气体氛围,或H2及Ar的混合气体氛围即可。又RTA处理以最高温度为1,100℃以上,处理时间(最高温度的维持时间)为1至30秒程度为佳。
此处,本发明的贴合式晶圆的制造方法中,于自RTA处理的最高温度降温而至自热处理炉取出贴合式晶圆之间,于热处理炉内于薄膜的表面形成保护膜(图1步骤(e))。
此时,保护膜的形成,以于自RTA处理的最高温度降温中,将热处理炉内的含有氢气的氛围切换为氧化性氛围、氮化性氛围及氧氮化性氛围的任一种,透过将贴合性晶圆暴露于氧化性氛围、氮化性氛围及氧氮化性氛围的任一种,于薄膜的表面形成氧化膜、氮化膜及氧氮化膜的任一种为佳。依此,能够简单于薄膜表面形成保护膜。
又保护膜的形成,虽然只要在RTA处理未达最高温时进行便无特别限定,例如能够以300℃至900℃下5至30秒,将贴合式晶圆暴露于前述的氧化性氛围、氮化性氛围及氧氮化性氛围等以进行,以调整至期望的膜厚度即可。
又形成的膜厚度虽无特别限定,但以0.7至3nm的范围为佳。借由使厚度为0.7nm以上,以充分的得到保护膜的效果。又厚度若在3nm以下,则由于形成保护膜所需时间不会太长,因此即使是在单芯片处理的RTA处理亦不会使生产性大幅低落。
借由于以RTA处理而平坦化的薄膜的表面面内均匀地形成如此的保护膜,能够抑制膜厚度不均匀的自然氧化膜的形成,以结果而言由于能够抑制后述的RTA处理后的SC1等的洗净中面内蚀刻量的分散,因此洗净后亦能良好的维持薄膜的面内膜厚度均匀性。
接着,如前述而形成保护膜后,将形成有保护膜的贴合式晶圆自热处理炉中取出(图1步骤(f))。
之后,使用能够蚀刻保护膜及薄膜的洗净液洗净贴合式晶圆(图1步骤(g))。此时,作为洗净液,亦可使用NH4OH及H2O2的混合水溶液(SC1)。依照本发明,使用SC1以进行洗净时,亦能够良好的维持洗净后的薄膜的面内膜厚度均匀性。当然,作为洗净液并不限定于此,使用NaOH、KOH等,或与非蚀刻性的洗净液(例如SC2(HCI及H2O2的混合水溶液))的洗净组合以进行洗净。
又进行前述洗净后,亦能够应需求使用批次炉(电阻加热式热处理炉)的牺牲氧化处理,或非氧化氛围下的热处理(例如高温Ar退火处理)等,并不特别限定于此些,亦可进行已知的方法。又之后亦可进行由牺牲氧化处理等已进行的膜厚度调正,此亦无特别限定,以已知的方法进行即可。
如同前述,依照本发明的贴合式晶圆的制造方法,能够简单的于以RTA处理而平坦化的薄膜表面形成保护膜,透过于薄膜表面面内均匀地形成的此保护膜,即使是在RTA处理后进行使用SC1洗净的状况下,亦能制造洗净后的薄膜的面内膜厚度均匀性良好维持的贴合式晶圆。
以下,虽使用实施例及比较例具体说明本发明,但本发明并不限定于此些。
(实施例)
准备自直径300mm的单晶硅切下的贴合晶圆,进行氧化膜的成长以使此晶圆于950℃下为膜厚度150nm,之后将氢离子以40keV、6.0×1016/cm2的条件注入。接着。接着,准备自直径300mm的单晶硅切下的基底晶圆,进行与贴合晶圆的贴合。之后,将经贴合的晶圆进行500℃/30分钟的剥离热处理,制造贴合式SOI晶圆,测量剥离后当下的SOI晶圆的SOI层的平均膜厚度及膜厚度范围。
接着对制成的SOI晶圆,基于图2的RTA温度配置文件进行RTA处理(第一次平坦化热处理)。RTA处理中,首先以H2氛围进行1,100℃/30秒的退火处理。以最高温度维持预定时间的退火结束后,以Ar气体进行清除以自腔室内去除H2气体的同时进行降温,进一步于600℃切换为O2气体(氧化性氛围)而进行600℃/10秒的氧化,于SOI层的表面形成作为保护膜的氧化膜。之后,以晶圆传载机械自热处理炉取出SOI晶圆,对RTA处理后当下的SOI晶圆,测量SOI层上的氧化膜的膜厚度。
接着,对自热处理炉取出的SOI晶圆,使用SC1进行洗净,接着进行牺牲氧化处理、1,200℃/60分钟的高温Ar退火处理(第二次平坦化热处理)及用以调整SOI层的膜厚度的牺牲氧化处理,得到平坦化、膜厚度调整后的SOI晶圆。测量所得的平坦化、膜厚度调整后的SOI晶圆的SOI层的平均膜厚度及膜厚度范围。
实施例中前述各处理的条件显示于表1。
【表1】
(比较例)
对于进行到剥离热处理为止与实施例同样的操作而制成的SOI晶圆,基于图3的RTA温度设置档案,进行RTA处理(第一次的平坦化热处理)。另外,此RTA处理中,退火后以Ar气体进行清除后,不切换为氧化性氛围,不进行作为保护膜的氧化膜的形成。RTA处理后,以晶圆传载机械自热处理炉取出SOI晶圆,与实施例同样对RTA处理后当下的SOI晶圆,测量SOI层上的氧化膜的膜厚度。之后以SC1的洗净、及平坦化、膜厚度调整处理亦与实施例相同地进行,得到平坦化、膜厚度调整后的SOI晶圆。测量所得到的平坦化、膜厚度调整后的SOI晶圆的SOI层的平均膜厚度及膜厚度范围。
另外,于实施例及比较例中,测量RTA处理后当下的SOI晶圆的SOI层上的氧化膜厚度时,以图4的箭头方向测量。测量结果的比较图显示于图5。
实施例及比较例所用的晶圆传载机械虽为夹住晶圆中心部的方式,但如图5所示,形成作为保护膜的氧化膜的实施例中,RTA处理后当下的SOI层上的氧化膜厚度于面内为均匀。另一方面,未形成保护膜的比较例中,RTA处理后当下的SOI层上的氧化膜(自然氧化膜)显示有于晶圆中心变得较薄的倾向。
又实施例及比较例中,剥离后的SOI晶圆及平坦化、膜厚度调整后当下的SOI晶圆的SOI层的平均膜厚度及膜厚度范围的测量结果显示于表2。
【表2】
如表2所示,形成有保护膜的实施例中,于平坦化、膜厚度调整后SOI层的膜厚度范围亦维持与剥离后当下同样良好的值。另一方面,未形成有保护膜的比较例中,SOI层的膜厚度范围在晶圆中心部较薄,面内膜厚度均匀性恶化。
自以上可得知,依照本发明的贴合式晶圆的制造方法,能够于以RTA处理而平坦化的薄膜表面简单的形成保护膜,透过于薄膜表面面内均匀地形成的此保护膜,即使在RTA处理后使用SC1进行洗净的情况,亦能够良好的维持洗净后的薄膜的面内膜厚度均匀性。
另外,本发明并不为前述实施例所限制。前述实施例为例示,具有与本发明的申请专利范围所记载的技术思想为实质相同的构成,且达成同样作用效果者,皆包含于本发明的技术范围。

Claims (5)

1.一种贴合式晶圆的制造方法,自贴合晶圆的表面以氢离子、惰性气体离子的至少一种气体离子进行离子注入而于晶圆内部形成离子注入层,将该贴合晶圆经离子注入的表面与基底晶圆的表面直接或是透过绝缘膜贴合后,借由以该离子注入层使贴合晶圆剥离而制造于该基底晶圆上制造具有薄膜的贴合式晶圆,对于该贴合式晶圆,透过在含有氢气的氛围下进行为单片处理的RTA处理而将该薄膜表面平坦化,其中,
于自该RTA处理的自最高温至经降温而自热处理炉取出该贴合式晶圆之间,在该热处理炉内于该薄膜的表面形成保护膜,之后将形成有该保护膜的贴合式晶圆自该热处理炉取出,之后使用蚀刻该保护膜及该薄膜的洗净液以洗净。
2.如权利要求1所述的贴合式晶圆的制造方法,其中该保护膜的形成,于自RTA处理的最高温度降温中,将该热处理炉内的将含有氢气体的氛围切换为氧化性氛围,氮化性氛围及氧氮化性氛围的其中一种,借由将该贴合式晶圆暴露于该氧化性氛围、氮化性氛围及氧氮化性氛围的其中一种,而于该薄膜的表面形成氧化膜、氮化膜及氧氮化膜的其中一种。
3.如权利要求1所述的贴合式晶圆的制造方法,其中使用NH4OH与H2O2的混合水溶液作为洗净液。
4.如权利要求2所述的贴合式晶圆的制造方法,其中使用NH4OH与H2O2的混合水溶液作为洗净液。
5.如权利要求1至4中任一项所述的贴合式晶圆的制造方法,其中该保护膜的厚度为0.7至0.3nm。
CN201580011892.8A 2014-03-18 2015-02-12 贴合式晶圆的制造方法 Active CN106062924B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014-054427 2014-03-18
JP2014054427A JP6036732B2 (ja) 2014-03-18 2014-03-18 貼り合わせウェーハの製造方法
PCT/JP2015/000635 WO2015141121A1 (ja) 2014-03-18 2015-02-12 貼り合わせウェーハの製造方法

Publications (2)

Publication Number Publication Date
CN106062924A CN106062924A (zh) 2016-10-26
CN106062924B true CN106062924B (zh) 2019-02-15

Family

ID=54144113

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580011892.8A Active CN106062924B (zh) 2014-03-18 2015-02-12 贴合式晶圆的制造方法

Country Status (8)

Country Link
US (1) US9773694B2 (zh)
EP (1) EP3104395B1 (zh)
JP (1) JP6036732B2 (zh)
KR (1) KR102361311B1 (zh)
CN (1) CN106062924B (zh)
SG (1) SG11201607286TA (zh)
TW (1) TWI604502B (zh)
WO (1) WO2015141121A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3051968B1 (fr) 2016-05-25 2018-06-01 Soitec Procede de fabrication d'un substrat semi-conducteur a haute resistivite
US20180019169A1 (en) * 2016-07-12 2018-01-18 QMAT, Inc. Backing substrate stabilizing donor substrate for implant or reclamation
JP6531743B2 (ja) * 2016-09-27 2019-06-19 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
JP6686962B2 (ja) * 2017-04-25 2020-04-22 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6760245B2 (ja) * 2017-11-06 2020-09-23 信越半導体株式会社 薄膜soi層を有するsoiウェーハの製造方法
JP7088125B2 (ja) * 2019-05-14 2022-06-21 信越半導体株式会社 被覆物の厚さ測定方法及び研削方法
JP7251419B2 (ja) * 2019-09-11 2023-04-04 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
JP2021166267A (ja) * 2020-04-08 2021-10-14 信越半導体株式会社 貼り合わせsoiウェーハの製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH11307472A (ja) * 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 水素イオン剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
US6884696B2 (en) * 2001-07-17 2005-04-26 Shin-Etsu Handotai Co., Ltd. Method for producing bonding wafer
JP4509488B2 (ja) * 2003-04-02 2010-07-21 株式会社Sumco 貼り合わせ基板の製造方法
CN100437912C (zh) * 2003-08-25 2008-11-26 松下电器产业株式会社 杂质导入层的形成方法和器件的制造方法
WO2005024925A1 (ja) * 2003-09-05 2005-03-17 Sumco Corporation Soiウェーハの作製方法
EP1710836A4 (en) * 2004-01-30 2010-08-18 Sumco Corp METHOD FOR PRODUCING AN SOI WATER
KR101440930B1 (ko) * 2007-04-20 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi 기판의 제작방법
JP5245380B2 (ja) 2007-06-21 2013-07-24 信越半導体株式会社 Soiウェーハの製造方法
JP5135935B2 (ja) 2007-07-27 2013-02-06 信越半導体株式会社 貼り合わせウエーハの製造方法
FR2944645B1 (fr) * 2009-04-21 2011-09-16 Soitec Silicon On Insulator Procede d'amincissement d'un substrat silicium sur isolant
FR2957716B1 (fr) * 2010-03-18 2012-10-05 Soitec Silicon On Insulator Procede de finition d'un substrat de type semi-conducteur sur isolant
JP5703920B2 (ja) 2011-04-13 2015-04-22 信越半導体株式会社 貼り合わせウェーハの製造方法
JP5927894B2 (ja) * 2011-12-15 2016-06-01 信越半導体株式会社 Soiウェーハの製造方法
JP2013143407A (ja) 2012-01-06 2013-07-22 Shin Etsu Handotai Co Ltd 貼り合わせsoiウェーハの製造方法
JP5991284B2 (ja) * 2013-08-23 2016-09-14 信越半導体株式会社 シリコンウェーハの熱処理方法

Also Published As

Publication number Publication date
EP3104395A4 (en) 2017-10-04
CN106062924A (zh) 2016-10-26
JP2015177150A (ja) 2015-10-05
TWI604502B (zh) 2017-11-01
EP3104395A1 (en) 2016-12-14
WO2015141121A1 (ja) 2015-09-24
US9773694B2 (en) 2017-09-26
TW201546875A (zh) 2015-12-16
KR20160134661A (ko) 2016-11-23
SG11201607286TA (en) 2016-10-28
JP6036732B2 (ja) 2016-11-30
EP3104395B1 (en) 2020-09-09
US20160365273A1 (en) 2016-12-15
KR102361311B1 (ko) 2022-02-10

Similar Documents

Publication Publication Date Title
CN106062924B (zh) 贴合式晶圆的制造方法
CN100419960C (zh) Soi晶片的制造方法
JP4828230B2 (ja) Soiウェーハの製造方法
CN107112204B (zh) 贴合式soi晶圆的制造方法
KR101873203B1 (ko) Soi 웨이퍼의 제조방법
CN106062923B (zh) 贴合式soi晶圆的制造方法
KR101066315B1 (ko) 접합 웨이퍼의 제조 방법
TW200822199A (en) Method for producing bonded wafer
EP3308391B1 (en) Process for the manufacture of a semiconductor element comprising a layer for trapping charges
US10600677B2 (en) Method for manufacturing bonded SOI wafer
JP2016201454A (ja) Soiウェーハの製造方法
CN108701593A (zh) 半导体晶圆的热处理方法
TWI549192B (zh) Method of manufacturing wafers
JP2004055750A (ja) Soiウェーハの製造方法
JP5766901B2 (ja) 貼り合わせウェーハの製造方法
CN110785830B (zh) Soi晶圆的制造方法
CN110739208A (zh) 一种soi晶圆片的制备方法
JP2006013179A (ja) Soiウェーハの製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant