JP4465760B2 - 縦型半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電力変換装置などに用いられる縦型の電力用半導体装置、特にその製造方法に関する。
【０００２】
【従来の技術】
大電流をコントロールする電力用半導体装置は、半導体基板の利用率を高めるため、半導体基板の両主面に電極を設け、半導体基板の厚さ方向に電流を流すタイプのいわゆる縦型の半導体装置とされることが多い。そして、近年、６００〜１２００V 耐圧の絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）などの金属−酸化膜−半導体（ＭＯＳ）からなる制御電極構造（ゲート構造とも称する）を有する電力用半導体装置では、動作時のエネルギー損失の低減、ウェハコストの削減のため、エピタキシャル基板よりも安価なフローティングゾーン（以下ＦＺと記す）基板を用い、更に半導体基板の厚さを薄くする技術が発展してきている。
【０００３】
ウェハプロセスの始めから半導体基板の厚さを薄く、例えば１５０μm 以下にすると、ウェハプロセス中に破損し易い。そのような事態を避けるため、通常、ある程度厚いウェハを用いてＭＯＳゲート構造、およびその側の主電極をすべて形成した後、ウェハプロセスの最後段で半導体基板の他方の主面を機械的に研磨し、時には化学的エッチングを加えて、所望の厚さに加工した後、裏面側の電極を形成する方法が採られている。
【０００４】
ノンパンチスルー（以下ＮＰＴと記す）型ＩＧＢＴを例にとり、その一般的な製造方法を以下に説明する。
図３（ａ）、（ｂ）は従来のＩＧＢＴの製造方法による工程順の断面図である。
図３（ａ）は、半導体基板の一方の主面（エミッタ側、以下表面側と呼ぶ）にＭＯＳゲート構造を形成した後、チャネル形成領域１３およびエミッタ領域１４を形成し、エミッタ電極となる金属薄膜３を堆積した状態のＩＧＢＴの断面図である。
【０００５】
半導体基板１に形成されるＭＯＳゲート構造は、ゲート酸化膜５、導電性多結晶シリコン膜からなるゲート電極層６、ゲート電極層６とエミッタ電極となる金属薄膜３とを電気的に絶縁する燐シリケートガラス（以下ＰＳＧと記す）などの層間絶縁膜２とからなる。このうち、ゲート酸化膜５は、厚さが通常数十nmで、１μm 程度のゲート電極層６、層間絶縁膜２に比べて十分薄いため、ＭＯＳ構造部と半導体基板表面との段差は、多結晶シリコン膜６と層間絶縁膜２との厚さの合計にほぼ等しくなる。金属薄膜３は、例えばシリコンを微量含んだアルミニウムをスパッタして形成する。厚さは３〜５μm である。また、図のようにＭＯＳゲート構造上にも延長されることが多い。そうすると、ＭＯＳゲート構造と半導体基板表面との段差がそのまま、金属薄膜３表面の凹凸として残る。
【０００６】
この後、半導体基板１の他の主面側（コレクタ側、以下裏面側と呼ぶ）を機械的に研磨する。この状態で裏面を研磨すると、ＭＯＳゲート構造のある部分は、無い部分に比べ砥石に強く押しつけられることにより、研磨速度に差ができ、結果として表面の構造をいくらか反映して、裏面に段差が転写される〔同図（ｂ）〕。７は裏面研磨後の半導体基板である。この際、ＭＯＳゲート構造を含む表面側には保護シール４などを貼ることもある。更に研磨によるダメージ層除去のため、裏面を機械的に研磨した後に化学的にエッチングすることもあるが、裏面に転写された段差は残る。
この後、裏面にアクセプタ型不純物のイオン注入、活性化をおこない、蒸着等により、コレクタ電極を形成する。
【０００７】
【発明が解決しようとする課題】
前述のように、ＭＯＳ制御型デバイスでは、所望の厚さに加工する際、ＭＯＳゲート構造を作った後に半導体基板の裏面を機械的に研磨する。その際、表面の構造により応力のかかりかたが部分的に異なるため、研磨速度にむらができ、裏面に段差が転写される。
【０００８】
研磨後のウェハ厚さが薄くなるほど、その影響は大きくなり、その結果、作製したデバイスの電気的特性がばらついたり、研磨中にウェハ割れや、欠けが起きたりなどの不具合を生じることがある。
この問題に鑑み本発明の目的は、半導体素基板の厚さが薄く、均一で、デバイスの電気的特性がばらついたりせず、またウェハ割れや、欠けを生じない半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記の課題解決のため本発明は、半導体基板の第一の主面に第一の電極と制御電極構造とを、第二の主面に第二の電極を有する縦型半導体装置の製造方法において、制御電極と第一の電極を形成した後、一旦第一の主面側の表面を平坦化し、次に半導体基板の第二の主面側を機械的または化学的に研磨して所望の基板厚さにし、第二の電極を形成するものとする。
【００１０】
そのようにすれば、先に平滑な半導体基板の第二の主面を基準として、第一の主面側が平坦化され、次にその平坦化された第一の主面側を基準として、第二の主面側が平坦化されるので、第二の主面側に凹凸が残ることは無く、平滑になる。
特に、第一の主面に、制御電極構造と第一主面の半導体基板表面との段差に比べ十分厚い、第一の主電極となる金属薄膜を形成した後に、その金属薄膜の表面を機械的または化学的に研磨して平坦化し、その後に第二主面側を研磨すれば、第一の主電極となる金属薄膜を厚くすることと、その表面層を研磨する工程が増えるだけなので、容易に実行できる。
【００１１】
第一の主電極となる金属薄膜を形成した後に、制御電極構造と第一主面の半導体基板表面との段差に比べ十分厚い被覆膜を第一主面上に形成し、その被覆膜の表面を機械的または化学的に研磨して平坦化し、その後に第二主面側を研磨することもできる。
そのようにしても、一旦第一の主面側を平坦化した後、その面を基準として第二の主面を研磨するので、第二の主面に凹凸が残ることは無い。
【００１２】
表層膜としては、フォトレジストを用いることができる。
フォトレジストは、半導体プロセスで頻繁に用いられる材料であり、取扱に慣れた材料であり、かつ適当な硬さを有している。
更に、半導体基板の第二の主面側を機械的または化学的に研磨し、その表面層に不純物を導入した後、第二の電極を形成するものとする。
【００１３】
半導体基板の第二の主面側を研磨して所定の厚さにした後、第二の主面側の電極形成に適する不純物を導入すれば、安定した接触が得られる。
【００１４】
そのような半導体装置は、第二の主面に第一の主面側の影響を受けた凹凸が無いため、研磨時のウェハ割れや、欠けが少なく、また作製したデバイスの電気的特性がばらつきが少なくなる。
【００１５】
更に、半導体基板の厚さを１５０μm 以下とすると、僅かな凹凸の影響を受けやすく、割れやすいが、そのような薄い基板の製造方法としても割れ難くなる。
【００１６】
【発明の実施の形態】
以下に図面を参照しながら本発明の実施の形態を説明する。
〔実施例１〕
図１（ａ）〜（ｃ）は本発明の製造方法による工程順の断面図である。
図１（ａ）は、半導体基板の一方の主面（エミッタ側、以下表面側と呼ぶ）にＭＯＳゲート構造を形成し、金属薄膜３を堆積した後のＩＧＢＴの断面図である。例えば１２００V クラスのＩＧＢＴの場合、半導体基板の厚さは２５０μm である。
【００１７】
半導体基板１に不純物を導入し接合構造を形成した後、ゲート酸化膜５、導電性多結晶シリコン膜からなるゲート電極層６、ＰＳＧの層間絶縁膜２とからなるＭＯＳゲート構造を設け、その上にエミッタ電極となる金属薄膜８を成膜する。
例えば、ゲート酸化膜５は厚さ８０nmであり、ゲート電極層６、層間絶縁膜２はいずれも厚さ約1 μm である。このようにゲート酸化膜５は、ゲート電極層６、層間絶縁膜２に比べて十分薄いため、ＭＯＳ構造部と半導体基板表面との段差は、多結晶シリコン膜６と層間絶縁膜２との厚さの合計にほぼ等しい。金属薄膜８の厚さは最初１０μm とする。
【００１８】
図３の従来の方法と異なる点は、金属薄膜８を、ＭＯＳ構造部の段差に比べて十分厚く堆積していることである。
次に、厚く堆積した金属薄膜８を、約０．０５μm のダイヤモンド、またはアルミナ粒子を含む研磨剤を用いて約４μm 研磨し、表面を平坦化する〔図１（ｂ）〕。９は表面を平坦化した金属薄膜である。こうしてＭＯＳ構造部を含む表面側を平坦化することができる。初期の金属薄膜８の厚さが、ＭＯＳ構造部の段差以下であると、当然のことながら完全な平坦化ができない。削り代が大きい程工程上簡便であるため、金属薄膜８の厚さはＭＯＳ構造部の段差の二倍以上であることが望ましい。
【００１９】
更に、機械的研磨により半導体基板１の裏面を研磨し、厚さ１５０μm にする〔図１（ｃ）〕。このとき、基準となるのは平坦化された表面側であるため、ＭＯＳ構造部の段差に影響されずに裏面側を平坦に研磨することができる。１０は裏面側を研磨した半導体基板である。
この後、従来と同じく、裏面にアクセプタ型不純物のイオン注入、活性化をおこない、蒸着等により、コレクタ電極を作製する。
【００２０】
このような製造方法をとることにより、従来法によるＩＧＢＴに見られた厚さの差に基づく特性のばらつき、ウェハの割れ、欠け、が解消されただけでなく、更に１００μｍ程度にまで、薄くすることが可能になった。
〔実施例２〕
図２（ａ）〜（ｃ）は本発明の別の製造方法による工程順の断面図である。
【００２１】
通常の工程と同様にＭＯＳ構造部を含む表面側の構造を全て作製した後に、ＭＯＳ構造部と、半導体基板との段差よりも十分厚く、例えば５μｍの厚さのフォトレジスト１１を塗布する〔図２（ａ）〕。フォトレジスト１１の厚さは、前述の理由により、ＭＯＳ構造部の段差と半導体基板表面との段差の二倍以上であることが望ましい。
【００２２】
フォトレジスト１１の表面側を３〜４μｍ研磨して平坦化する〔同図（ｂ）〕。１２は表面を平坦化したフォトレジストである。
実施例１と同様に、機械的研磨により半導体基板１の裏面を研磨し、厚さ１５０μm にする〔同図（ｃ）〕。１０は裏面側を平坦化した半導体基板である。
裏面側を研磨した後に、表面側のフォトレジストは剥離した後、裏面にアクセプタ型不純物のイオン注入、活性化をおこない、蒸着等により、コレクタ電極を作製する。
【００２３】
このような製造方法により、実施例１の方法と同様の効果が得られた。また、表面側の研磨代とする被覆膜は、フォトレジストに限らず、ポリイミド樹脂膜などでも良い。
【００２４】
【発明の効果】
以上説明したように本発明によれば、制御電極と第一の電極を形成した後、一旦第一の主面側の表面を平坦化し、次に半導体基板の第二の主面側を機械的または化学的に研磨して所望の基板厚さにし、第二の電極を形成することにより、裏面側の表面形状を平坦化することができ、電気的特性のばらつきやウェハの割れ、欠けを低減することができる。
【００２５】
平滑面を得るために、制御電極構造と第一主面の半導体基板表面との段差に比べ十分厚い、第一の主電極となる金属薄膜、或いはフォトレジストなどの被覆膜を用いることができ、特に低損失のＭＯＳ構造の制御電極を有する電力用半導体デバイスを可能にする、極めて有用な発明である。
【図面の簡単な説明】
【図１】 （ａ）〜（ｃ）は本発明によるＩＧＢＴの製造方法を説明するための主な工程順の断面図
【図２】 （ａ）〜（ｃ）は本発明による別の製造方法を説明するための主な工程順の断面図
【図３】 （ａ）〜（ｃ）は従来ＩＧＢＴの製造方法の工程順の断面図
【符号の説明】
１ 半導体基板
２ 層間絶縁膜
３ 金属薄膜
４ 保護シール
５ ゲート酸化膜
６ 導電性多結晶シリコン膜
７ 裏面研磨後の半導体基板
８ 厚く堆積した金属薄膜
９ 平坦化した金属薄膜
１０ 裏面研磨した半導体基板
１１ 厚く塗布したフォトレジスト
１２ 平坦化したフォトレジスト
１３ チャネル形成領域
１４ エミッタ領域

Claims (6)

1. 半導体基板の第一の主面に第一の電極と制御電極構造とを、第二の主面に第二の電極を有する縦型半導体装置の製造方法において、制御電極と第一の電極を形成した後、一旦第一の主面側の表面を平坦化し、次に半導体基板の第二の主面側を機械的または化学的に研磨して所望の基板厚さにし、第二の電極を形成することを特徴とする縦型半導体装置の製造方法。
2. 第一の主面に、制御電極構造と第一主面の半導体基板表面との段差に比べ十分厚い、第一の主電極となる金属薄膜を形成した後に、その金属薄膜の表面を機械的または化学的に研磨して平坦化し、その後に第二主面側を研磨することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 第一の主電極となる金属薄膜を形成した後に、制御電極構造と第一主面の半導体基板表面との段差に比べ十分厚い被覆膜を第一主面上に形成し、その被覆膜の表面を機械的または化学的に研磨して平坦化し、その後に第二主面側を研磨することを特徴とする請求項１に記載の半導体装置の製造方法。
4. 被覆膜として、フォトレジストを用いることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 半導体基板の第二の主面側を機械的または化学的に研磨し、その表面層に不純物を導入した後、第二の電極を形成することを特徴とする請求項１ないし４のいずれかに記載の縦型半導体装置の製造方法。
6. 半導体基板の第二の主面側を機械的または化学的に研磨して１５０μm 以下の基板厚さにすることを特徴とする請求項１に記載の縦型半導体装置の製造方法。

Images