KR100224674B1 - 실리콘 온 인슐레이터 웨이퍼 제작방법 - Google Patents

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Abstract

패터닝 및 본딩된 SOI 웨이퍼(PBSOI)의 제조 공정에서, 패터닝된 웨이퍼의 평탄화 정도를 개선시킬 수 있는 PBSOI 소자의 평탄화 방법에 관하여 개시되어 있다. 이를 위하여, 패턴이 형성되어 있는 제1 웨이퍼를 형성하는 단계와, 상기 제1 웨이퍼를 평탄화하는 단계와, 상기 제1 웨이퍼를 반도체 기판으로 사용되는 제2 웨이퍼에 본딩(bonding)하는 단계와, 상기 본딩된 제1 웨이퍼의 이면(backside)을 절단하는 단계를 포함하는 SOI 소자의 형성 방법에 있어서, 상기 제1 웨이퍼를 평탄화하는 방법은, 패턴이 형성되어 있는 제1 웨이퍼의 상부에 연마 저지막을 형성하는 단계와, 상기 연마 저지막의 상부에 폴리 실리콘으로 구성된 물질막을 형성하는 단계와, 상기 물질막의 상부에 화학 기계적 연마(CMP) 공정을 진행하여 상기 물질층의 일부를 제거하는 단계와, 상기 CMP가 진행된 반도체 기판 상에 본딩공정에서 사용될 절연막을 형성하는 단계와, 상기 절연막에 수소 이온 주입을 실시하는 단계를 포함하여 구성되는 것을 특징으로 하는 SOI 소자의 제1 웨이퍼 평탄화 방법을 제공한다. 따라서, 수율을 향상하고 공정을 단순화하여 비용을 절감할 수 있는 PBSOI 소자의 제1 웨이퍼 평탄화 방법을 달성할 수 있다

Description

실리콘 온 인슐레이터(SOI) 웨이퍼 제작 방법
본 발명은 실리콘-온 인슐레이터(silicon on insulator; 이하 SOI라 한다) 웨이퍼의 제조 방법에 관한 것으로, 특히 패터닝 및 본딩된 SOI (kpoterned and bonded SOI; 이하 PBSOI라 한다) 웨이퍼의 제조 공정에 있어서, 패터닝된 웨이퍼의 평탄화 정도를 개선시킬 수 있는 SOI 소자의 평탄화 방법에 관한 것이다.
반도체 장치의 집적도가 256Mb급 이상으로 고집적화 됨에 따라, SOI 기술이 차세대 고집적 기억소자의 핵심 기술로 주목받고 있다. SOI 기술은 실리콘 기판 상에 형성되는 반도체 소자들을 보다 효과적으로 상호 분리할 수 있으며, 벌크 실리콘 상에 형성된 소자보다 SOI 상에 형성된 소자가 결과적으로 요구하는 공정수가 줄어들고, IC칩 내에 형성된 소자들간에 나타나는 용량성 결합(capacitive coupling)이 줄어드는 이점이 있다.
최근에는 반도체 소자의 집적도를 높이기 위해 SOI층 하부에 커패시터 및 워드 라인 패턴을 형성하는 SOI 웨이퍼, 즉 PBSOI 웨이퍼 형성 기술에 관심이 집중되고 있으며, 이는 현재 가장 많이 채택되고 있는 SOI 웨이퍼 제조 방법이다.
이러한, PBSOI 웨이퍼 형성 기술은 커패시터(capacitor)나 워드 라인(word line)과 같은 패턴이 형성되어 있는 제1 웨이퍼를 평탄화한다. 이것을 다시 반도체 기판으로 사용될 제2 웨이퍼에 본딩을 통하여 접합시킨다. 상기 본딩을 통하여 반도체 기판, 즉 제2 웨이퍼의 상부에 접합된 제1 웨이퍼의 이면(backside)을 식각 및 화학기계적 연마공정(CMP)을 통하여 소정의 두께로 절단함으로써 PBSOI 웨이퍼를 제조한다.
본 발명은 이러한 PBSOI 웨이퍼 형성 기술 중에서 제1 웨이퍼를 평탄화하는 방법에 관한 것이다.
종래 기술에 있어서의 PBSOI 웨이퍼 제조 공정에서 제1 웨이퍼를 평탄화하는 방법을 첨부된 도면을 참조하여 설명한다.
도 1내지 도 6은 종래의 PBSOI 웨이퍼 제조 공정의 제1 웨이퍼를 평탄화하는 방법을 설명하기 위하여 공정의 순서에 따라 도시한 단면도이다.
도 1을 참조하면, 제1 웨이퍼(1)의 상부에 국부적 산화에 의한 소자 분리법(LOCOS: Local Oxidation of Silicon, 이하 'LOCOS'라 칭함)에 의한 필드 산화막(3)을 형성하고 커패시터나 워드라인과 같은 패턴(5)을 형성한다. 이어서, 상기 패턴(5)이 형성된 제1 웨이퍼(1)의 전면에 평탄화 공정을 진행하기 위한 평탄화막(7)을 증착한다. 여기서, 상기 평탄화막(7)을 증착하는 방법은, 패턴(5)이 형성된 제1 웨이퍼(1)의 전면에 고온산화막(HTO: High temerature oxide)을 2000Å의 두께로 증착하고 세정공정을 진행한다. 계속해서, 상기 고온산화막의 상부에 불순물이 도핑되지 않은 실리콘막(USG: Undoped Silicate Glass)을 7000Å의 두께로 증착한다. 이어서, 상기 불순물이 도핑되지 않은 실리콘막의 상부에 TEOS(tetra ethyl orthosilicate)막을 4000Å의 두께로 형성한후, 습식 열처리공정(Wet anneal)을 진행하여 패턴(5)의 상부에 평탄화막(7)의 형성을 완성한다.
도 2를 참조하면, 상기 평탄화를 진행하기 위한 평탄화막(7)에 화학 기계적 연마(CMP: Chemical Mechanical Polishing, 이하 'CMP'라 칭함) 공정을 진행하여 평탄화막(7)의 상부에 존재하는 단차를 제거할 수 있는 평탄화 공정을 진행한다. 하지만, 상기 CMP 공정에서 연마저지막(polishing stopper)이 없기 때문에, CMP를 마치고 제1 웨이퍼의 가장자리에 있는 10㎜까지의 부분(6)을 제거한 후에도, 전체적인 제1 웨이퍼(1) 두께의 편차(D)가 1000∼1600Å이나 발생하는 문제가 있다.
이러한 제1 웨이퍼의 평탄화 공정에서 발생하는 두께의 편차(D)는 단위 시간내에 공정의 처리 속도를 지연시킬 뿐만 아니라, 후속 공정에서 제2 웨이퍼와 본딩시에 본딩 결함의 원인이 되어 제1 웨이퍼와 제2 웨이퍼의 접합부에서 박리 현상을 유발시켜 공정의 수율을 저하시키는 원인이 된다.
또한, 이러한 두께의 편차(D)를 고려하여서, CMP 공정에서 연마를 진행할 때에 1000∼2000Å의 공정 여유(process margin)를 두고 평탄화층에 대한 연마를 중지해야만 하는데, 이것은 제1 웨이퍼(1)의 두께를 줄이는 것을 불가능하게 만들고 있다.
도 3을 참조하면, 상기 CMP 공정이 완료된 평탄화막(7)에 세정 공정을 진행하고, 이어서 제2 웨이퍼와 본딩이 잘되게 하기 위하여 평탄화막(7)의 상부에 절연막, 예컨대, BPSG(boro phosphor silicate glass)막(8)을 3500Å의 두께로 형성한다.
도 4를 참조하면, 상기 BPSG막(8)의 상부에 주사 범위(Rp: Range Projection)를 표면으로부터 3500Å 이상의 깊이로 하여 수소이온을 이온주입하여 후속 공정에서 식각저지층으로 활용한다.
도 5를 참조하면, 상기 수소 이온주입이 완료된 제1 웨이퍼를, 접합면에 본딩을 원활하게 하기 위한 BPSG막(10)이 형성된 제2 웨이퍼(9)의 상부에 본딩한다. 여기서, 본딩을 통하여 두 웨이퍼를 접합할 때, 접합면의 표면 상태, 즉, 평면성(flatness), 균일성(uniformity) 및 고른 정도(roughness)등은 본딩의 수율을 결정하는 주요한 원인이 되며, 때에 따라서 이러한 조건이 충족되지 못한 경우에는 미접합 부분이 발생하게 된다.
따라서, 종래의 기술에서는, 이러한 접합면의 표면 상태, 즉, 평면성(flatness), 균일성(uniformity) 및 고른정도(roughness) 등을 개선하기 위하여, 웨이퍼 본딩 이전 공정에서 평탄화막(7)의 두께가 6000∼8000Å이 되도록 CMP를 진행하고 있다.
도 6을 참조하면, 상기 제1 웨이퍼(1)와 제2 웨이퍼(9)의 본딩된 접착력을 개선하기 위하여, 400∼600℃의 온도 범위에서 1시간 동안 열처리 공정을 진행한 후, 제1 웨이퍼에 대하여 이면 연마(backside grinding)를 실시하고, 수소이온을 이온 주입하여 형성된 식각 저지층을 이용하여 식각 공정을 진행한다. 이어서, 선택적으로 필드산화막(3)을 제외한 제1 웨이퍼(1)의 실리콘만을 CMP 공정을 통하여 연마함으로써 전체적인 PBSOI 기판의 제조공정을 완료한다.
상술한 종래의 PBSOI 기판의 제조 공정에 있어서의 문제점은 제1 웨이퍼를 평탄화하는 공정에서 발생하는 두께의 편차에서 파생하는 박리현상에 의한 수율의 저하와, 평탄화를 진행하기 위한 공정이 너무 복잡하고, 비용이 많이 드는 문제점이 있다. 일예로 단위 웨이퍼당 처리 비용은 35$이나 소요된다.
본 발명이 이루고자 하는 기술적 과제는 제1 웨이퍼의 평탄화 공정을 개선하여 PBSOI 공정에서 수율을 향상하고 공정을 단순화하여 비용을 절감할 수 있는 PBSOI 소자의 제1 웨이퍼 평탄화 방법을 제공하는데 있다.
도 1 내지 도 6은 종래의 PBSOI(kpoterned and bonded SOI) 웨이퍼 제조 공정중에서 제1 웨이퍼를 평탄화하는 방법을 설명하기 위하여 공정의 순서에 따라 도시한 단면도이다.
도 7 내지 도 14는 본 발명의 바람직한 실시예에 의한 PBSOI 웨이퍼 제조 공정중에서 제1 웨이퍼를 평탄화하는 방법을 설명하기 위하여 공정의 순서에 따라 도시한 단면도이다.
도면의 주요 부분에 대한 부호 설명
100: 제1 웨이퍼, 102: 필드 산화막,
104: 패턴, 106: 연마 저지막,
108: 물질막, 110: 제1 웨이퍼의 절연(BPSG)막,
112: 제2 웨이퍼의 절연(BPSG)막, 114: 제2 웨이퍼.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 패턴이 형성되어 있는 제1 웨이퍼를 형성하는 단계와, 상기 제1 웨이퍼를 평탄화하는 단계와, 상기 제1 웨이퍼를 반도체 기판으로 사용되는 제2 웨이퍼에 본딩(bonding)하는 단계와, 상기 본딩된 제1 웨이퍼의 이면(backside)을 절단하는 단계를 포함하는 실리콘-온-인슐레이터(SOI: Silicon on Insulator) 소자의 형성 방법에 있어서, 상기 제1 웨이퍼를 평탄화하는 방법은, 패턴이 형성되어 있는 제1 웨이퍼의 상부에 연마 저지막(polishing stopper)을 형성하는 단계와, 상기 연마 저지막의 상부에 폴리실리콘으로 구성된 물질막을 형성하는 단계와, 상기 물질막의 상부에 화학기계적 연마(CMP) 공정을 진행하여 상기 물질층의 일부를 제거하는 단계와, 상기 CMP가 진행된 반도체 기판상에 본딩공정에서 사용될 절연막을 형성하는 단계와, 상기 절연막에 수소 이온 주입을 실시하는 단계를 포함하여 구성되는 것을 특징으로 하는 SOI 소자의 제1 웨이퍼 평탄화 방법을 제공한다.
상기 연마 저지막은 화학 기상 증착법(CVD)에 의하여 형성된 산화막으로, 연마선택비는 폴리실리콘으로 구성된 물질막과 비교하여 100배 이상인 것이 바람직하다.
상기 연마 저지막은 그 두께가 300Å 이하인 것이 바람직하다.
상기 패턴은 커패시터 또는 메모리 소자의 워드 라인(word line)인 것이 적합하다.
상기 절연막은 BPSG(boro phosphor silicate glass) 또는 CVD에 의하여 형성된 산화막인 것이 바람직하다.
상기 CVD에 의하여 형성된 산화막은 두께가 3000Å 이하인 것이 바람직하다. 상기 절연막에 수소 이온 주입을 실시하는 방법은, 주사 범위(Rp: projection range)를 제1 웨이퍼의 표면에서부터 2500∼3500Å의 깊이로 하고, 수소 이온의 양을 1016∼ 1017atoms ion/㎠ 도즈(dose)로 실시하는 것이 바람직하다.
먼저, 상세한 설명에 앞서서, 본 발명의 요지를 간단히 요약하면 다음과 같다. 종래 기술의 문제점이 발생하는 근본적인 원인은, 제1 웨이퍼의 평탄화막을 평탄화 시키는 공정에서 연마 저지막(polishing stopper)이 없어서 발생한다. 이러한 점을 개선하기 위하여 본 발명에서는 제1 웨이퍼의 패턴의 상부에 CVD법에 의하여 고온에서 생성한 산화막(HTO)을 연마저지막으로 형성하고, 이어서 상기 연마저지막 상부에 연마저지막과 비교하여 연마선택비가 100배 이상의 큰 차이를 갖는 폴리실리콘으로 구성된 물질막을 증착하여 CMP를 통한 평탄화를 진행함으로써 제1 웨이퍼의 평탄화 공정에서 발생하는 두께의 편차 문제를 해결하는 것이 본 발명의 요지이다.
본 발명에 따르면, PBSOI 공정의 제1 웨이퍼의 평탄화 공정에서 USG, TEOS막 대신에 폴리 실리콘으로 구성된 물질막을 사용하여 제1 웨이퍼의 평탄화 공정에서 발생하는 두께의 편차를 감소시킴으로써, 본딩 공정에서 수율을 향상시키고, 제1 웨이퍼의 평탄화 공정을 보다 단순화하여, 비용을 절감할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 7 내지 도 13은 본 발명의 바람직한 실시예에 의한 PBSOI 웨이퍼 제조 공정의 제1 웨이퍼를 평탄화하는 방법을 설명하기 위하여 공정의 순서에 따라 도시한 단면도이다.
도 7을 참조하면, 제1 웨이퍼(100) 상에 필드 산화막(102)을 형성하고, 커패시터(capacitor)나 워드라인(word line)과 같은 패턴(104)을 형성한다. 이러서 상기 패턴(104)의 상부에 본 발명의 목적을 달성하는 특징이라 할 수 있는 연마저지막(106), 즉, CVD에 의해서 고온에서 형성된 산화막(HTO)를 300Å 미만으로 형성한다.
도 8을 참조하면, 상기 연마 저지막(106)의 상부에 상기 패턴(104)을 형성하면서 생긴 단차를 평탄화시켜 줄 수 있는 두께(thickness)의 폴리실리콘으로 구성된 물질막(108)을 패턴(104)의 폭(width)과 깊이(depth)를 고려하여 형성한다.
여기서, 본 발명에 있어서는 USG, TEOS와 같은 절연막을 사용하지 않고, 대신에 폴리 실리콘으로 구성된 물질막을 절연막으로 사용하고, 그 하부에는 연마저지막(106)으로 고온에서 형성된 CVD 산화막이 사용되었다. 여기서, 상기 물질막과 연마저지막의 연마선택비의 차이가 100배 이상이기 때문에, 후속되는 CMP 공정에서 뛰어난 연마저지 효과를 달성할 수 있다. 이러한 기능 때문에, 상기 연마저지막과 폴리실리콘으로 구성된 물질막은 본 발명의 목적을 달성하는 가장 특징적인 요소라 할수 있다.
또한, 상술한 폴리 실리콘으로 구성되는 물질막(108)을 사용함으로 인해, 평탄화를 위한 물질막의 형성공정이 단순화된다. 즉, 종래에 사용되었던 HTO 형성을 끝내고 실시하는 세정공정, USG 형성공정, TEOS 형성공정 및 습식 열처리(wet anneal)공정을 실시하지 않아도 되기 때문에, 단위시간당 공정의 처리량(throughput time)이 증가하고, 단위 웨이퍼당 15$의 공정비용을 절감하는 효과가 발생한다.
도 9를 참조하면, 상기 폴리 실리콘으로 구성된 물질막(108)에 CMP 공정을 통하여 연마저지막(106)의 표면이 드러날 때까지 연마를 실시하여 패턴(104)을 포함하는 폴리실리콘으로 구성된 물질층(108)의 두께를 얇게 유지하면서 제1 웨이퍼의 표면을 평탄화 한다.
도 10을 참조하면, 본 발명의 바람직한 실시예에 따라서 도 7에서 도 9까지의 CMP 공정을 진행한 제1 웨이퍼의 연마 결과를 확인하기 위하여, 웨이퍼를 절단(cross section)하여 측면의 프로파일(profile)을 주사 전자 현미경(Scanning electron microscope)으로 촬영하였을 때의 사진이다.
사진에서 볼 수 있듯이, 제1 웨이퍼의 평탄화 공정에서 디싱(dishing: CMP 공정에서 연마되는 표면이 접시 모양으로 움푹하게 들어가는 현상)으로 인한 두께의 편차가 현저하게 줄어든 것을 확인할 수 있다. 본 발명에 따른 연마 저지막과 폴리실리콘으로 구성된 물질층을 사용하여 CMP를 통한 제1 웨이퍼의 평탄화를 진행할 경우, CMP공정에서 두께의 편차가 종래기술에 있어서는 1000∼1600Å이였으나, 본 발명에서는 200Å이하로 제어되는 것이 관측되었으며, 두께의 편차로 인한 문제점이 해결되는 것이 확인되었다.
도 11을 참조하면, 상기 CMP 평탄화가 완료된 제1 웨이퍼 상부에 후속되는 웨이퍼 본딩 공정에서, 자체가 갖는 유동(flow) 특성을 이용하여 본딩 상태를 개선하는 기능을 하는 절연막인 BPSG(110)막을 형성한다.
이때, 상기 BPSG(110)막의 하부가 연마 저지막(106), 폴리실리콘으로 구성된 물질막(108)으로 구성되어 있기 때문에, 상기의 BPSG(110)막 대신에 표면의 고른 정도(roughness)가 양호한 CVD법으로 생성한 산화막을 사용하여도 무방하다. 여기서, 상술한 CVD법으로 생성한 산화막을 사용할 경우에는 두께는 3000Å 이하로 형성하여서 전체적인 PBSOI 소자의 두께를 0.3∼1.2㎛까지 줄일수 있다.
도 12를 참조하면, 상기 BPSG막(110)이 형성된 제1 웨이퍼의 표면에 수소 이온을 이온 주입한다. 이러한 수소이온 주입 목적은 후속되는 제1 웨이퍼의 이면(backside)을 식각하는 공정에서 식각저지의 기능을 수행하는 층을 형성하기 위해서 이다.
이때, 이온주입을 실시하는 방법은 주사 범위(Rp: projection range)를 제1 웨이퍼의 표면에서부터 2500∼3500Å의 깊이로 하고, 수소 이온의 양을 1016∼ 1017atoms ion/㎠ 도즈로 해서 수행한다. 여기서, 종래기술에 있어서는 주사범위(Rp)를 3500Å 이상으로 깊게 진행해야 하는 공정상의 어려운 점이 있었다. 하지만, 본 발명에 있어서는 평탄화를 위한 절연막, 예컨대, 폴리실리콘으로 구성된 물질막의 두께를 줄임으로써, 주사범위(Rp)를 2500∼3500Å 으로 얕게 설정하는 것이 가능하게 된다.
도 13을 참조하면, 상기 수소이온 주입이 끝난 제1 웨이퍼(100)를, 접합면에 본딩을 위한 BPSG막(112)이 형성되어 있는 제2 웨이퍼(114)의 상부에 본딩한다. 이러한 웨이퍼 본딩공정에 있어서도, 제1 웨이퍼의 두께의 편차를 본 발명에 의하여 개선하였기 때문에 웨이퍼의 접합면에서 발생하는 박리 현상을 줄여서 전체적인 PBSOI 제조공정에서 수율이 향상되는 효과가 발생한다.
도 14를 참조하면, 상기 본딩된 제1 웨이퍼(100)의 이면(backside)에 그라인딩(grinding) 공정을 진행하고, 연속적으로 표면의 거친 상태를 개선하기 위한 식각 공정과, 필드 산화막을 제외한 제1 웨이퍼의 실리콘막을 선택적으로 식각하는 CMP 공정을 진행하여 전체적인 PBSOI 웨이퍼 제조공정을 완료한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
따라서, 상술한 본 발명에 따르면, PBSOI 웨이퍼의 제조 공정에서 제1 웨이퍼의 평탄화 공정을 개선하여 수율을 향상하고 공정을 단순화하여 비용을 절감할 수 있는 PBSOI 소자의 제1 웨이퍼 평탄화 방법을 달성할 수 있다.

Claims (9)

  1. 패턴이 형성되어 있는 제1 웨이퍼를 형성하는 단계와, 상기 제1 웨이퍼를 평탄화하는 단계와, 상기 제1 웨이퍼를 반도체 기판으로 사용되는 제2 웨이퍼에 본딩(bonding)하는 단계와, 상기 본딩된 제1 웨이퍼의 이면(backside)을 절단하는 단계를 구비하여 형성하는 실리콘-온-인슐레이터(SOI: Silicon on Insulator) 소자의 형성 방법에 있어서,
    상기 제1 웨이퍼를 평탄화하는 방법은,
    패턴이 형성되어 있는 제1 웨이퍼의 상부에 연마 저지막(polishing stopper)을 형성하는 단계;
    상기 연마 저지막의 상부에 폴리 실리콘으로 구성된 물질막을 형성하는 단계;
    상기 물질막의 상부에 화학 기계적 연마(CMP) 공정을 진행하여 상기 물질층의 일부를 제거하는 단계;
    상기 CMP가 진행된 반도체 기판 상에 본딩공정에서 사용될 절연막을 형성하는 단계; 및
    상기 절연막에 수소 이온 주입을 실시하는 단계를 포함하여 구성되는 것을 특징으로 하는 SOI 소자의 제1 웨이퍼 평탄화 방법.
  2. 제1항에 있어서, 상기 연마 저지막은 화학 기상 증착법(CVD)에 의하여 형성된 산화막을 이용하는 것을 특징으로 하는 SOI 소자의 제1 웨이퍼 평탄화 방법.
  3. 제1항에 있어서, 상기 연마 저지막의 연마선택비는 폴리실리콘으로 구성된 물질막과 비교하여 100배 이상으로 형성하는 것을 특징으로 하는 SOI 소자의 제1 웨이퍼 평탄화 방법.
  4. 제1항에 있어서, 상기 연마 저지막은 그 두께가 300Å 이하로 형성하는 것을 특징으로 하는 SOI 소자의 제1 웨이퍼 평탄화 방법.
  5. 제1항에 있어서, 상기 패턴은 커패시터 또는 메모리 소자의 워드 라인(word line)으로 사용하는 것을 특징으로 하는 SOI 소자의 제1 웨이퍼 평탄화 방법.
  6. 제1항에 있어서, 상기 절연막은 BPSG(boro phosphor silicate glass) 또는 CVD에 의하여 형성된 산화막을 이용하는 것을 특징으로 하는 SOI 소자의 제1 웨이퍼 평탄화 방법.
  7. 제6항에 있어서, 상기 CVD에 의하여 형성된 산화막은 두께가 3000Å 이하로 형성하는 것을 특징으로 하는 SOI 소자의 제1 웨이퍼 평탄화 방법.
  8. 제1항에 있어서, 상기 절연막에 수소 이온 주입을 실시하는 방법은 주사 범위(Rp: projection range)를 제1 웨이퍼의 표면에서부터 2500∼3500Å의 깊이로 진행하는 것을 특징으로 하는 SOI 소자의 제1 웨이퍼 평탄화 방법.
  9. 제1항에 있어서, 상기 절연막에 수소 이온 주입을 실시하는 방법은 수소 이온의 양을 1016∼ 1017atoms ion/㎠ 도즈(dose)로 수행하는 것을 특징으로 하는 SOI 소자의 제1 웨이퍼 평탄화 방법.
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