KR20000015108A - 트랜치를 이용한 에스.오.아이 소자의 제조방법 - Google Patents

트랜치를 이용한 에스.오.아이 소자의 제조방법 Download PDF

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Abstract

활성영역의 면적을 최대한 크게 하기 위해 로코스(LOCOS)로 된 연마저지층 대신에 트랜치(trench)로 된 연마저지층을 사용하는 에스. 오. 아이(SOI) 소자의 제조방법에 관해 개시한다. 이를 위해 본 발명은, 제1 반도체 기판에 소자분리를 위한 트랜치를 형성하고 트랜치를 매립하는 소자분리막을 형성하는 제1 공정과, 상기 소자분리막을 평탄화하고 매몰 패턴층 및 웨이퍼 본딩용 절연막을 형성하고 평탄화하는 제2 공정과, 상기 평탄화된 제2 절연막에 제2 반도체 기판 기판을 본딩(bonding)하는 제3 공정과, 상기 소자분리막을 연마저지층으로 상기 제1 반도체 기판을 연마하는 제4 공정을 구비하는 것을 특징으로 하는 트랜치를 이용한 에스. 오. 아이(SOI) 소자의 제조방법을 제공한다.

Description

트랜치를 이용한 에스. 오. 아이 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 에스. 오. 아이(SOI: Silicon On Insulator, 이하 'SOI'라 칭함) 소자의 제조방법에 관한 것이다.
반도체 소자가 형성되는 실리콘층이 하부 절연층에 의해 반도체 기판의 실리콘과 분리되어 있는 구조를 가지는 SOI는 여러 가지 기법을 사용하여 구현되어지는데, 크게 불순물(O2) 주입 및 열처리에 의한 방법과 웨이퍼 접합 및 박막화 기술을 이용하는 방법으로 나눌 수 있다. 이 중 웨이퍼 접합기술의 응용으로서 패턴화 및 본딩에 의한 SOI(patterned & bonded SOI) 제조방법이 있는데 이는 한쪽의 웨이퍼에 커패시터나 게이트 전극등의 패턴을 형성하고 또 다른쪽 웨이퍼와 접합하여 한쪽면의 실리콘을 박막화하여 매몰 패턴을 가지는 SOI 구조를 제작하는 것이다. 이때 박막의 상부 실리콘층(SOI)을 얻기 위하여 선택적 실리콘 기계화학적 연막(CMP: Chemical Mechanical Polishing, 이하 'CMP')를 사용하는 것을 그 특징으로 하고 있다. 이 기술은 패터닝되어 있는 산화층이 CMP중에 표면에 노출되면서 부근의 실리콘 연마속도가 현저히 감소되는 것을 이용하여 SOI 소자를 형성하게 된다. 이때 연마저지층(polishing stopper)으로 사용되는 산화층은 주로 로코스(LOCOS) 기법으로 제작되어지는데 이 로코스로 된 연마저지층은 완만한 경사를 갖게되고, 버즈빅(bird's beak)에 의해 실제 포토마스크에 의해 노출된 부위보다 연마저지층 영역이 커지는 형태를 갖게 된다. 또한 좁은 영역에서보다 넓은 영역에서 로코스가 두껍게 형성되어지는 특징을 가진다. 이러한 로코스로 된 연마저지층의 특징은 실제 SOI 소자의 제조에 있어 단점으로 작용한다. 먼저 로코스 연마저지층의 완만한 경사로 인해 CMP 도중에 표면에 노출되는 연마저지층, 즉 산화층의 면적이 줄어들게 되어 그만큼 연마저지(polish stopping) 효과가 저하된다. 이는 매몰 패턴 영역의 크기에 의해 로코스로 된 연마저지층 두께의 편차가 발생하는 현상과 마찬가지로 실리콘층 두께의 균일성(uniformity)에도 나쁜 영향을 끼치게 된다. 또한 버즈빅(bird's beak)에 의해 연마저지층의 면적이 커지게 되면 그만큼 활성영역(active area)이 줄게되어 결과적으로 포토마스킹(photomasking) 공정에서 정렬 마친(align margin)이 줄게되는 결과를 가져오게 된다. 이와 같은 현상들은 얇은 SOI층 제조공정시 더욱 심화되는 경향이 있다.
본 발명이 이루고자 하는 기술적 과제는 로코스(LOCOS)로 된 연마저지층 대신에 트랜치(trench)로 된 연마저지층을 사용하여 활성영역의 면적을 최대한 크게 할 수 있는 트랜치를 이용한 에스. 오. 아이(SOI) 소자의 제조방법을 제공하는데 있다.
도 1 내지 도 4는 본 발명에 의한 트랜치를 이용한 에스. 오. 아이(SOI) 소자의 제조방법을 설명하기 위해 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 제1 반도체 기판에 소자분리를 위한 트랜치를 형성하고 트랜치를 매립하는 소자분리막을 형성하는 제1 공정과, 상기 소자분리막을 평탄화하고 매몰 패턴층 및 웨이퍼 본딩용 절연막을 형성하고 평탄화하는 제2 공정과, 상기 평탄화된 제2 절연막에 제2 반도체 기판 기판을 본딩(bonding)하는 제3 공정과, 상기 소자분리막을 연마저지층으로 상기 제1 반도체 기판을 연마하는 제4 공정을 구비하는 것을 특징으로 하는 트랜치를 이용한 에스. 오. 아이(SOI) 소자의 제조방법을 제공한다.
본 발명에 따르면, SOI 소자의 소자분리막으로 로코스 대신에 트랜치에 형성된 절연막을 형성하여 후속공정에서 CMP시에 연마저지층으로 사용함으로써 활성영역의 면적을 넓히고 포토마스킹 공정에서 보다 유리한 정렬 마진을 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1 내지 도 4는 본 발명에 의한 트랜치를 이용한 에스. 오. 아이(SOI) 소자의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 제1 반도체 기판(1)에 일정한 깊이를 갖는 STI(shallow Trench Isolation, 4)를 형성한 후, 열산화(thermal oxidation)를 실시하여 열산화막을 형성한 후, 화학기상증착(CVD)에 의한 산화막을 트랜치(trench, 7) 내부에 채워서 소자분리막(2)을 형성한다. 이러한 소자분리막(2)은 후속되는 제1 반도체 기판(1)의 박막화를 위한 CMP 공정에서 연마저지층으로 활용될 수 있다. 이어서 상기 소자분리막(2) 위에 매몰 패턴층(5), 예컨대 커패시터 패턴 또는 게이트 패턴을 형성한 후 평탄화한다. 그리고 상기 매몰 패턴층(5) 위에 본딩용 절연막(3)을 산화층(SiO2)을 이용하여 형성한다.
도 2를 참조하면, 상기 본딩용 절연막(3)을 평탄화시킨다. 이러한 평탄화 방법은 에치백을 하거나, CMP를 이용하여 달성할 수 있다.
도 3을 참조하면, 상기 본딩용 절연막(3)이 형성된 제1 반도체 기판(1)을 웨이퍼 본딩 기술을 이용하여 제2 반도체 기판(6)과 접합시킨다.
도 4를 참조하면, CMP 공정을 이용하여 제1 반도체 기판을 연마하여 박막화시킨다. 이때, 본 발명에 의한 STI 기법으로 형성된 소자분리막은 연마저지층의 역할을 수행하며, 트랜치 영역(4)은 소자분리영역이 되고, 박막화 된 제1 반도체 기판(1)은 활성영역(7)이 된다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 다음과 같은 개선 효과를 기대할 수 있다.
첫째, 선택적 제1 반도체 기판을 연마할 때, 표면에 노출되는 소자분리막, 즉 연마저지층의 면적이 기존의 로코스막에 비해 넓어져 연마 효과가 증대된다. 이는 STI 형성시 에지 슬롭(edge slope)을 조정하여 스티프(Stiff)한 형태로 연마저지층을 제작할 경우 더 효과가 커지게 된다.
둘째, 연마 저지 효과를 증대시키는 한 방법으로 트랜치를 형성한 후 열산화를 하게되면 트랜치 에지(trench edge)의 하단 부위가 다른 부위보다 더 두껍게 산화되어 산화막으로 된 연마저지층의 면적이 증가하게 된다.
셋째, 버즈빅(bird's beak)에 의한 연마저지층 면적의 증가가 없어 활성영역의 면적이 상대적으로 커져 포토마스킹 공정에서 정렬마진 확보가 유리하고, SOI 두께가 산화막으로 된 소자분리막의 경계면에서 얇아지는 문제가 없게 된다. 이것은 트랜치 식각시에 스페이서(spacer)를 사용하면 더욱 용이하게 연마저지층의 면적을 조절할 수 있는 장점이 발생한다.

Claims (1)

  1. 제1 반도체 기판에 소자분리를 위한 트랜치를 형성하고 트랜치를 매립하는
    소자분리막을 형성하는 제1 공정;
    상기 소자분리막을 평탄화하고 매몰 패턴층 및 웨이퍼 본딩용 절연막을 형성하고 평탄화하는 제2 공정;
    상기 평탄화된 제2 절연막에 제2 반도체 기판 기판을 본딩(bonding)하는 제3 공정;
    상기 소자분리막을 연마저지층으로 상기 제1 반도체 기판을 연마하는 제4 공정을 구비하는 것을 특징으로 하는 트랜치를 이용한 에스. 오. 아이(SOI) 소자의 제조방법.
KR1019980034849A 1998-08-27 1998-08-27 트랜치를 이용한 에스.오.아이 소자의 제조방법 KR20000015108A (ko)

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