KR101353970B1 - 지지 기판 상에 단결정 반도체층을 이송하기 위한 방법 - Google Patents

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Abstract

도너 기판(31) 내에 종을 주입하는 단계, 지지 기판(1)에 도너 기판(31)을 본딩시키는 단계, 취성 구역(32)에서 도너 기판(31)을 균열시키는 단계 및 이송된 단결정층의 표면을 제거하는 단계를 포함하며, 이송된 단결정층(2)의 부분(34)이 단결정층(3)의 제2 부분(35)의 결정 격자를 와해시키는 것 없이 비결정질이 되는 단계로서 부분(34, 35)들은 각각 주입방향에 대해 단결정층(3)의 표면 부분 및 매립된 부분인 단계 및 단결정층(3)의 비결정질 부분(34)이 재결정화되는 단계로서 제2 부분(35)의 결정 격자는 재결정화를 위한 시드의 역할을 하고 재결정화는 500℃ 미만의 온도에서 수행되는 단계를 더 포함하는 지지 기판(1) 상에 단결정 반도체층(3)을 이송하기 위한 방법을 제공한다.

Description

지지 기판 상에 단결정 반도체층을 이송하기 위한 방법{METHOD FOR TRANSFERRING A MONOCRYSTALLINE SEMICONDUCTOR LAYER ONTO A SUPPORT SUBSTRATE}
본 발명은 지지 기판 상에 단결정 반도체층을 이송하기 위한 방법 및 상기 방법에 의해 수득되는 구조에 관한 것이다.
Smart Cut™ 공정은 지지 기판 상에 반도체층을 이송하기 위해, 특히 절연체 상 반도체(SeOI) 구조, 특히 절연체 상 실리콘(SOI) 구조를 제작하기 위해 당업계에 잘 알려져 있다.
이러한 구조는 이들의 기저로부터 이들의 표면(즉, 이들의 활성 부분)을 향해 지지 기판, 매립된 절연막(일반적으로 매립된 산화물, 또는 BOX) 및 반도체층(활성층으로 불림, 기판으로부터 이송됨, 도너 기판으로 불림)을 연속적으로 포함한다.
더욱 일반적으로, Smart-Cut™ 공정은 층을 도너 기판으로부터 지지 기판으로 이송하는데 사용될 수 있다.
Smart Cut™ 공정은 전형적으로 하기 단계를 포함한다:
1) 이송되어 지는 반도체층을 구성하는 도너 기판의 표면층의 범위를 정하도록 도너 기판 내에 취성 구역을 형성하는 단계;
2) 지지 기판 상에 도너 기판을 본딩시키는 단계; SeOI 구조의 형성이 요망되는 경우, 상기 기판 중 적어도 하나가 BOX를 형성하도록 의도되는 절연막으로 피복됨;
3) 취성 구역을 따라 균열되게 하도록 하여, 반도체층을 지지 기판 상에 이송하는 것을 가능하게 할 수 있게 에너지를 도너 기판에 제공하는 단계;
4) 필요한 경우, 용도에 따라 이송된 반도체의 폴리싱, 에칭, 어닐링 등에 의해 마감하는 단계.
취성 구역은 일반적으로 원자 종을 도너 기판 내에 주입함으로써 형성된다.
주입은 오직 1개의 종(예를 들어, 수소)만을 포함하나, 또한 여러 개의 종(예를 들어, 수소 및 헬륨)을 동시에 또는 순차적으로 포함할 수 있다.
당업계에 공지된 방식으로, 주입된 종은 가우시안 분포에 따라, 즉, 취성 구역 근처에 종의 최대에 상응하는 피크로, 도너 기판의 두께를 가로질러 분포한다.
상기 주입 분포는 도 1에 도시되며, 이는 주입이 실시되었던 산화물층(33)으로 피복된 도너 기판(31)을 나타낸다.
주입을 통해 수득된 취성 구역(32)은 주입된 종의 최대에 상응하는 피크 P 바로 아래에(주입이 실시되었던 표면에 대해) 위치한다.
이송되어 지는 반도체층(3)은 산화물층(33)과 취성 구역(32) 사이에 놓인다.
주입 피크 P의 각각의 면 상에, 도너 기판(31)은 피크로부터 거리를 두고 감소하는 주입된 원자의 특정 용량을 함유한다.
전자, 광전자 또는 광전지 장치의 형성을 위한 용도를 고려하는 경우, 관련되는 용도에 따라, 이송된 반도체층은 단결정일 수 있다.
게다가, 상기 이송된 층은 접합, 즉, 상이한 도핑 수준을 갖는 2개 이상의 인접층으로 구성된 구조를 포함하거나 도핑될 수 있다.
그러므로 이송된 층은 p-n 접합, n-p-n 접합, p-n-p 접합 및/또는 전자 장치의 제조 목적을 위한 임의의 도핑된 영역을 포함할 수 있다.
그러므로, 주입된 종은 이송되어 지는 반도체층(3)의 물질의 결정 격자의 악화 효과를 갖는다.
결정 격자 내 상기 결함은 이송된 반도체층의 전기 거동을 현저히 변화시킬 수 있다.
상기 결함은 지점 결함으로 본질적으로 이루어지고: 주입은 격자를 와해시키는 프랑켈(Frenkel) 쌍(간극 결함 + 공극 결함)을 생성한다. 도펀트 원자는 또한 치환 위치를 떠나므로, 이들의 전기 활성을 잃어, 탈활성화로서 언급된다.
용어 "결정 결함" 은 본원에서 상기 유형의 지점 결함 뿐 아니라 주입 동안 또는 후속 어닐링 동안 동적 어닐링에 의해 생성된 연장된 결함({311} 결함, 전위 루프)을 말한다.
지점 결함(프랑켈 쌍, 도펀트)과 상호작용함으로써, 상기 연장된 결함은 재활성화 공정을 방해한다.
최종적으로, 주입된 원자(H 및/또는 He) 그 자체는 이송된 층의 도펀트와 또한 상호작용하는 지점 불순물(간극 원자) 또는 연장된 불순물(소형판 또는 {311} 결함)로 구성된다.
상기 단점을 회피하기 위해, 반도체층을 지지 기판에 이송 후 반도체층 및 지지 기판을 포함하는 구조에 고온(즉, 800℃ 초과) 열 처리를 적용하는 것은 당업계에 알려져 있다.
이러한 열 처리는 결정질 결함을 교정하는 것, 반도체층의 결정질 품질을 복구하는 것뿐 아니라, 반도체층 외부에 주입된 종의 잔류 원자를 확산시키는 것을 목표로 한다.
그러나, 이송된 단결정 반도체층을 포함하는 구조를 이러한 고온으로 가열하는 것이 불가능한 상황이 있는데, 예를 들어 금속 본딩층을 지지 기판과 반도체층 사이에 삽입하는 경우, 또는 지지 기판을 전자 장치, 상호접속, 금속 구역 등을 포함하도록 미리 처리하는 경우, 이는 고온 열 처리의 적용에 의해 손상될 것이다.
게다가, 이송된 층이 도핑된 영역, 예를 들어 접합을 포함하는 경우, 또한 접합을 형성하는 층으로부터의 도펀트의 확산을 피하게 하도록 열 예산을 최소화하는 것이 필요하다.
게다가, 이러한 확산은 도핑 계면을 덜 갑작스럽게 만들 것이고, 접합의 전자 특성을 변경함으로써 장치의 작동을 악화시킬 것이다.
문헌 US 2005/0280155에는 전자 장치를 포함하는 지지 기판 상에 접합을 포함하는 층을 이송하기 위한 방법이 기재되어 있다.
그러나, 적당한 온도, 즉, 전형적으로 500℃ 미만에서 열 처리를 적용하는 것은, 이송된 반도체층의 전기 특성을 복구하는데 충분하지 않다.
게다가, 주입 공정으로부터의 잔류 수소의 존재는 단순한 저온 열 처리가 실시되는 경우 도펀트 재활성화를 방해한다.
문헌 US 2010/0044706에는 지지 기판 상에 단결정 반도체층을 이송하기 위한 방법에 기재되어 있다.
상기 방법은 하기 단계를 포함한다:
- 단결정층의 표면 부분의 결정 격자를 와해시키지 않으면서, 도너 기판으로부터 이송되어 지는 단결정 반도체의 매립된 부분을 비결정질화하는 단계,
- 이송되어 지는 단결정층의 범위를 정하는 취성 구역을 형성하도록 도너 기판 내에 종을 주입하는 단계,
- 도너 기판을 상기 지지 기판에 본딩시키는 단계, 및
- 지지 기판 상에 단결정층을 이송하도록 취성 구역에서 도너 기판을 균열시키는 단계, 단결정로 유지된 부분은 지지 기판과의 계면에 있고, 비결정질 부분은 이송 단계 후에 수득되는 구조의 표면에 있음,
- 이송된 단결정층의 비결정질 부분을 재결정화하는 단계, 남아있는 아래에 놓인 부분의 결정 격자가 단결정이 재결정화를 위한 시드로서 담당함, 상기 재결정화는 550 내지 600℃의 온도에서 실시됨.
비결정질 부분의 상기 재결정화 단계는 고상 에피택시(Solid Phase Epitaxy: SPE)라는 명칭으로 당업계에 공지된다.
재결정화는 비결정질 부분에 함유된 도펀트를 활성화시키는 효과를 갖는다.
그러나, 상기 방법에서, 취성 구역을 형성하기 위한 단결정층 내로 주입되는 종은 비결정질화 단계 동안 단결정로 유지된 부분을 통과한다.
그 결과, 상기 단결정 부분은 주입된 종에 의해 손상되고, 특히, 함유될 수 있는 도펀트가 탈활성화된다.
상기 부분이 비결정질이 아니고 단결정이므로, 손상은 재결정화 단계에 의해 치유되지 않을 것이고, 열 처리가 고온에서 실시되지 않는다면 도펀트는 상기 부분에서 재활성화되지 않을 것이다.
그러므로 본 발명의 하나의 과제는 지지 기판 상에 단결정 반도체층을 이송하고, 이 후 이송된 층이 취성 주입에 의해 가능하게 발생되는 결정질 결함을 더이상 함유하지 않는 이송 방법을 정의하는 것이다.
특히, 본 발명의 하나의 과제는 취성 주입에 의해 생성되는 도펀트 탈활성화에도 불구하고, 도핑된 영역을 포함하는 이송된 층이 초기의 전기 특성을 복구하는 것이다.
게다가, 상기 방법은 적당한 온도, 즉 대략 500℃를 넘지 않는 온도에서 전체적으로 시행될 수 있어야만 한다.
본 발명에 따르면, 하기 연속 단계를 포함하는, 지지 기판 상에 단결정 반도체층을 이송하기 위한 방법이 제안된다:
a) 이송되는 상기 단결정층(3)의 범위를 정하는 취성 구역(32)을 도너 기판(31) 내에 형성하기 위해 도너 기판으로 불리는 기판(31) 내에 종을 주입하는 단계;
(b) 상기 지지 기판(1)에 상기 도너 기판(31)을 본딩시키는 단계;
(c) 상기 지지 기판(1) 상에 상기 층(3)을 이송하기 위해 상기 취성 구역(32)에서 상기 도너 기판(31)을 균열시키는 단계; 및
(d) 상기 이송된 단결정층의 표면을 제거하는 단계.
상기 방법은 하기 단계를 추가로 포함하는 것이 주목할만하다:
이송된 상기 단결정층(2)의 제1 부분(34)이 상기 단결정층(3)의 제2 부분(35)의 결정 격자를 와해시키는 것 없이 비결정질이 되는 단계로서, 상기 제1 및 제2 부분(34, 35)은, 각각, 주입방향에 대해 상기 단결정층(3)의 표면 부분 및 매립된 부분이며, 상기 제1 부분(34)의 두께는 단계 (d)에서 수행된 표면 부분의 제거 후 상기 이송된 단결정층(3')의 두께를 초과하는 이송된 상기 단결정층(2)의 제1 부분(34)이 상기 단결정층(3)의 제2 부분(35)의 결정 격자를 와해시키는 것 없이 비결정질이 되는 단계; 및
상기 단결정층(3)의 상기 제1 비결정질 부분(34)이 재결정화되는 단계로서, 상기 제2 부분(35)의 결정 격자는 재결정화를 위한 시드의 역할을 하고, 상기 재결정화는 500℃ 미만의 온도에서 수행되는 상기 단결정층(3)의 상기 제1 비결정질 부분(34)이 재결정화되는 단계.
본 발명의 방법의 제1 실시예에 따르면, 단결정층의 상기 제1 부분의 비결정질화는 주입 단계 (a) 전에 시행된다.
본 발명의 제2 실시예에 따르면, 단결정층의 상기 제1 부분의 비결정질화는 주입 단계 (a) 후에 시행된다.
특정 실시예에 따르면, 단결정층의 상기 제1 부분의 비결정질화는 이송 단계 (c) 후에 시행된다.
바람직한 방식으로, 상기 비결정질화는 상기 제1 부분에서, 원자 종의 원자 번호가 단결정층의 반도체 물질의 원자 번호보다 크거나 동일한 원자 종의 주입을 포함한다.
본 발명의 특정 실시예에 따르면, 단결정층의 반도체 물질은 실리콘이고, 제1 부분의 비결정질화를 위해 주입되는 종은 실리콘, 게르마늄, 제논 및/또는 아르곤으로부터 선택된다.
예를 들어, 주입된 종은 실리콘이고, 주입된 용량은 5×1012/㎠이상이다.
특히 유리한 방식으로, 이송된 층의 제1 부분의 재결정화는 고상 에피택시(SPE)에 의해 실시된다.
추가로, 물질이 금속, 실리사이드 및 III-V 족 반도체로부터 선택되는 본딩층을 통해 도너 기판은 유리하게는 지지 기판에 본딩되며, 취성 구역의 형성 및 이송되어 지는 단결정층의 상기 제1 부분의 비결정질화 후에 상기 본딩층이 도너 기판 상에 증착된다.
본딩층이 증착되는 온도는 제1 부분이 재결정화되기 시작하는 온도 미만일 수 있다.
대안적으로는, 본딩층이 증착되는 온도는 제1 부분이 재결정화되기 시작하는 온도 내지 도너 기판 균열 단계가 실시되는 온도 사이일 수 있다.
균열 후에, 주입에 의해 손상된 이송된 단결정 반도체층의 표면 부분이 제거된다.
바람직하게는, 상기 제거는 재결정화 후에 실시된다.
본 발명의 유리한 실시예에 따르면, 이송된 반도체층은 도핑된 영역, 예를 들어 접합을 포함한다.
게다가, 지지 기판은 재결정화가 시행되는 저온 때문에 손상받을 것 같지 않으므로, 전자 장치, 상호접속 및/또는 금속 구역을 포함할 수 있다.
최종적으로, 단계 (d)에서, 단결정층의 제2 부분은 유리하게는 제1 부분의 재결정화 후에 이송된 층으로부터 제거되므로, 비결정질화/재결정화 단계에 의해 완전히 치유된 및/또는 재활성화된 최종 단결정층을 남긴다.
본 발명의 다른 특징 및 장점은 첨부된 도면을 참조로 하여 하기 상세한 설명으로부터 상기될 것이다.
도 1은 도너 기판 내 주입 분포를 도시하는 도식이고;
도 2A 내지 도 2F는 본 발명의 하나의 실시예에 따른 방법의 다양한 단계를 도시하고;
도 3은 취성 구역의 형성을 가능하게 하는 종 및 이송되어 지는 단결정층의 일부의 비결정질화를 야기하는 종의 주입 분포를 도시하고;
도 4A 및 도 4B는 이송되어 지는 단결정층의 부분의 비결정질화 주입의 2 개의 시뮬레이션을 도시하고;
도 5는 다양한 주입 에너지에 대해 비결정질화를 겪는 영역의 깊이의 함수로서 주입되어지는 용량의 곡선을 나타내고;
도 6은 활성층이 n-p-n 접합을 포함하는, 본 발명에 의해 수득된 구조를 도시하고;
도 7A 내지 도 7F는 본 발명의 또다른 실시예에 따른 방법의 다양한 단계를 도시하고;
도 8은 비교 실험에 사용되는 PN 접합을 포함하는 참조 SOI 기판을 도시하고;
도 9A는 수소 주입 전 후에 PN 접합 내 SRP 프로파일을 나타내고;
도 9B는 수소 주입 후 PN 접합 내 붕소, 인 및 수소의 SIMS 프로파일을 나타내고;
도 10A는 지지 기판 상에 이송 후 PN 접합 내 SRP 프로파일을 나타내고;
도 10B는 지지 기판 상에 이송 후 PN 접합 내 붕소 및 인의 SIMS 프로파일을 나타내고;
도 11은 레이저 어닐링 후 PN 접합 내 SRP 프로파일을 나타내고;
도 12A는 P 층의 일부의 비결정질화 및 재결정화 후 PN 접합 내 SRP 프로파일을 나타내고;
도 12B는 P 층의 부분의 비결정질화 및 재결정화 후 PN 접합 내 붕소, 인 및 수소의 SIMS 프로파일을 나타낸다.
이송되어 지는 반도체층은 반도체 물질의 단결정층이다.
하기에 상세히 설명될 예에서, 상기 물질은 실리콘이나, 본 발명은 또한 특히 게르마늄, SiGe 및 III-V 족 물질, 예컨대 GaN, GaAs, InP, 등을 포함하는 임의의 반도체 물질에 적용된다.
단결정 반도체층은 도너 기판의 일부이고, 이것은 이송되어 지는 층과 동일한 물질의 고체 기판 또는 복합 기판, 즉, 상이한 물질의 다수의 층으로 형성되는 기판일 수 있고, 이것은 이송되어 지는 반도체층을 포함한다.
이송되어 지는 반도체층의 두께는 전형적으로 200nm 내지 800nm이다.
바람직하게는, 이송되어 지는 층은 하나 이상의 도핑된 영역을 포함한다.
예를 들어, 이송되어 지는 층은 적어도 1 개의 p-n 접합, 1 개의 n-p-n 접합, 1 개의 p-n-p 접합 및/또는 전자 장치의 제조 목적을 위한 임의의 도핑된 영역을 포함할 수 있다.
반도체층이 이송되어 지는 지지 기판은 임의의 유형의 기판, 반도체 또는 그외일 수 있다.
지지 기판은 이송되어 지는 반도체층에 대해 강성 특성에 대해서 배타적으로 선택될 수 있고, 그 두께는 매우 작으나, 이것은 또한 이송된 층과 형성하는 구조의 기능으로서 선택된 전기 및 열 특성을 가질 수 있다.
특히 유리한 방식으로, 지지 기판은 반도체층의 이송 전에 형성된 전자 장치, 상호접속 및/또는 금속 구역을 포함할 수 있다.
도너 기판의 취성화
도 2A를 참조하여, 이송되어 지는 층(3)의 범위를 정하는 취성 구역(32)은 도너 기판(31)에 형성된다.
상기 취성 구역(32)은 도너 기판의 한 면상에 미리 형성된 층(33)을 통해 원자 종(화살표로 표시됨)의 주입에 의해 수득된다.
일반적으로, 층(33)은 그 기능이 지지 기판 상에 도너 기판의 후속 본딩을 촉진하는 층이다.
층(33)은 LPCVD, PECVD 또는 전기화학적 증착과 같은 공정에 의해 수득될 수 있다.
의도되는 적용에 따라, 상기 층(33)은 전기적 절연층(예를 들어 산화물층) 또는 전기적 전도층(예를 들어 금속층)일 수 있다.
층(33)은, 예를 들어, 도너 기판의 열 산화에 의해 형성되나, 상기 층의 형성을 위한 임의의 다른 방법이 사용될 수 있다.
취성 구역의 주입은 단일 종(예를 들어 수소)으로, 그러나 또한 연속하여 주입된 여러 개의 종(예를 들어 수소 및 헬륨)으로 실시될 수 있다.
당업자는 주입되어 지는 종 및 이송되어 지는 반도체층의 물질에 따라, 적합한 주입 파라미터(특히 용량 및 에너지)를 결정할 수 있다.
비결정질화
비결정질화는 영역이 모든 그의 결정질 특성을 잃는 정도까지의 영역의 결정 격자의 와해를 말한다.
도 2B를 참조하면, 이송되어 지는 층(3)의 부분(34)은 도너 기판(31)을 덮는 층(33)을 통한 원자 종의 주입에 의해 비결정질이 된다.
주입 조건은 비결정질이 되는 부분(34)이 층(33)에 인접한 층(3)의 표면 부분이고, 취성 구역(32)의 부근에 위치한 층(3)의 매립된 부분(35)이 단결정으로 남도록 선택된다.
다른 말로는, 반도체층 내에 비결정질 영역과 단결정 영역 사이에 오직 하나의 계면이 있게 된다.
이송된 층(3)이 예를 들어 에칭, 폴리싱, 등에 의해 이송 후 얇아질 것이기 때문에, 비결정질이 되는 부분(34)은 활성층의 최종 두께 이상의 두께를 갖는다 (상기 최종층은 (3')로서 언급됨).
비결정질화를 야기하기 위해, 주입된 종은 층(3)의 물질의 원자 번호 이상의 원자 번호를 갖고, 바람직하게는 비-도펀트이다.
비결정질화 주입은 일반적으로 실온(300K)에서 실시되나, 비결정질 영역의 두께는 온도를 조절함으로써 영향을 받을 수 있다. 예를 들어, 300K 미만의 온도는 비결정질화를 촉진한다.
예를 들어, 층(3)이 실리콘인 경우, 실리콘 이온의 주입이 바람직하다. 그러나, 게르마늄, 제논 또는 아르곤의 주입이 또한 사용될 수 있다.
주입된 용량은 원하는 두께 및 부분(34)의 층 깊이의 함수로서 선택된다.
예를 들어, 층(3)이 실리콘인 경우, 주입된 실리콘의 용량은 바람직하게는 1×1013/㎠ 내지 5×1015/㎠이다.
5×1019/㎤ 이상의 실리콘 농도는 부분(34)이 완전히 비결정질이 되는 것을 가능하게 한다.
임의로, 주입은 2단계 이상으로 순차적으로 실시하여 원하는 총 용량이 주입되도록 할 수 있다.
비결정질이 제시된 두께가 되도록 하기 위해, 순차적 주입은 단일 주입에 비해 주입된 용량을 제한하는 장점을 갖는다.
이 경우, 반도체층(3)의 상이한 깊이에서 피크를 갖도록 에너지가 선택되는 2회 이상의 주입이 순차적으로 실시된다.
도 4A 및 4B는 이송되어 지는 반도체층의 제공된 두께의 부분을 비결정질이 되게하는데 필요한 용량의 시뮬레이션의 2개의 예를 나타낸다.
상기 시뮬레이션은 주입 깊이 p(Å로 표현됨)의 함수로서 주입된 농도(㎤ 당 표현됨)를 나타내는 그래프 및 몬테 카를로(Monte Carlo) 방법을 사용한다.
깊이 축에서 3500Å에 위치한 수직 점선은 취성 주입 피크를 나타낸다.
넓은 화살표는 비결정질 구역을 나타낸다.
도 4A에서, 실리콘 기판 내 실리콘 이온의 2개의 구별되는 주입을 시뮬레이션하였다: 제1 주입(히스토그램 H1)은 7×1015/㎠의 용량 및 160 keV의 에너지로, 제2(히스토그램 H2)는 1.7×1015/㎠의 용량 및 20 keV의 에너지로 실시된다. 곡선 C1은 상기 2개의 연속 주입으로 수득된 주입 분포를 나타낸다.
도 4B에서, 실리콘 기판 내 실리콘 이온의 3개의 구별되는 주입을 시뮬레이션하였다: 제1 주입(히스토그램 H1)은 2×1015/㎠의 용량 및 150 keV의 에너지, 제2(히스토그램 H2)는 5×1014/㎠의 용량 및 50 keV의 에너지, 세번째(히스토그램 H3)는 3×1014/㎠의 용량 및 10 keV의 에너지로 실시된다. 곡선 C2는 상기 3개의 연속 주입으로 수득된 주입 분포를 나타낸다.
도 5는 다양한 에너지 값에 대한 실리콘 기판 내 깊이 p(Å)의 함수로서 주입하기 위한 수소의 투여량 d(원자/㎠)를 도시한다.
단결정 부분(35)(후속 재결정화를 위한 시드층으로서 담당할 것임)을 보존하기 위해, 가장 깊은 주입 피크의 최대 깊이가 취성 구역(32) 깊이 미만이 되도록 주입 에너지가 선택된다.
게다가, 층(33)으로부터 전체 두께를 가로질러 비결정질 부분(34)이 되도록 주의를 기울인다.
게다가, 층(33)과 비결정질 부분(34) 사이의 단결정 표면 부분이 보존되는 경우, 2개의 재결정화 정면(상기 표면 부분으로부터 하나 및 부분(35)으로부터 다른 하나)이 있을 것이고, 격자-미스매치 결함은 2개의 정면 사이의 계면에서 발생할 것이다.
도 3은 취성 구역(32)의 형성을 가능하게 하는 종(피크 P) 및 이송되어 지는 반도체층의 부분(34)의 비결정질화를 가능하게 하는 종(피크 P1 및 P2)의 도너 기판(31) 내 주입 분포를 도시한다.
비결정질화 주입은 덜-깊은 피크 P2 와 취성 피크 P 사이에 위치하는, 가장 깊은 피크 P1으로, 2개의 단계에서 실시되었다.
경계(37)는 비결정질화 부분(34)을 부분(35)으로부터 분리시켜, 단결정을 남긴다.
주입 피크 P에 가장 가까운 부분(36)은 취성 주입에 의해 고도로 손상되었다.
하기에 제시되는 바와 같이, 상기 고도로 손상된 부분(36)은 유리하게는 지지 기판 상에 반도체층(3)의 이송 후에 제거될 것이다.
비결정질화 주입의 가장 깊은 피크 P1은, 그러므로 바람직하게는 고도로 손상된 부분(36) 외부에 있어야만 한다.
본 발명의 특정 실시예에 따르면, 비결정질화 단계는 도너 기판 취성화 단계 전에 실시된다.
그러나, 처음에는 가장 깊은 주입으로 진행하는 것이 바람직하다. 그러므로 주입 순서는 유리하게는 취성 주입 및 이후 비결정질화 주입으로 구성된다.
실시예에 따르면, 상기 비결정질화 단계는 지지 기판 상에 반도체층의 본딩 및 이송 전에 실시된다.
상기 특정 순서는 비결정질이 되게 하고 지지 기판의 임의의 손상 위험을 수반하지 않는 부분(34)의 일부를 더욱 정확하게 조절하는 것을 가능하게 한다.
그러나, 바람직한 실시예에 따르면, 비결정질화 단계는 지지 기판 상에 반도체층의 이송 후에 실시된다.
이 경우에는, 한편으로는 지지 기판을 손상시키지 않고(즉, 주입된 이온이 본딩 계면을 가로지르는 것을 피함), 다른 한편으로는, 반도체층의 자유 표면과 비결정질화 주입을 받는 부분 사이에, 후속 재결정화를 위한 시드로서 담당하는 단결정 부분을 보존하기 위해 충분히 정확한 비결정질화 주입을 실행하는데 주의를 기울인다.
그러나, 현재 시판되는 주입 장치는 주입의 필요한 정확성을 제공할 수 있으며, 당업자는 층(3)의 물질, 주입된 종 및 주입의 깊이에 따라 적합한 주입 파라미터를 결정할 수 있다.
비결정질화가 이송된 층 상에 실시되는 경우, 이것은 여전히 비결정질이 되어야만 하는 취성 주입의 방향에 대해 상기 층의 표면 부분이지만, 층은 상기 표면 부분을 통해 지지 기판에 본딩되므로, 비결정질화하기 위한 이송된 층의 상응하는 부분은 이 경우 본딩된 구조의 본딩 계면에 매립된다는 것을 유념한다.
본 실시예의 방법 단계는 도 7A 및 7F에 도시되며, 하기에 더욱 상세히 기재될 것이다.
본딩
실시예에 따르면, 취성화 및 비결정질화 단계 후, 도너 기판(31)을 지지 기판(1) 상에 본딩시킨다.
도 2C에 도시된 단계는, 본딩 에너지를 강화하기 위해 기판의 임의의 적합한 처리(세정, 플라즈마 활성화 등)에 의해 선행될 수 있다.
본원에 도시된 특정 실시예에 따라, 취성화 및 비결정질화 주입이 일어나는 산화물층(33)은 2개의 기판 사이의 계면에 위치하고, 본딩층의 기능을 이행한다.
대안적으로는(도시되지 않음), 취성화 및 비결정질화 주입이 일어나는 산화물층(33)의 물질 이외의 물질에서 본딩층에 의한 본딩을 실행하는 것이 요망되는 경우, 상기 층(33)은 예를 들어, 선택적 에칭, 폴리싱 및/또는 임의의 기타 기술에 의해 도너 기판(31)으로부터 제거되고, 원하는 물질 내 본딩층은 도너 기판(31) 및/또는 지지 기판(1) 상에 증착되고, 기판(31, 1)이 상기 본딩층을 통해 합쳐진다.
이러한 본딩층은 예를 들어, 금속, 실리콘화물 또는 III-V 족 반도체 물질을 포함할 수 있다.
상기 본딩층은 임의의 적합한 증착 기술에 의해, 예를 들어 지지 기판의 열 산화 또는 도너 기판 또는 지지 기판 상에 PECVD, PVD, ALD, LPCVD, CVD 또는 ECD와 같은 기술에 의한 증착에 의해 형성될 수 있다.
본딩층의 증착이 도너 기판(31) 상에 실시되는 경우, 상기 증착은 바람직하게는 반도체층의 부분(34)이 단결정 부분(35)으로부터 재결정화되기 시작하는 온도 미만의 온도, 및 도너 기판이 취성 구역(32)을 따라 균열할 것 같은 온도 미만의 온도(이는 그 자체가 재결정화 온도 미만임)에서 시행되어야만 한다.
이것은 균열 및 재결정화 단계를 분리하는 것을 가능하게 한다.
본딩층의 증착이 오로지 고온에서, 즉, 반도체층의 부분(34)이 재결정화되기 시작하는 온도 초과의 온도에서 시행될 수 있는 경우, 이는 도너 기판의 임의의 미성숙 균열을 피하기 위해, 상기 증착 온도는 도너 기판이 취성 구역(32)을 따라 균열할 것 같은 온도 미만에 남도록 실시된다.
본딩은, 필요하다면 산화물층(33) 또는 상기 기재된 바와 같은 또다른 본딩층에 의해, 도너 기판과 지지 기판을 합침으로써 실시된다.
본딩은 분자 본딩, 열압착, 또는 임의의 다른 형태의 어셈블리로 이루어질 수 있다.
본딩 에너지는 안정화 어닐링에 의해 강화될 수 있다.
또다른 실시예에 따르면(하기 도 7A 내지 7F를 참조로 하여 기재되는 방법 참조), 본딩은 취성 주입 후 그러나 비결정질화 전에 실시된다.
균열
취성 구역(32)을 따른 도너 기판(31)의 균열은 바람직하게는, 상기 언급된 안정화 어닐링 후 실행될 수 있는 열 처리의 적용에 의해 야기된다.
필요하다면, 균열 열 에너지는 기계적, 화학적 또는 다른 에너지에 의해 보충된다.
도너 기판의 나머지를 분리해낸 후, 도 2D에 도시된 구조가 수득된다.
비결정질이 되었던 부분(34)은 본딩 계면에서 층(3) 내에 매립된다.
단결정 특성이 보존되었던 부분(35)은 취성 주입에 의해 고도로 손상되었던 그것의 표면 부분(36)을 갖는다.
상기 부분(36)은 예를 들어 화학적-기계적 폴리싱(CMP)에 의해 부분(35)으로부터 제거될 수 있다.
도 2E에 도시된 바와 같이, 이후 이송된 층은 주입 및 균열과 관련된 대부분의 결함이 결핍된 단결정 표면 부분(35') 및 비결정질 매립된 부분(34)을 포함한다.
대안적으로는, 고도로 손상된 부분(36)은 하기 기술되는 오로지 매립된 부분(34) 재결정화 단계 후에만 이송된 층으로부터 제거될 수 있다.
유리하게는, 부분(36)은 부분(34)의 재결정화 후에만 제거되는데, 이는 이 때 실행되는 화학적-기계적 폴리싱이 재결정화 공정 마지막에 남아있는 비결정질 부분과 단결정 부분 사이의 계면 내 결함의 제거를 돕기 때문이다.
재결정화
재결정화는 비결정질층 부분을 이의 단결정 특성으로 되돌리는 과정을 말한다.
부분(34)의 재결정화는 고상 에피택시(SPE)에 의해 시행된다.
상기 기술은 비결정질층 및 단결정층 더미로 시작하는 단계, 비결정질층의 결정 격자가 단결정층의 결정 격자(이것은 그러므로 시드층으로서 담당함)에 근거하여 그 자체를 인지하는 온도에서 열 처리를 실시하는 단계로 이루어진다.
실리콘의 경우, 비결정질 부분(34)의 재결정화는 대략 300℃에서 시작되고; 단결정로 남아있는 이송된 층의 부분(35)이 상기 재결정화에 대한 시드로서 담당한다.
지금까지 이송된 층(3) 내에는 비결정질 부분과 단결정 부분 사이에 오직 하나의 계면(37)이 있으므로, 계면(37)을 본딩 계면 방향으로 즉, 이송된 층의 증가하는 깊이 방향으로 움직이는 오직 하나의 재결정화 정면이 형성된다.
재결정화 동안, 전위 루프가 비결정질 부분(34)과 단결정 부분(35) 사이의 계면(37)에 형성된다.
상기 전위 루프는 불순물뿐 아니라 도너 기판의 취성화를 위해 주입되었던 원자 잔류물(예를 들어 수소 및/또는 헬륨)을 포획한다.
게다가, 상기 전위 루프는 또한 주입에 의해 크게 손상되었던 부분(36) 내에 발생하는 결정질 결함을 포획한다.
따라서, 상기 부분(36)이 층(3)의 표면에 여전히 존재하는 경우 재결정화 단계가 실시될 때, 상기 결함은 이송된 층(3)의 재결정화된 부분에서 전파되지 않는다.
게다가, 재결정화 열 처리 동안, 재조합은 취성화를 위해 주입된 경질(light) 종에 의해 야기된 공극 결함 및 부분(34)이 비결정질이 되도록 주입된 중질(heavy) 종에 의해 야기된 간극 결함으로 발생된다.
상기 재조합은 오직 1회 취성 주입 후 또는 오직 1회 비결정질화 주입 후에 수득된 것보다 현저하게 적은 결정질 결함 비를 야기한다.
부분(34)의 재결정화는 유리하게는 균열 열 처리 동안 개시된다.
필요한 경우, 이것은 균열 후에, 용도에 의해 허용되는 최대 온도(예를 들어 500℃)를 초과하지 않고, 부가적인 열 처리, 예컨대 급속 열 어닐링(RTA) 또는 마이크로파 어닐링(MWA)에 의해 보충될 수 있다.
상기 제시되는 바와 같이, 부분(34)의 재결정화는 임의로 균열 전에 일어날 수 있거나, 또는 적어도 개시될 수 있다.
이것은 특히, 부분(34)이 재결정화될 수 있는 온도 초과의 온도에서 본딩층이 도너 기판 상에 증착되는 경우이다.
마감 - 이송된 층의 표면 부분의 제거
취성 주입에 의해 크게 손상된 부분(36)이 이송된 층(3) 재결정화 단계 전에 제거되지 않는 경우, 이것은 상기 단계 후에 예를 들어 화학적-기계적 폴리싱과 같은 임의의 적합한 기술에 의해 있을 수 있다.
게다가, 상기 최종 제거 단계에서, 단결정로 유지되었고 그러므로 비결정질화-재결정화에 의해 치유되지도 재활성화되지도 않은 이송된 층의 부분(35)이 또한 제거된다.
다른 마감 단계가 임의로, 예를 들어 조도를 추가로 감소시키기 위해, 이송된 층(3)에 적용될 수 있다.
도 2F는 지지 기판 상의 마감된 층(3')을 보여주고, 층(3')은 비결정질화 부분(34)의 두께보다 작은 최종 두께를 갖는다.
그러므로, 본 발명은 형성된 반도체 구조에 500℃ 초과의 온도를 적용하지 않고, 이송된 반도체 층 내 취성 주입과 관련된 결함을 교정하는 것을 가능하게 한다.
특히, 실행된 방법은 잔류 수소를 배출시키는 것, 이송된 층 내 결정질 결함을 교정하는 것 및 이송된 층이 도핑된 영역, 예를 들어 접합을 포함하는 경우 도펀트를 재활성화하는 것을 가능하게 한다.
도 6은 활성층(3)이 n-p-n 접합을 포함하는, 본 발명의 방법에 의해 수득된 구조를 도시한다.
도 7A 내지 7F는 비결정질화가 지지 기판 상에 층을 이송한 후에 실시되는, 방법의 대안적인 실시예의 단계를 도시한다.
단계의 순서는 상이하더라도, 상기 제시되었던 각각의 단계의 설명은 유효하게 남아있고 상기 상응하는 단락을 참조한다.
도 7A는 취성화 단계를 도시한다.
취성 구역(32)의 생성을 위한 이온 주입은 도너 기판(31)에서 실시된다.
상기 단계는 도 2A를 참조로 하여 기재된 단계와 유사하다.
도 7B는 본딩 단계를 도시한다.
취성화된 도너 기판(31)은 본딩층(33)을 통해 지지 기판에 본딩된다.
주입 방향에 대해 층(3)의 표면 부분에 상응하는 이송되어 지는 층(3)의 상부 부분이 그러므로 이제 도 7B에 제시되는 구조 내에 매립된다.
도 7C는 도너 기판의 분열 및 지지 기판(1) 상에 층(3)의 이송 단계를 도시한다.
도 7D는 이송된 층(3)의 비결정질화 단계를 도시한다.
상기 언급된 바와 같이, 주입 방향에 대해 이송된 층(3)의 표면 부분이 이제 본딩된 구조 내에 매립되므로, 이송된 층 내에 오직 1개의 재결정화 정면을 가지도록 하기 위해 본딩 계면까지, 비결정질화된 부분이 구조 내에 매립된다.
도 7E는 재결정화 단계를 도시하고, 재결정화에 대한 시드는 층(3)의 상부 부분이다.
도 7B는 비결정질화-재결정화 처리에 의해 처리되지 않은 이송된 층의 부분의 최종 제거를 포함하는 마감 단계를 도시한다.
실험 결과
상기 기재된 방법의 효과를 강조하기 위해, 한편으로는 통상의 방법에 따라 형성된 SOI 기판의 다수의 샘플(이하 "참조 SOI" 로서 언급됨)과, 다른 한편으로는 본 발명에 따른 비결정질화 및 재결정화가 실행된 상기 참조 SOI의 샘플 사이에서 비교 시험을 실시했다.
도 8에 제시되는 바와 같이, 참조 SOI는 그의 기저로부터 표면을 향해 실리콘 지지 기판(1), 매립된 실리콘 산화물 층(33), 및 0.4㎛ 두께 N 도핑된 실리콘 층(3b)(도펀트는 인임) 위에 0.5㎛ 두께의 P+ 도핑된 실리콘 층(3a)(도펀트는 붕소임)으로 형성된 PN 접합으로 이루어진 활성층(3')을 연속으로 포함한다.
상기 참조 SOI의 여러 샘플은 Smart Cut™ 공정에 의해 제작된다.
특히, 수소 이온은 표면에 0.5㎛의 두께 P 층(3a) 위에 0.4㎛의 두께 N 층 (3b)(산화물 층(33)에 의해 피복됨)을 포함하는 도너 기판 내에 주입된 후(주입 깊이는 약 1.1㎛임); 도너 기판은 산화물 층(33)을 통해, 실리콘 지지 기판(1) 상에 본딩되었다.
실리콘 지지 기판(1) 상에 활성층의 이송 후, 상기 층은 화학적-기계적 폴리싱(CMP)에 적용된다.
먼저, 활성층 내 수소(취성 주입으로부터)의 존재가 PN 접합의 도펀트의 탈활성화를 유도하는 것이 제시된다.
도 9A는 수소 주입(곡선 (a)) 전 및 수소 주입 후 그러나 지지 기판에 대한 본딩 전(곡선 (b)) PN 접합(N 층(3b)은 도너 기판의 표면에 있음) 상에서 실시된 SRP 측정의 곡선을 나타내고, 도너 기판(가로 좌표 0 은 도너 기판의 상부 표면(N 층(3b))에 상응함) 내에 깊이 d의 함수로서 전기적으로 활성인 원자의 농도 C(원자/㎤)를 도시한다.
곡선 (a)에서, N 및 P+ 영역이 명백하게 나타난다.
곡선 (b)에서, 전기적으로 활성인 원자의 농도는 현저하게 감소하고, 수소 주입이 PN 접합을 형성하는 도펀트를 탈활성화시킨다는 것을 보여준다.
도 9B는 SIMS에 의해 측정된 도너 기판에서 붕소(B), 인(P)(좌 세로축) 및 수소(H)(우 세로축)의 농도(원자/㎤)를 도시한다.
SRP가 전기적으로 활성인 원자의 농도를 제공하는 반면, SIMS는 전기 활성과 관계 없이 원자의 총 농도를 제공한다.
예상되는 바와 같이, P 농도는 N 층(3b)에 상응하는 상부 부분에서 큰 반면, B 농도는 P+ 층(3a)에 상응하는 하부 부분에서 크다. H 피크 농도는 약 1.1㎛에서, 취성 구역의 깊이에 상응한다.
도 10A는 지지 기판(1)에 대한 이송 및 CMP 폴리싱의 실행 후 PN 접합 내 전기적으로 활성인 원자의, SRP에 의해 측정된 농도를 도시한다.
농도는 PN 접합 대신 단일 N 층을 제공하는 전체 이송된 층(3')에 대해 실질적으로 일정하다.
도 10B는 이송된 층(3') 내 B 및 P(원자/㎤)(좌 세로축) 및 Si 및 O 원자(계수, 우 세로축)의, SIMS에 의해 측정된 농도를 도시한다.
도 10A 및 10B의 비교는 B 및 P 원자의 전기 활성이 실제 총 농도와 일치하지 않는다는 것을 보여준다.
특히, 붕소를 포함하는 상부 부분은, P 유형 층을 제공하고 N 유형 층은 제공하지 않아야만 한다.
이것은 재조합 중심의 존재에 의해 설명될 수 있다.
재조합 중심의 출현을 야기하는 것으로 가정되는, 실리콘 내 도너를 형성하는 수소의 전자 거동에 대해 더욱 상세한 사항은 "Theory of Hydrogen-Related Levels in Semiconductors and Oxides", C.G. Van de Walle, IEEE International Electron Devices Meeting (IEDM) Technical Digest, 2005, p. 400에서 발견될 수 있다.
국부적 가열의 영향을 연구하기 위해, 참조 SOI의 일부 샘플을 레이저 어닐링에 추가로 적용하였다.
이러한 레이저 어닐링은, 표면에서 실리콘의 용융 영향으로, SOI의 표면을 레이저로 조사하는 것으로 이루어진다.
도 11은 레이저로 어닐링된 SOI 내 전기적으로 활성인 원자의, SRP에 의해 측정된 농도를 도시한다.
이 도면은 심지어 SOI의 표면에서도, 프로파일은 P층의 것이 아님을 보여주고, 붕소가 레이저 어닐링에 의해 재활성화되지 않았음을 의미한다.
또한, 레이저 어닐링은 SOI의 더욱 면밀한 부분에서 임의의 영향을 갖지 않는다.
본 발명에 의해 제공되는 바와 같은 활성층의 비결정질화 후 재결정화의 효과를 확인하기 위해, 활성층의 부분을 비결정질화하였다.
이러한 시험을 위해, 0.25㎛의 두께를 갖는 P+ 층(3a)의 오로지 표면 부분(34)만을 비결정질화하였고; 활성층(3')의 나머지는 단결정을 유지시켰다.
마지막에, 2x1015cm-2의 용량으로 실리콘 원자의 주입을 150 keV의 에너지로 주입하였다.
이후, 상기 비결정질 부분을 10시간 동안 500℃에서 SPE에 의해 재결정화하였다.
도 12A는 비결정질화 부분(34)의 재결정화 후 PN 접합 내 전기적으로 활성인, SRP에 의해 측정된 농도를 도시한다.
전기적으로 활성인 B 원자 내 농도가 지지 기판 상에 활성층을 이송한 후 유의하게 더욱 커진다는 것이 제시될 수 있다.
이것은 비결정질화-재결정화 처리가 처리된 층 내 도펀트를 재활성화시킬 수 있다는 것을 보여준다.
이것은 추가로, 이송된 층(3') 내 B, P, 및 H(원자/㎤)(좌 세로축) 및 Si 및 O 원자(계수, 우 세로축)의, SIMS에 의해 측정된 농도를 도시하는 도 12에 의해 확인된다.
상기 도면 상에, B 원자의 총 농도는 전기적으로 활성인 B 원자의 농도와 실질적으로 유사하다는 것이 제시될 수 있고, 이는 B 원자가 재활성화되었다는 것을 보여준다.
또한 비결정질화된 다음 재결정화된 부분(34)에서 H 농도가 현저하게 감소한다는 것을 볼 수 있다.
게다가, 도 12A에 제시된 H 농도는 SIMS 장치의 검출 한계에 상응한다.
H 원자의 배출은 비결정질화 층의 재결정화 동안 원자의 재배열로 인한 것이다.
그러므로 도 12A 및 12B는 수소의 배출이 도펀트의 재활성화 및 도핑된 층의 전기 활성의 회수에 직접적인 영향을 준다는 것을 보여준다.
상기 실험 결과는 오로지 본 발명의 효과를 증명하는 것으로만 제시된다는 것을 유념한다.
물론, 본 발명은 상기 실시예에 제한되지 않는다.

Claims (16)

  1. (a) 이송되는 단결정층(3)의 범위를 정하는 취성 구역(32)을 도너 기판(31) 내에 형성하기 위해 도너 기판으로 불리는 기판(31) 내에 원자 종을 주입하는 단계로서, 이송되는 단결정층(3)은 제1 부분(34) 및 제2 부분(35)을 포함하고, 상기 제1 부분(34)은 이송되는 단결정층(3)의 표면 부분이고, 상기 제2 부분(35)은 이송되는 단결정층(3)의 매립된 부분인, 단계;
    (b) 지지 기판(1)에 상기 도너 기판(31)을 본딩시키는 단계;
    (c) 상기 지지 기판(1) 상에 상기 단결정층(3)을 이송하기 위해 상기 취성 구역(32)에서 상기 도너 기판(31)을 균열시키는 단계; 및
    (d) 상기 이송된 단결정층(3)의 일부를 제거하여 최종 단결정층(3')을 남기는 단계;를 포함하며,
    이송된 상기 단결정층(3)의 상기 제1 부분(34)이, 상기 단결정층(3)의 제2 부분(35)의 결정 격자를 와해시키는 것 없이 비결정질이 되도록 하는 단계로서, 상기 제1 부분(34)의 두께는 상기 최종 단결정층(3')의 두께를 초과하는, 단계; 및
    상기 단결정층(3)의 비결정질인 상기 제1 부분(34)을 재결정화시키는 단계로서, 상기 제2 부분(35)의 결정 격자는 재결정화를 위한 시드(seed)의 역할을 하고, 상기 재결정화는 500℃ 미만의 온도에서 수행되는, 단계;를 더 포함하는 것을 특징으로 하는 지지 기판(1) 상에 단결정 반도체층(3)을 이송하기 위한 방법.
  2. 제1항에 있어서,
    상기 단결정층(3)의 상기 제1 부분(34)의 비결정질화는 상기 주입 단계 (a) 전에 시행되는 것을 특징으로 하는 지지기판 상에 단결정 반도체층을 이송하기 위한 방법.
  3. 제1항에 있어서,
    상기 단결정층(3)의 상기 제1 부분(34)의 비결정질화는 상기 주입 단계 (a) 후에 시행되는 것을 특징으로 하는 지지기판 상에 단결정 반도체층을 이송하기 위한 방법.
  4. 제1항에 있어서,
    상기 단결정층(3)의 상기 제1 부분의 비결정질화는 상기 이송 단계 (c) 후에 시행되는 것을 특징으로 하는 지지기판 상에 단결정 반도체층을 이송하기 위한 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 비결정질화는, 상기 제1 부분(34)에서, 원자 종의 원자 번호가 상기 단결정층(3)의 상기 반도체 물질의 원자 번호보다 크거나 동일한 원자 종의 주입을 포함하는 것을 특징으로 하는 지지기판 상에 단결정 반도체층을 이송하기 위한 방법.
  6. 제5항에 있어서,
    상기 단결정층(3)의 상기 반도체 물질은 실리콘이며, 상기 제1 부분(34)의 비결정질화를 위해 주입되는 원자 종은 실리콘, 게르마늄, 제논 및 아르곤 중 적어도 하나인 것을 특징으로 하는 지지기판 상에 단결정 반도체층을 이송하기 위한 방법.
  7. 제6항에 있어서,
    상기 제1 부분(34)의 비결정질화를 위해 주입된 원자 종은 실리콘이며 상기 주입된 용량은 5×1012/㎠ 이상인 것을 특징으로 하는 지지기판 상에 단결정 반도체층을 이송하기 위한 방법.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 이송된 층(3)의 제1 부분(34)의 재결정화는 고상 에피택시(SPE)에 의해 수행되는 것을 특징으로 하는 지지기판 상에 단결정 반도체층을 이송하기 위한 방법.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 도너 기판(31)은, 금속, 실리사이드 및 III-V 족 반도체 중 적어도 하나의 물질로 이루어진 본딩층을 통해 지지 기판(1)에 본딩되며, 상기 본딩층은 상기 취성 구역(32)의 형성 및 이송된 상기 단결정층의 제1 부분(34)의 비결정질화 이후에 상기 도너 기판(31) 위에 증착되는 것을 특징으로 하는 지지기판 상에 단결정 반도체층을 이송하기 위한 방법.
  10. 제9항에 있어서,
    상기 본딩층이 증착되는 온도는 상기 제1 부분(34)이 재결정화되기 시작하는 온도 미만인 것을 특징으로 하는 지지기판 상에 단결정 반도체층을 이송하기 위한 방법.
  11. 제9항에 있어서,
    상기 본딩층이 증착되는 온도는 상기 제1 부분(34)이 재결정화되기 시작하는 온도 및 상기 도너 기판(31)을 균열시키는 단계가 수행되는 온도 사이에 있는 것을 특징으로 하는 지지기판 상에 단결정 반도체층을 이송하기 위한 방법.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서,
    균열 후에 상기 취성 주입에 의해 손상된 상기 이송된 단결정 반도체층(3)의 표면 부분(36)이 제거되는 것을 특징으로 하는 지지기판 상에 단결정 반도체층을 이송하기 위한 방법.
  13. 제12항에 있어서,
    상기 제거는 재결정화 후에 수행되는 것을 특징으로 하는 지지기판 상에 단결정 반도체층을 이송하기 위한 방법.
  14. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 이송된 반도체층(3)은 도핑된 영역을 포함하며,
    상기 도핑된 영역은 접합(junction)인 것을 특징으로 하는 지지기판 상에 단결정 반도체층을 이송하기 위한 방법.
  15. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 지지 기판(1)은 전자 장치, 상호 접속 및 금속 구역 중 적어도 하나를 포함하는 것을 특징으로 하는 지지기판 상에 단결정 반도체층을 이송하기 위한 방법.
  16. 제1항 내지 제4항 중 어느 한 항에 있어서,
    단계 (d)에서, 상기 제2 부분(35)은 상기 제1 부분(34)의 재결정화 후 상기 이송된 층으로부터 제거되는 것을 특징으로 하는 지지기판 상에 단결정 반도체층을 이송하기 위한 방법.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2987166B1 (fr) 2012-02-16 2017-05-12 Soitec Silicon On Insulator Procede de transfert d'une couche
US9490201B2 (en) * 2013-03-13 2016-11-08 Intel Corporation Methods of forming under device interconnect structures
FR3009428B1 (fr) * 2013-08-05 2015-08-07 Commissariat Energie Atomique Procede de fabrication d'une structure semi-conductrice avec collage temporaire via des couches metalliques
DE102013016669A1 (de) * 2013-10-08 2015-04-09 Siltectra Gmbh Kombiniertes Herstellungsverfahren zum Abtrennen mehrerer dünner Festkörperschichten von einem dicken Festkörper
US10083854B2 (en) * 2014-06-24 2018-09-25 Ev Group E. Thallner Gmbh Method and device for surface treatment of substrates
CN106489187B (zh) * 2014-07-10 2019-10-25 株式会社希克斯 半导体基板和半导体基板的制造方法
CN105374871B (zh) 2014-08-22 2020-05-19 联华电子股份有限公司 鳍状结构及其形成方法
CN105140107B (zh) * 2015-08-25 2019-03-29 上海新傲科技股份有限公司 带有电荷陷阱和绝缘埋层衬底的制备方法
FR3045934B1 (fr) 2015-12-22 2018-02-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’un empilement de dispositifs electroniques
FR3045935B1 (fr) 2015-12-22 2018-02-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’un empilement de dispositifs electroniques.
JP6945703B2 (ja) * 2016-12-12 2021-10-06 株式会社Ｓｃｒｅｅｎホールディングス ドーパント導入方法および熱処理方法
FR3061803B1 (fr) * 2017-01-11 2019-08-16 Soitec Substrat pour capteur d'image de type face avant et procede de fabrication d'un tel substrat
CN112243568B (zh) * 2018-06-22 2021-12-28 日本碍子株式会社 接合体及弹性波元件
WO2019244461A1 (ja) * 2018-06-22 2019-12-26 日本碍子株式会社 接合体および弾性波素子
FR3091619B1 (fr) * 2019-01-07 2021-01-29 Commissariat Energie Atomique Procédé de guérison avant transfert d’une couche semi-conductrice
FR3100083B1 (fr) * 2019-08-20 2021-09-10 Commissariat Energie Atomique Procédé de guérison d’une couche implantée comprenant un traitement thermique préalable à une recristallisation par recuit laser
FR3106236B1 (fr) * 2020-01-15 2021-12-10 Soitec Silicon On Insulator Procédé de fabrication d’un capteur d’image
FR3108787B1 (fr) * 2020-03-31 2022-04-01 Commissariat Energie Atomique Procédé basse température de transfert et de guérison d’une couche semi-conductrice
FR3116943B1 (fr) 2020-12-01 2023-01-13 Commissariat A Lenergie Atomique Et Aux Energie Alternatives Substrat donneur pour le transfert d’une couche mince et procede de transfert associe

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101015159B1 (ko) 2006-03-13 2011-02-16 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 지지 기판에 에피탁시에 의해 수득된 비결정질 물질의 하나이상의 박층을 포함하는 구조물을 제조하는 방법 및 이러한 방법에 따라 수득된 구조물

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4749660A (en) * 1986-11-26 1988-06-07 American Telephone And Telegraph Company, At&T Bell Laboratories Method of making an article comprising a buried SiO2 layer
US20050280155A1 (en) 2004-06-21 2005-12-22 Sang-Yun Lee Semiconductor bonding and layer transfer method
EP1037272A4 (en) * 1997-06-19 2004-07-28 Asahi Chemical Ind SILICON ON ISOLATOR (SOI) SUBSTRATE AND SEMICONDUCTOR COMPONENT AND METHOD FOR THE PRODUCTION THEREOF
WO2004010481A1 (en) * 2002-07-24 2004-01-29 William Carr Method of manufacture of a multi-layered substrate with a thin single crystalline layer
US7179719B2 (en) * 2004-09-28 2007-02-20 Sharp Laboratories Of America, Inc. System and method for hydrogen exfoliation
JP5113999B2 (ja) * 2004-09-28 2013-01-09 シャープ株式会社 水素イオン注入剥離方法
FR2934925B1 (fr) * 2008-08-06 2011-02-25 Soitec Silicon On Insulator Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage.
US20100216295A1 (en) * 2009-02-24 2010-08-26 Alex Usenko Semiconductor on insulator made using improved defect healing process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101015159B1 (ko) 2006-03-13 2011-02-16 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 지지 기판에 에피탁시에 의해 수득된 비결정질 물질의 하나이상의 박층을 포함하는 구조물을 제조하는 방법 및 이러한 방법에 따라 수득된 구조물

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