CN1836320A - 由双面施予晶片生成半导体材料薄层的方法 - Google Patents
由双面施予晶片生成半导体材料薄层的方法 Download PDFInfo
- Publication number
- CN1836320A CN1836320A CNA2004800230633A CN200480023063A CN1836320A CN 1836320 A CN1836320 A CN 1836320A CN A2004800230633 A CNA2004800230633 A CN A2004800230633A CN 200480023063 A CN200480023063 A CN 200480023063A CN 1836320 A CN1836320 A CN 1836320A
- Authority
- CN
- China
- Prior art keywords
- wafer
- thin layer
- weakening region
- layer
- insulating barrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000463 material Substances 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 62
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 239000012212 insulator Substances 0.000 claims abstract description 5
- 238000004064 recycling Methods 0.000 claims abstract description 5
- 230000003313 weakening effect Effects 0.000 claims description 42
- 230000004888 barrier function Effects 0.000 claims description 35
- 238000005498 polishing Methods 0.000 claims description 29
- 238000005516 engineering process Methods 0.000 claims description 16
- 230000003647 oxidation Effects 0.000 claims description 15
- 238000007254 oxidation reaction Methods 0.000 claims description 15
- 238000003486 chemical etching Methods 0.000 claims description 14
- 238000000926 separation method Methods 0.000 claims description 13
- 239000002245 particle Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 8
- 230000002146 bilateral effect Effects 0.000 claims description 6
- 239000011261 inert gas Substances 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 235000012431 wafers Nutrition 0.000 description 95
- 230000003746 surface roughness Effects 0.000 description 8
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 230000002950 deficient Effects 0.000 description 5
- 230000006872 improvement Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000013519 translation Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000002048 anodisation reaction Methods 0.000 description 2
- 239000012530 fluid Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000446313 Lamella Species 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000001680 brushing effect Effects 0.000 description 1
- 239000003518 caustics Substances 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 238000012958 reprocessing Methods 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02032—Preparing bulk and homogeneous wafers by reclaiming or re-processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
一种用于由施予晶片来生成选自半导体材料的材料薄层的方法，包括下列连续的步骤：(a)以和薄层厚度基本上一致的深度在晶片内其第一表面之下形成第一弱化区，(b)在第一弱化区的表面(level)上从晶片上分离第一薄层，该第一薄层作为晶片的一部分，位于邻接于第一表面的第一弱化区一侧，(c)以和薄层厚度基本上一致的深度在晶片内其第二表面之下形成第二弱化区，(d)在第二弱化区的表面(level)上从晶片上分离第二薄层，该第二薄层作为晶片的一部分，位于邻接于第二表面的第一弱化区一侧。这些步骤依次进行，没有中间的再循环步骤，从而省略了再循环操作。以及该方法特别是在绝缘体上半导体结构的生产中的应用。
Description
技术领域
本发明涉及一种由所谓的施予晶片生成半导体材料薄层的方法。
背景技术
公知的方法，特别是Smart-cut型(尤其是如在文献FR2681472中所描述的)等公知方法，使得从施予晶片来获取半导体薄层成为可能。
这些方法主要基于采用了两个步骤：
1)以和预定薄层厚度基本上一致的深度在晶片表面之下形成弱化区，
2)在弱化区的表面(level)上从晶片上分离薄层，该薄层作为晶片的一部分，位于邻接于分离侧表面的弱化区一侧。
通常优先于这种两步法进行制备或者再循环晶片的步骤，这是为了获得表面粗糙度的改善，目的是提高至少在分离侧的晶片表面平整度(planarity)。
然而，这种再循环操作通常并不能充分改善粗糙度以达到薄层制造的标准，之所以建立所给出的这些预设粗糙度标准，是考虑到为了确保分离薄层在支撑部或者另外一层之上随后的良好结合，以及/或者是为了最终获得具有足以提供一种高品质结构的均一厚度的层，特别是在很薄的薄层例如通常的SOI结构(表示“绝缘体上硅”)的情况下。
因此，通常在分离侧施予晶片的表面上进行用于粗糙度改善的精加工(finishing)步骤，目的是在再循环步骤之后改善额外的残余的粗糙度以便遵从于所述的标准。
之后在其粗糙度已经在精加工步骤期间进行了改善的表面上进行两步分离法，目的是一方面提供可以随意结合在支撑部之上的薄层，另一方面将施予晶片减少了薄层的厚度。
随后在对其实施再循环和表面改善的另一步骤之后，这种施予晶片能够被再生用于制造第二薄层。
尽管这种方法类型对于薄层制造已经带来了一些真正的进步，特别是在SOI结构的制造中，但是仍旧希望能够对其进行改进，尤其是在效率、速度和制造成本方面，以及特别的是要减少制造步骤的数量。
因此充分减少所需要的再循环步骤的数量将是必需的。
例如，可以想象在施予晶片的每一个表面上都形成弱化区，之后同时分离两个薄层，正如在文献EP 0961312以及US 5856229中举例指出的那样，从而在两次分离之间免除了中间的再循环。
然而，紧随这种双侧分离之后的这种双侧移植(implantation)包括额外的技术加工难度，例如需要将施予晶片翻转以形成第二弱化区，这样就增加了污染以及电子和机械损坏的危险，还需要大型且昂贵的设备来同时将两个受体晶片结合到施予晶片的两侧表面上，并且由于处理和工艺作业两者同时被提高，因此需要各种不同的加工步骤更高难度的协调。
由于这些原因，后面的这些方法与前面的那些相比并不能构成技术进步，反而还导致了所不期望的额外的技术难度。
发明内容
本发明的一个目的是通过提供用于由施予晶片来生成选自半导体材料的材料薄层的方法来改进现状，其特征在于其包括下列连续的步骤，没有中间的再循环步骤，依次为：
(a)以和薄层厚度基本上一致的深度在晶片内其第一表面之下形成第一弱化区，
(b)在第一弱化区的表面(level)上从晶片上分离第一薄层，该第一薄层作为晶片的一部分，位于邻接于第一表面的第一弱化区一侧，
(c)以和薄层厚度基本上一致的深度在晶片内其第二表面之下形成第二弱化区，
(d)在第二弱化区的表面(level)上从晶片上分离第二薄层，该第二薄层作为晶片的一部分，位于邻接于第二表面的第一弱化区一侧。
如下是根据本发明的方法的一些优选但是非限定性的特征：
-步骤(a)之前的施予晶片是在先的薄层生成期间被用过之后被再循环的晶片，并且该方法在步骤(a)之前进一步包括至少一个精加工这种再循环施予晶片的表面条件的步骤，
-该方法进一步包括在步骤(d)之后再循环施予晶片的步骤，紧跟着是以同样的方式精加工再循环晶片的表面条件的步骤，目的是在随后的薄层生成期间可再循环利用，
-再循环步骤包括采用双侧抛光，
-精加工步骤包括采用从机械抛光、化学-机械抛光、牺牲氧化、化学蚀刻、等离子辅助化学蚀刻以及在惰性气体中进行退火这些方法中选择的至少一种技术，
-该方法进一步包括在步骤(a)和(b)之间以及在步骤(c)和(d)之间分别在其第一和第二表面上，将施予晶片结合到两个独立的目标衬底之上的独立的步骤。
-该方法进一步包括在步骤(b)之前在晶片上形成绝缘层的步骤，
-绝缘层是通过硅表面的热氧化或者是通过SiO2的沉积而形成的SiO2层，
-利用通过在弱化区的深度上的晶片的各个表面注入原子粒子，形成至少一个弱化区，
-通过施予晶片材料的表面层的孔隙化(porosification)，形成至少一个弱化区，以及通过在孔隙化的层上的沉积半导体材料形成相关的薄层，
-利用能量输入实施至少一步薄层分离步骤，
-该方法在步骤(d)之前，进一步包括下列步骤：
-检查晶片第二表面的质量，以及
-如果晶片第二表面的检测质量低于最低可接受质量值，实施改善所述第二表面质量的步骤。
-键合界面层是绝缘层，且从随后紧跟着第二表面厚度改善的移除绝缘层和移除氧化层中选择精加工步骤，
-紧跟着精加工步骤的是在晶片上再次形成绝缘层的步骤，
-再次形成的绝缘层是通过硅表面的热氧化或者通过SiO2的沉积而形成的SiO2层，
-精加工步骤包括利用选自包括机械抛光、化学-机械抛光、牺牲氧化、化学蚀刻、等离子辅助化学蚀刻以及在惰性气体中进行退火的组的技术，
-该方法进一步包括在步骤(d)之后实施晶片的再循环的步骤。
本发明还涉及将如上所述的方法用在绝缘体上半导体结构的生产中的应用。
附图说明
通过阅读下面参照附图对于其以非限定性实例形式给出的优选实施例的详细说明，本发明的其它方面、目的以及有益效果将变得更加鲜明，其中：
图1a到1h按步骤描绘了用于生成根据本发明的两个薄层的方法；
图2示出用在根据本发明的方法中的抛光或者CMP装置的透视图；
图3示出用在根据本发明的方法中的抛光或者CMP装置的顶视图；
图4示出用在根据本发明的方法中的CMP装置的顶视图。
这里将要指出的是，用图1a到1i所表示的图是示意性的，并不代表在空间尺寸方面的真实情况，因为做出这些图的唯一目的就是最理想的说明根据本发明的方法的规则。
具体实施方式
参见图1a，半导体材料比如单晶硅的施予晶片10具有表面11和12，如下面所说明的由所述表面交替获得薄层。
晶片10具有介于几十微米和几毫米之间的典型厚度。
晶片10的表面11和12具有“崭新”或者处于未加工状态的晶片的典型特征，也就是说晶片从其被制造起没有使用过。
图1a表示处于未加工状态的晶片10，其通常具有制造之后会遇到的特征，也就是在其前表面(图1a上的表面11)上的低平均粗糙度以及在其背面(图1a上的表面12)上的大平均粗糙度。
此外，这里需要指出的是，平均背面粗糙度在中型晶片(例如具有200mm的直径)的情况下通常比大型晶片(例如具有300mm的尺寸)的情况下更大。
然而在晶片10的一个具体的配置中(未示出)，其可以具有其它的特性，比如两个表面11和12每一个都具有大平均粗糙度(例如在磨削和研磨操作之后)。在这种情况下两个表面11和12在再循环步骤期间可以例如通过同时进行双侧抛光来被重整。
在晶片10的另一个具体的配置中(未示出)，其具有两个具有低平均粗糙度的表面11和12(也就是说接近于良好结合所必需的标准)。
随后施予晶片10的表面11可以足够平整从而遵从表面条件方法的惯例标准，从而使得随后从晶片获得的薄层能够被正确结合到支撑部等之上，和/或者为了最后得到具有充分均匀厚度的薄层。其中这些标准涉及表面粗糙度，并且它们通常取决于将被生成的薄层的厚度。
例如，通常这些标准规定出表面粗糙度的最大可接受值，在该值之下，这些表面11和12的表面条件必须展现出是为了能够开始如下所述的形成薄膜的工艺。
通常由基于利用原子力或者AFM显微镜(表示“原子力显微镜”)而得到的粗糙度测量值来确定的粗糙度标准偏差值或“RMS”值(表示“均方根”)从而限定最大表面粗糙度值。
典型的，粗糙度的最大可接受值是大约5埃的RMS粗糙度，这是在层表面上1微米1微米的区域测量中测得的。
在多数情况中，特别是当具体的薄层从晶片10被充分形成时，晶片10的表面粗糙度与这个可接受值相比仍旧太大，因此，对晶片10的表面11的表面条件进行精加工是有利的。
通过采用精确粗糙度改善来进行这种精加工步骤，从而最后遵从于由制造者所规定的标准。
下面将说明可以被用作这种精加工步骤的几种技术。
图1b中示出了精加工步骤之后的晶片10。
参见图1c，第一表面11的粗糙度目前对于形成薄层来说是可以接受的，可以很方便地进行在施予晶片10上形成绝缘层13的步骤。
例如，可以通过常规技术比如硅表面的热氧化或者SiO2的沉积来形成SiO2绝缘层13。
之后获得覆盖有SiO2绝缘层13的施予晶片10。
这种绝缘层13可以由除了SiO2之外的其它材料比如Si3N4(随后例如通过氮化施予晶片10的硅表面形成绝缘层13)或者SiOxNy组成。
需要指出的是，在施予晶片10的第二表面12的平面上形成绝缘层13通常伴随有在具有下面半导体材料的界面18的平面上，在绝缘层13之下平均粗糙度的降低。这是因为绝缘层13的形成通常具有平整平均表面粗糙度的性能。
例如，当绝缘氧化层13的厚度被形成的很大时，第二表面12的氧化相应的更多削弱了其粗糙度；此外，这种性能可以作为平整技术被单独用在一些应用中，被称为“牺牲氧化”技术。
参见图1d，随后在第一表面11之下以基本上相应于试图得到的薄层厚度的深度来形成晶片10的第一弱化区14。
典型的，采用根据本发明的本方法生成的薄层厚度介于几百纳米和几微米之间。
规定弱化区比在晶片10剩余部分内发现的那些具有更弱和/或者更少的内部原子键。因此，这是一个在施加外能量时能在晶片10的剩余部分之前趋于断裂的区域。
可以很方便的使得弱化区14基本上很平并和表面11所限定的平面相平行。
下面将说明生成弱化区14的两种优选方法。
现在参见图1e，在弱化区14的平面上从晶片10分离第一薄层21，薄层21成为位于表面11和弱化区14之间的晶片的一部分。
在先进行完随意设置有绝缘层13(其形成结合界面)的表面11和目标衬底24之间的结合之后，完成薄层21的分离。
在结合界面绝缘层13存在于第一薄层21和/或绝缘层存在于目标衬底24上的情况下，可以方便的进行热处理，目的是加强结合。
随后获得包括目标衬底24、绝缘层13a以及被分离的第一薄层21的结构20a。
如果被分离的第一薄层21由硅组成，并且如果绝缘层13的厚度足以提供充分的电绝缘，那么就可以得到“绝缘体上硅”(SOI)结构20a。
在所有的情况下，随后可以对被分离的第一薄层21的厚度和表面粗糙度进行改善，特别是通过一次或者多次处理比如机械抛光、化学-机械平整(CMP)、牺牲氧化、化学蚀刻、等离子辅助化学蚀刻以及在惰性气体中(特别是在氢气中)进行退火，以本身是公知的方式进行。
根据常规的分离技术，在第一次分离之后剩余的施予晶片10具有位于其第一表面11上的环19a，其基本上构成了被分离的第一薄层21的负极对称物。
在形成第二弱化区17之前，正如将要参照图1f所进行说明的，特别是为了确定表面的完整性，可以很便利的进行对于表面12的表面条件进行检查的操作，其包括表面品质的测量或评估。
例如，测量粗糙度并检测擦伤、降低质量的缺陷、污染或者独立的微粒存在与否是有可能的。
在这种测量给出品质遵从了标准，并且因此使得从表面12相同的侧分离第二薄层成为可能的情况下，如图1f所示，随后形成该第二薄层。
相反，特别是由于这些在生成第一薄层21期间产生的缺陷(颗粒污染、微小擦伤等)，或者是由于最初在第二表面12上存在的粗糙(见图1a)，在这种测量给出与标准相比品质并不足够优良的情况下，随后进行第二次精加工步骤，目的是改善表面12的表面条件，并特别是为了使得粗糙度值满足标准。
通过和第一次精加工步骤相同的技术可以方便的进行该第二次精加工步骤。
仍旧是在本第二实施例情况的范围之内，并且具体是在当绝缘层13存在于晶片10的表面上时的情况下，这种粗糙度改善可以包括：
·移除绝缘层13，或者
·移除绝缘层13，随后以该方式对露出的表面12进行厚度改善(实际上就是在图1e中表示出的界面18)。
该选择主要依赖于在表面12上的粗糙度缺陷或者其它缺陷的程度，正如在前面提到的检查操作中所显示的。
优选通过化学手段进行绝缘层13的移除，特别是利用试剂进行侵蚀，例如在硅的薄层21的情况下采用氢氟酸。如果为了形成结合界面而需要存在绝缘层13，随后在精加工步骤之后就可以进行晶片10的表面再次氧化的步骤。
之后得到高品质的第二表面12，正如图1f所示的，特别是具有非常小的粗糙度的表面。
第二表面12的这步精加工步骤，能够充分使其从施予晶片10进行第二层的分离(参照图1g中的薄层22)，所述步骤的执行比在所述的第一次分离之后第一表面11的再循环的标准步骤更简单，进行该步骤是为了第二层分离做准备，并作为现有技术中的一种情况。
特别的，和再循环相对比，精加工步骤处理表面12，其中：
-填埋粗糙处(也就是，界面18)；
-在边界处没有中断，从而在分离之后在表面11上有了那些环19a；
-在将其移除之后，在绝缘层13的平面上平整度最大，通常比第一次分离之后的表面15的情况要好，具体是因为该自然平整是通过形成绝缘层13的操作来提供的(如上所述)。
然而，在表面12的表面情况需要额外的工作量、或者额外的耗时工作的极端情况下，为了通过精加工步骤进行补偿，之后要将晶片10送入再循环。然而，如果所有的处理预防措施都已经被采用，这种极端情况将很少发生。
参见图1f，随后在晶片10内，在其第二表面12之下并以和将被分离的薄层的期望厚度基本上一致的深度来形成第二弱化区17。
其中形成该第二弱化区17的方式可以和用于形成第一弱化区14的方式相同。
参见图1g，在第二弱化区17的平面上从晶片10分离第二薄层22，被分离的第二薄层22成为基本上位于第二表面12和第二弱化区17之间的晶片10的一部分。
为了分离第二薄层22以及将其附加到第二目标衬底26上所应用的一项技术或者多项技术可以和那些用于分离第一薄层21的技术一样。
随后获得包括第二目标衬底26、绝缘层13b和被分离的第二薄层22的第二结构20b。
其中处理第二薄层22的表面条件的方式可以和其中处理第一薄层21表面的方式相同。
根据常规的分离技术，在第一次分离之后剩余的施予晶片10具有位于其第二表面12上的环196a，其基本上构成了被分离的第二薄层22的负极对称物。
因此，根据本发明的方法可以从同一施予晶片10上生成两个薄层21和22而并不需要随后进行中间再循环步骤，已知这种再循环总是降低制造速度，尤其是在晶片需要被传送到在地理位置上和分离薄层的场所相分离的再循环场所的时候。仅仅随意进行简单的精加工步骤，包括辅助的粗糙度改善。
参见图1h，减少了薄层21和22的厚度的晶片10可以被实施再加工步骤，在此期间，其新表面15和16的粗糙度被改善，这样使得该方法能够被重复采用，并且在下一次再循环之前能够生成两个新的薄层。
特别的，随后为了进行施予晶片10的快速再循环，可以进行双侧抛光(也就是说抛光同时作用于施予晶片10的两个表面15和16)。
现在将描述用于根据本发明的方法的技术实施的优选技术。
生成弱化区14和17的第一优选方式包括Smart-cut型的方法，也就是说分别通过晶片10的表面11或者表面12注入粒子(species)，弱化区14和17的深度基本上和晶片10中各种物质的渗入深度相一致。
所讨论的粒子优选为离子，特别是氢离子，通过离子轰击机器或者通过等离子体机器来将它们注入。
在优选实施例中，如上所述，在注入之前在晶片10的表面上形成绝缘层13。
根据变化示例，另一种原子粒子的注入将优先于形成弱化区14或者17的注入。所述另一种注入优选是离子注入，例如氢粒子或者氢和硼粒子的离子注入，其主要目的是在将来的弱化区的平面上产生缺陷，目的是限制随后将注入的粒子。
在另一优选实施例中，在粒子注入期间和/或其之后进行热处理，目的是加强在其弱化区14和17的平面上对施予晶片10的弱化。
随后通过输入热所产生的能量进行薄层21或22的分离，优选通过热处理装置在代表性的位于300℃和500℃之间的温度范围内在硅薄层21或者22的情况下进行，和/或机械生成，优选通过在晶片10上施加机械力的装置生成。
生成弱化区14或17的第二种方式包括在结晶材料初始晶片的每一表面上形成多孔的半导体层，例如通过阳极化进行(anodization)。
随后通过在多孔层上的外延生长，优选通过“CVD”技术(表示“化学气相沉积”)可以产生形成将被分离的薄层21和22的半导体材料层。
随后优选在表面上氧化具有多孔层和沉积层21或22的晶片10，目的是形成绝缘层13，其将在被附加到目标衬底期间形成结合界面层。
优选地通过输入能量，进行薄层21或者22的分离，优选地分别在弱化区14或17的平面上，通过液体喷射装置，特别是通过液体比如水的喷射装置施加机械能。
参见图2，描述用于进行试图改善晶片10表面11和12粗糙度的精加工或者再循环步骤的设备。安装在旋转驱动轴600上的抛光头200具有能够支持住晶片10的腔。通过被按压也能够旋转的抛光板100来闭合抛光头200的腔，从而封装板和头之间的晶片10。
抛光头200最好覆盖有编织物。
沿着轴600向抛光头施加力1，使得晶片10和头200腔的内表面以及板100的上表面相接触。
头200及板100各自对于晶片10的转动部件2和4在其表面11和12上产生摩擦，从而同时抛光这些表面。
在优选实施例中，伴随有晶片10的抛光头200沿着特定路径移至抛光板100的上表面之上，目的是最理想的均匀抛光表面11和12。例如，这种移动可以是沿着特定轴的往复平移，或者是旋转和平移(螺旋)的混合运动。
在另一优选实施例中，根据所谓CMP法(表示“化学-机械平整”)能够将机械抛光、注入的磨损颗粒(比如硅颗粒)的磨损以及化学蚀刻结合起来。
在又一实施例中，抛光设备包括能够支持住多个晶片的抛光头200。
参见图3示出该设备的一个具体实施例。该装置和图2中的装置相似，这回是具有支持3个晶片10a、10b和10c的抛光头200。
在优选方案中，这种抛光头200沿着径向的轴6以往复平移移动3相对于抛光板100进行移动，并结合有抛光头200的旋转移动，从而晶片10a、10b和10c对于抛光板100分别螺旋运动，从而在表面上均匀抛光每一晶片的表面11和12。
参见图4，示出了用于进行抛光步骤的化学-机械平整设备。该设备具有三个抛光板100a、100b和100c，以及三个液体喷嘴300a、300b和300c。连接在一起的三个抛光头200a、200b和200c与旋转轴700等间距分离，且可以相对其进行移动。
该抛光板100a、100b和100c优选地且分别地和刷光装置400a、400b和400c相接触，从而能够从板上有规则的移除表面残渣。
在该设备的一个工作方案中，板100a和头200a按照与图2所说明的相同的方式进行晶片10表面11和12的抛光。除了机械抛光之外，喷嘴100a可以释放使其可以进行化学蚀刻的腐蚀剂，或者可选择的，释放使其可以进行机械蚀刻的研磨剂。
随后借助于头100a围绕轴700的旋转移动，该抛光头100a将晶片10与第二抛光板100b对齐，最后和第三抛光板100c对齐，这是为了借助于通过喷嘴300b和300c注入的液体分别进行清除晶片10表面的处理。
当然为了进行晶片10的表面11和12的粗糙度改善也可以采用其它的机械或者化学-机械抛光法。特别的，可以提到的有牺牲氧化、化学蚀刻、等离子辅助化学蚀刻以及在惰性气体中退火。
上面所描述并谈到的各种不同的方法可以特别地以更复杂的方式应用，从而可以进行选择性的粗糙度改善，也就是说，在晶片10的表面11和12上不同的粗糙度改善，例如起到预先在这些表面上进行的以及检测出某些区域比其它区域粗糙的粗糙度测量的作用，因此可以对其实施不同并且合适的粗糙度改善。
当然本发明决不限定于所描述和展示的那些实施例，并且本领域的技术人员可以对它们做出大量的变形和修改。
Claims (18)
1.一种用于由施予晶片来生成选自半导体材料的材料薄层的方法，其特征在于其包括下列连续的步骤，没有中间的再循环步骤，依次为：
(a)以和薄层厚度基本上一致的深度在晶片内其第一表面之下形成第一弱化区，
(b)在第一弱化区的表面上从晶片上分离第一薄层，该第一薄层作为晶片的一部分，位于邻接于第一表面的第一弱化区一侧，
(c)以和薄层厚度基本上一致的深度在晶片内其第二表面之下形成第二弱化区，以及
(d)在第二弱化区的表面上从晶片上分离第二薄层，该第二薄层作为晶片的一部分，位于邻接于第二表面的第一弱化区一侧。
2.如权利要求1所述的方法，其特征在于，步骤(a)之前的施予晶片是在先前的薄层生成期间被用过之后被再循环的晶片，并且其中该方法在步骤(a)之前进一步包括至少一个精加工这种再循环施予晶片的表面条件的步骤。
3.如权利要求1所述的方法，其特征在于，该方法进一步包括在步骤(d)之后再循环施予晶片的步骤，紧跟着是精加工该再循环施予晶片的表面条件的步骤，目的是在随后的薄层生成期间可再循环利用。
4.如前述权利要求所述的方法，其特征在于，再循环步骤包括采用双侧抛光。
5.如权利要求2到4其中之一所述的方法，其特征在于，精加工步骤包括采用从机械抛光、化学-机械抛光、牺牲氧化、化学蚀刻、等离子辅助化学蚀刻以及在惰性气体中进行退火的这些方法中选择的至少一种技术。
6.如权利要求1所述的方法，其特征在于，该方法进一步包括在步骤(a)和(b)之间以及在步骤(c)和(d)之间分别在其第一和第二表面上，将施予晶片结合到两个独立的目标衬底之上的独立的步骤。
7.如在前述权利要求的任意一项所述的方法，其特征在于该方法进一步包括在步骤(b)之前在晶片上形成绝缘层的步骤。
8.如在前述权利要求所述的方法，其特征在于绝缘层是通过硅表面的热氧化或者是通过SiO2的沉积而形成的SiO2层。
9.如权利要求1所述的方法，其特征在于，利用通过在弱化区的深度上的晶片的各个表面注入原子粒子，形成至少一个弱化区。
10.如权利要求1所述的方法，其特征在于，通过施予晶片材料的表面层的孔隙化，形成至少一个弱化区，以及通过在孔隙化的层上的沉积半导体材料形成相关的薄层。
11.如权利要求1所述的方法，其特征在于，利用能量输入实施至少一步薄层分离步骤。
12.如权利要求1到4之一所述的方法，其特征在于，该方法在步骤(d)之前，进一步包括下列步骤：
检查晶片的第二表面的质量，以及
如果晶片的第二表面的检测质量低于最低可接受质量值，则实施改善所述第二表面质量的步骤。
13.如结合了权利要求7和12所述的方法，其特征在于，进行精加工步骤，并从简单移除绝缘层和随后紧跟着第二表面厚度改善的移除绝缘层中选择。
14.如权利要求13所述的方法，其特征在于，紧跟着精加工步骤的是在晶片上再次形成绝缘层的步骤，
15.如权利要求14所述的方法，其特征在于，再次形成的绝缘层是通过硅表面的热氧化或者通过SiO2的沉积而形成的SiO2层。
16.如权利要求12到14任一项所述的方法，其特征在于，精加工步骤包括利用选自于包括机械抛光、化学-机械抛光、牺牲氧化、化学蚀刻、等离子辅助化学蚀刻以及在惰性气体中进行退火的组的技术。
17.如在前述权利要求的任意一项所述的方法，其特征在于，该方法进一步包括在步骤(d)之后实施晶片再循环的步骤。
18.权利要求1到17的任意一项所述的方法在绝缘体上半导体结构的生产中的应用。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0309885A FR2858875B1 (fr) | 2003-08-12 | 2003-08-12 | Procede de realisation de couches minces de materiau semi-conducteur a partir d'une plaquette donneuse |
| FR0309885 | 2003-08-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1836320A true CN1836320A (zh) | 2006-09-20 |
| CN100440478C CN100440478C (zh) | 2008-12-03 |
Family
ID=34112741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004800230633A Expired - Lifetime CN100440478C (zh) | 2003-08-12 | 2004-08-11 | 由双面施予晶片生成半导体材料薄层的方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7297611B2 (zh) |
| EP (1) | EP1654758A1 (zh) |
| JP (1) | JP4855254B2 (zh) |
| KR (1) | KR100882380B1 (zh) |
| CN (1) | CN100440478C (zh) |
| FR (1) | FR2858875B1 (zh) |
| WO (1) | WO2005015631A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107427958A (zh) * | 2015-03-12 | 2017-12-01 | 西尔特克特拉有限责任公司 | 借助于激光束连续地处理固体的设备和方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100874788B1 (ko) * | 2003-01-07 | 2008-12-18 | 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 | 박층 박리 후에 박리 구조를 포함하는 웨이퍼의 기계적수단에 의한 재활용 방법 |
| US20090325362A1 (en) * | 2003-01-07 | 2009-12-31 | Nabil Chhaimi | Method of recycling an epitaxied donor wafer |
| US20070148917A1 (en) * | 2005-12-22 | 2007-06-28 | Sumco Corporation | Process for Regeneration of a Layer Transferred Wafer and Regenerated Layer Transferred Wafer |
| KR100839355B1 (ko) * | 2006-11-28 | 2008-06-19 | 삼성전자주식회사 | 기판의 재생 방법 |
| FR2929758B1 (fr) * | 2008-04-07 | 2011-02-11 | Commissariat Energie Atomique | Procede de transfert a l'aide d'un substrat ferroelectrique |
| US20100167454A1 (en) * | 2008-12-31 | 2010-07-01 | Twin Creeks Technologies, Inc. | Double-sided donor for preparing a pair of thin laminae |
| US7927975B2 (en) | 2009-02-04 | 2011-04-19 | Micron Technology, Inc. | Semiconductor material manufacture |
| US8198172B2 (en) * | 2009-02-25 | 2012-06-12 | Micron Technology, Inc. | Methods of forming integrated circuits using donor and acceptor substrates |
| US8871109B2 (en) * | 2009-04-28 | 2014-10-28 | Gtat Corporation | Method for preparing a donor surface for reuse |
| US8318588B2 (en) * | 2009-08-25 | 2012-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate |
| SG178179A1 (en) | 2009-10-09 | 2012-03-29 | Semiconductor Energy Lab | Reprocessing method of semiconductor substrate, manufacturing method of reprocessed semiconductor substrate, and manufacturing method of soi substrate |
| SG173283A1 (en) * | 2010-01-26 | 2011-08-29 | Semiconductor Energy Lab | Method for manufacturing soi substrate |
| KR20120040791A (ko) * | 2010-10-20 | 2012-04-30 | 삼성엘이디 주식회사 | 웨이퍼 재생 방법 |
| US9123529B2 (en) | 2011-06-21 | 2015-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate |
| JP5417399B2 (ja) * | 2011-09-15 | 2014-02-12 | 信越化学工業株式会社 | 複合ウェーハの製造方法 |
| US9808891B2 (en) * | 2014-01-16 | 2017-11-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Tool and method of reflow |
| US20180033609A1 (en) * | 2016-07-28 | 2018-02-01 | QMAT, Inc. | Removal of non-cleaved/non-transferred material from donor substrate |
| FR3074608B1 (fr) * | 2017-12-05 | 2019-12-06 | Soitec | Procede de preparation d'un residu de substrat donneur, substrat obtenu a l'issu de ce procede, et utilisation d'un tel susbtrat |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2681472B1 (fr) * | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
| JP3257580B2 (ja) * | 1994-03-10 | 2002-02-18 | キヤノン株式会社 | 半導体基板の作製方法 |
| CA2233096C (en) * | 1997-03-26 | 2003-01-07 | Canon Kabushiki Kaisha | Substrate and production method thereof |
| JPH11121310A (ja) * | 1997-10-09 | 1999-04-30 | Denso Corp | 半導体基板の製造方法 |
| JP3697106B2 (ja) * | 1998-05-15 | 2005-09-21 | キヤノン株式会社 | 半導体基板の作製方法及び半導体薄膜の作製方法 |
| AU2001254866A1 (en) * | 2000-04-14 | 2001-10-30 | S.O.I.Tec Silicon On Insulator Technologies | Method for cutting out at least a thin layer in a substrate or ingot, in particular made of semiconductor material(s) |
| US6566158B2 (en) * | 2001-08-17 | 2003-05-20 | Rosemount Aerospace Inc. | Method of preparing a semiconductor using ion implantation in a SiC layer |
| FR2834123B1 (fr) * | 2001-12-21 | 2005-02-04 | Soitec Silicon On Insulator | Procede de report de couches minces semi-conductrices et procede d'obtention d'une plaquette donneuse pour un tel procede de report |
-
2003
- 2003-08-12 FR FR0309885A patent/FR2858875B1/fr not_active Expired - Lifetime
-
2004
- 2004-08-11 CN CNB2004800230633A patent/CN100440478C/zh not_active Expired - Lifetime
- 2004-08-11 WO PCT/IB2004/002969 patent/WO2005015631A1/en active Application Filing
- 2004-08-11 JP JP2006523083A patent/JP4855254B2/ja not_active Expired - Lifetime
- 2004-08-11 EP EP04769359A patent/EP1654758A1/en not_active Withdrawn
- 2004-08-11 KR KR1020067002479A patent/KR100882380B1/ko active IP Right Grant
-
2005
- 2005-03-21 US US11/084,748 patent/US7297611B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107427958A (zh) * | 2015-03-12 | 2017-12-01 | 西尔特克特拉有限责任公司 | 借助于激光束连续地处理固体的设备和方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2005015631A1 (en) | 2005-02-17 |
| CN100440478C (zh) | 2008-12-03 |
| US7297611B2 (en) | 2007-11-20 |
| US20050164471A1 (en) | 2005-07-28 |
| FR2858875A1 (fr) | 2005-02-18 |
| KR100882380B1 (ko) | 2009-02-05 |
| KR20060039016A (ko) | 2006-05-04 |
| JP2007502533A (ja) | 2007-02-08 |
| JP4855254B2 (ja) | 2012-01-18 |
| FR2858875B1 (fr) | 2006-02-10 |
| EP1654758A1 (en) | 2006-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1836320A (zh) | 由双面施予晶片生成半导体材料薄层的方法 | |
| CN1175498C (zh) | 复合部件及其分离方法和半导体衬底的制备方法 | |
| CN1436369A (zh) | 制备衬底的方法以及使用该方法获得的衬底 | |
| CN1136604C (zh) | 制造半导体基底部件的方法 | |
| CN1868054A (zh) | 制备和组装基材的方法 | |
| CN1153257C (zh) | 半导体衬底的处理方法和半导体衬底 | |
| CN1187792C (zh) | 清洗多孔体的方法 | |
| CN1157768C (zh) | 腐蚀半导体工件的方法和制备半导体工件的方法 | |
| CN1269193C (zh) | 半导体器件及其制造方法 | |
| CN1205664C (zh) | 半导体装置及其制造方法 | |
| CN1666330A (zh) | 从包括缓冲层的晶片转移薄层 | |
| CN1191605C (zh) | 在电镀和/或电抛光期间装载和定位半导体工件的方法与设备 | |
| CN1781188A (zh) | 用于同时得到一对由有用层覆盖的衬底的方法 | |
| CN1959952A (zh) | 再循环外延施予晶片的方法 | |
| CN1881555A (zh) | 基板载置台、基板处理装置和基板载置台的制造方法 | |
| CN100346451C (zh) | 有机膜的化学机械抛光及制造半导体器件的方法 | |
| CN1126148C (zh) | Soi衬底的回收方法和再生的衬底 | |
| CN1479353A (zh) | 材料层的分离处理方法 | |
| CN1950938A (zh) | 智能剥离分开后的热处理 | |
| CN101036222A (zh) | 通过实施共注入获得薄层的方法和随后的注入 | |
| CN1315176C (zh) | 形成沟槽隔离结构的方法 | |
| CN1828830A (zh) | 在具有空位团的衬底中形成的薄层的转移的方法 | |
| CN1830077A (zh) | 通过共同注入和热退火获得质量改进的薄层的方法 | |
| CN1291464C (zh) | 提高半导体表面条件的方法及采用此方法制得的结构 | |
| CN1941290A (zh) | 未抛光半导体晶片和用于制造未抛光半导体晶片的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: SUTAIKE INC. Free format text: FORMER NAME: S.O.J. TEC SILICON ON INSULATOR TECHNOLOGIES |
|
| CP01 | Change in the name or title of a patent holder |
Address after: French Bernini Patentee after: SOITEC Address before: French Bernini Patentee before: S.O.I.TEC SILICON ON INSULATOR TECHNOLOGIES |
|
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20081203 |