CN1479353A - 材料层的分离处理方法 - Google Patents
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- 239000000463 material Substances 0.000 title claims abstract description 28
- 238000003672 processing method Methods 0.000 title claims description 32
- 238000000137 annealing Methods 0.000 claims abstract description 102
- 230000007704 transition Effects 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 238000002955 isolation Methods 0.000 claims description 4
- 230000000630 rising effect Effects 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 16
- 230000008569 process Effects 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000000926 separation method Methods 0.000 description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 238000009826 distribution Methods 0.000 description 11
- 239000003351 stiffener Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 8
- 238000005336 cracking Methods 0.000 description 7
- 238000011161 development Methods 0.000 description 7
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 230000003746 surface roughness Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005352 clarification Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000003550 marker Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 101000912162 Bacillus subtilis (strain 168) Cysteine synthase Proteins 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 238000005411 Van der Waals force Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000005587 bubbling Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003472 neutralizing effect Effects 0.000 description 1
- 238000001579 optical reflectometry Methods 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000011524 similarity measure Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Processing And Handling Of Plastics And Other Materials For Molding In General (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Glass Compositions (AREA)
- Heat Treatment Of Strip Materials And Filament Materials (AREA)
- Laminated Bodies (AREA)
Abstract
根据限定在材料两层之间的脆化表面来分离材料两层的处理方法，该处理方法包括对包括上述层的结构进行热退火，所述退火将温度从初始温度升至最终退火温度，其特征在于在热退火期间，形成退火温度，其在第一阶段进展升至过渡温度，然后根据第二阶段进展，在第二阶段期间每单位时间温度的上升大于在第一阶段期间的温度上升。本发明还涉及使用该处理方法的应用。
Description
技术领域
本发明一般涉及材料的处理方法，特别涉及用于电子学、光学或光电子学的基片。
背景技术
更确切地，本发明涉及用于根据在两层之间限定的脆化表面来分离材料两层的处理方法，该处理方法包括对包括所述层的结构的热退火，退火将温度从初始退火温度升至最终退火温度。
上面提到的处理方法类型已经为公知的。
特别地，众所周知使用这种公知的处理方法用于分离来自于相同基片的材料两层，其中在两层之间已先通过在基片中的物质注入来限定脆化表面。
注入的物质可以是离子或原子。因而众所周知的用例如氢或氦物质注入例如硅的半导体材料的基片。
且脆化表面由材料的自然属性、注入物质的自然属性和注入能量的作用来决定(该脆化表面一般为平行于基片的注入面的平面)。
本质上还可以通过其它手段来制造脆化表面，例如通过在密实材料的两个区之间构造多孔材料的中间区，通过在基片(例如SOI型基片)中构造氧化物掩埋层，或乃至将两层键合在一起，于是键合区相当于脆化表面。
这种由脆化表面分离两层的分离可以用于制造薄层(其厚度可以在几分之一微米和几微米之间)，如在专利文献FR2681472中所描述的那样。
该文献描述了一种在SMARTCUT属名下的公知的处理方法，其目的是制造SOI型结构(相应于公认的英文术语绝缘体上硅)。该处理方法的主要步骤如下：
●对所谓的硅上板氧化以产生氧化层(其相应于SOI结构的氧化物掩埋层)，
●在该上板中进行氢离子注入以便产生脆化表面，并且一方面由该表面(位于掩埋氧化物的一边)另一方面由硅后垫来限定SOI结构，
●将该上板粘附到称之为加强板(其可以由硅制成，然而也可以由其它材料制成)的支撑板上，
●为了分离首次获得SOI结构而进行退火，该SOI结构包括支撑板、掩埋氧化物层和位于掩埋氧化物和脆化表面之间的硅层，以及设置在脆化表面另一边的硅后垫。
关于这点，说明该退火可以：
随着SOI和后垫有效地从退火炉中退出而脱离，完成分离，
或者，如果热预算不足以完成退火，而仅作用于实现SOI和后垫之间的分裂中。该分裂相应于前述的分离状态，其中SOI和后垫仍通过范德华力型键、或者在通过要分离的两部分的简单吸引作用而粘附在一起。
在这种情况中，例如通过机械能量(在脆化表面的平面上插入例如刀片的突出元件，等)的作用在退火之后完成分离，
●设计一个辅助的处理方法以减小由分裂和分离产生的SOI表面的粗糙度。通常发现粗糙度的规格的rms(相当于英文均方根的首字母缩写词)值不超过5埃。
规定粗糙度的测量通常由原子力显微镜(AFM相当于英文术语原子力显微镜的首字母缩写词)来进行。
用该种类型的工具，在由AFM显微镜的指针扫过的表面上测量粗糙度，其范围从1×1μm2至10×10μm2且通常很少50×50μm2，甚至100×100μm2。
还可以采用其它方法测量表面粗糙度，特别地由霾(haze)偏压测量，与公认的英文术语一致。
该方法具有能实现整个表面上粗糙度均匀的快速特性的独特优点。
以ppm测量的霾(haze)由利用要被表征的表面的光反射率特性的方法产生，并相应于通过表面而扩散的光学本底噪声，其以显微粗糙度来表示。
在图1中示出了在SOI表面的情况中霾(haze)和粗糙度之间的关系的实例。
SMARTCUT处理方法可以用于构成除SOI之外的结构，例如SOA(相当于公认的英文术语：任何材料上的硅)，以至AOA(相当于公认的英文术语：任何材料上的任何材料)。
通过退火分离的公知处理方法通常使用退火促使包括要分开的两层结构从相对低的例如可以是350℃的初始退火温度升至仍不超过500℃的较高的分离温度，伴随着退火炉中温度的变化以每分钟10℃的基本常数增加。
现有技术的用于这些分离退火的分离温度相应于最终退火温度。
因而，随着根据基本常数温度斜坡的温度进展来执行公知的分离退火，该斜坡的斜率为10℃/min。
但是常常注意到由分离产生的表面(即正对着脆化表面的两面的两层表面)存在相对高的粗糙度。
且需要进行相对重要的特殊处理方法来获得由分离产生的表面的期望的表面状态。
例如，如果在例如用于构成SOI的硅材料板的层发生分离，分离的完成通常引起80埃rms的粗糙度(在10*10微米区域上的AFM测量中)。
发明内容
本发明的主要目的是允许执行分离退火来制造由分离产生的改善的表面态。
由于上述作用，根据第一特殊方案，更特别地，本发明的目的是相对于现有的处理方法减小由分离产生的表面的粗糙度。
另外，用现有的分离退火处理方法，还可以观测到要分离的结构的边缘结构的裂解。
图2示出，SOI表面的边缘在其通过根据现有技术的退火的分离之后显微镜下观测的结果，上述边源区域被称为凸起。
该观测结果揭示了在SOI凸起中大量的结构奇点(不规则性)。
该图示出SOI凸起的裂解，上述裂解将在分离退火(适用于除SOI++结构以外的结构类型)之后发生。
本发明的目的还在于阻止或至少减少作为退火分离之后的该裂解。
为达到这些目的，本发明根据第一方案提出根据在两层之间限定的脆化表面分离材料两层的处理方法，该处理方法包括对包括上述层的结构10的热退火，退火将温度从初始退火温度升至最终退火温度，其特征在于在热退火期间，退火温度以第一阶段进展直至过渡温度，接着以第二阶段进展，在第二阶段期间每单位时间温度的上升比在第一阶段期间的高。
优选地，但并不限制，该处理方法的方案如下：
●过渡温度相应于初始分离，
●第一阶段为分离的初始阶段，而第二阶段为表面精整阶段，
●第二阶段之后跟随着在一个基本不变的温度下的加热阶段，
●上述基本不变的温度相应于最终退火温度，
●在第一阶段期间温度以大约等于10℃/min的缓慢平均斜率上升，
●在第二阶段期间温度以大于大约15℃/min的快速平均斜率上升，
●初始退火温度小于或等于350℃，
●最终退火温度为500℃至800℃，
●最终退火温度为600℃，
●在两个阶段之间的过渡温度为430℃至450℃。
根据第二方案，本发明还提出了一种根据上面提及的方案的处理方法的应用以分离由脆化表面限定的材料的两层，上述脆化表面已经在SMRTCUT型处理方法的范围内制造。
优选地，但并不限制，该应用方案如下：
●材料的两层包括硅层，
●材料的两层是两层硅，其中一层相应于SOI，另一层相应于硅后垫。
附图说明
通过参考附图，阅读下述本发明实施例的详细描述，将清晰地展现出本发明的其它的方案、目的和优点：
●图1示出了在SOI表面的情况中霾(haze)和粗糙度之间的关系的实例。
●图2示出，SOI表面的边缘在其通过根据现有技术的退火的分离之后显微镜下观测的结果，上述边源区域被称为凸起。
●图3概略性地示出用于实施本发明的退火炉，
●图4a示出经过根据现有技术的分离退火的SOI表面上的霾(haze)的空间分布，
●图4b示出由图4a示出其霾(haze)空间分布的表面的SOI表面上的霾(haze)的整体分布的图表，用图4b的图表来明确确定所讨论的表面的平均霾(haze)，
●图5概略性地表示根据现有技术实施的分离退火期间的温度进展，和根据本发明实施的两分离退火的同类进展，
●图6非常概略性地图示出地被氧化和注入的硅层与加强板在SMARTCUT型处理方法中的键合，
●图7a、8a和9a概略性地示出三个SOI表面上的霾(haze)随着它们由退火产生的分离的空间分布，图7a的SOI经过标准的分离退火，图8a和图9a的两个SOI经过根据相应于不同修改实施的本发明的分离退火，
●图7b、8b和9b是类似于图4b那样，从整体上示出用于图7a、8a和9a各自的SOI霾(haze)的分布的图表(图7b如图4b一样相应于根据现有技术的SOI退火)，
●图10至12是由经过分离退火的三个各自的SOI的边缘的显微镜观测的结果的三个相似的描绘。
°图10相应于经过标准退火(相似于图2)的SOI，
°图11和12相应于图(8a，8b)和(9a，9b)的各自的SOI。
具体实施方式
在下面的详细描述之前，在例如包括上述SOI(或SOA，乃至AOA)和一层材料(在SOI中为硅)的后垫的多层基片的结构中，结构的形状一般为由相应于公认的英文术语晶片表示的良好的外壳的形状。
且因此在炉中垂直设置晶片，如图3中所示(由参考标记10表示要分裂的晶片，由参考标记20表示炉)。
晶片的垂直放置是为了阻止每一晶片的两分离层在炉中分离结束时或当分离的晶片从炉中移出时的处理操作期间相对于彼此移动的风险。
上文中可以看出表面态的规格在特定情况中是很严格的(特别对SOI而言)；因此需要阻止两分离层的任意的相对移动以避免在两分离层的表面上有任何刮擦危险。
还值得注意的是，如图4a中所示，由分离退火产生的SOI11的表面粗糙度展示出不对称性。
事实上，该图示出SOI表面中霾(haze)和粗糙度随之增加的区域(位于9和10点之间)。
该偏差由退火炉中的热点的存在产生。在图3中示出的炉中，垂直温度斜率的平移更为精确(在炉中以相对于图4a所表示的呈90°的方向放置要分离的晶片)。
现在参考图4b，示出图4a的SOI表面上霾(haze)的整体分布。
将会记起该SOI已经过根据现有技术中的处理方法进行的分离退火。
图4b示出整个SOI上的霾(haze)的平均值为87ppm。
该值与该SOI的平均粗糙度值直接相联系，且因而作为测量SOI粗糙度的参考值，并以霾(haze)测量法来表征。
该霾(haze)测量法和下文中间将要详述的相似测量法根据相同的规则并使用相同的工具来进行，在这种情况中，使用KLA TencorSurfscan SPI型(申请的商标)工具。
现在参考图5，概略性地示出在三次分离退火期间在退火炉中普遍存在的作为时间函数的温度进展。
更确切地，该图包括三条相应于三种不同退火类型的曲线51、52和53。
在三种退火期间温度进展的初始值相同，其包括350℃的进入阶段(相应于退火进入温度)，随之而来有具有每分钟10℃的斜率的上升斜坡，如现有技术所公知的那样。
值得注意的是在图的右部分，三次退火的整个时间温度进展不同。
更具体来说，曲线51示出根据现有技术的分离退火的进展。
在该退火中，在保持350℃的进入态经过第一阶段之后，温度以公知的每分钟10℃的斜率斜坡进展，直到500℃的分离退火温度和最终温度。
虽然如此，还是规定所谓的分离初始温度，从此时可观测到分离开始，这一分离初始温度可以为430℃至450℃的值。
进入退火温度可以具有小于350℃的值(这还将是根据本发明的退火的情况，由曲线52和53示出)。
该退火的结束包括在该最终退火温度下的第二阶段。
在该公知的退火中，其温度以斜坡进展。
曲线52表示根据本发明在第一实施例中实施的退火的温度进展。
值得注意的是，在该情况中，在进行具有每分钟10℃(或更少)的标准斜坡之后，一旦将温度升至430℃至450℃的过渡值，温度以其斜率不同于第一斜坡的斜率的第二斜坡进展。
两斜坡基本上呈线性示出。
更确切地，第二斜坡的斜率基本上大于第一斜坡的斜率，第二斜坡的斜率为每分钟16℃。
仍然值得注意的是用于根据本发明的该退火和用于由曲线53表示的退火的两线性斜坡可以由两非线性斜坡代替，其相应于由过渡温度分开的两阶段中的相同的全面进展，这里第二阶段相应于更快的温度上升。
退火在600℃的最终退火温度的阶段结束。
曲线53示出本发明的变形，其中在430℃至450℃的过渡之后第二斜坡再次具有每分钟16°的斜率。
在这种情况下，第二斜坡继续到甚至大于800℃的值的最终退火温度。
因此，在包括具有分别不同的平均斜坡(这些斜坡可以是线性，也可以不是)的两阶段的温度上升中，根据与曲线52和53相对应的本发明进行分离退火：
●“缓慢”阶段，其平均斜坡可以具有10℃/min或更少的相对较低的平均斜率，
●随后是“快速”阶段，其具有增加的平均斜率(可以为15℃/min或更高)，该第二阶段将要在改善的表面态上完成分离并结束，正如要解释的那样。
更确切地，第一阶段相应于标准的退火分离斜坡。
在本发明中第一阶段的目的是给要分离的晶片提供具有用差不多能导致分离的热能。
更为确切地，第一阶段在过渡温度处停止，该过渡温度相应于在第一阶段期间向晶片提供热能后的分离的开始。
可以理解该分离的开始意味着脆化表面的部分已有效地经过分离，但该分离还没有遍布整个脆化表面。
因此这是一个在其中晶片包括在脆化表面的平面中的裂解“泡”的状态。
在标准退火中(如由曲线51所示的)，分离斜坡保持在该分离初始至上沿着相同的斜率以完成分离(在这种情况中优选地在退火期间完成分离)。
然而在本发明的这种情况中，温度的进展斜率是增加的以便在相应于基本上大于第一阶段的斜率的第二斜坡的第二阶段中继续退火。
详细规定如我们所见到的相应于分离开始的过渡温度将和要分离的晶片的属性和尺寸相适应，该适应可以根据图表或经验而定。
在这一点上，还应该注意的是过渡温度更确切地相应于对晶片的热转换预算，其依次相应于在晶片的脆化表面中发生分离开始的晶片的状态。
第二阶段的目的是完成分离，以相对于从常规方法获得的表面态基本上有所改善的表面态(特别是粗糙度)结束。
申请人实际上观察到在继续第一阶段中，在例如上文中被限定和规定的过渡温度之后，通过基本上增加的平均斜率的第二阶段，结果相对于现有技术分离退火中获得的表面态基本上有所改善的分离层的表面态。
还应该指出的是第二阶段，其偏离具有增加的平均斜率的事实，优选地还将晶片升至同样地相对于根据现有技术的退火分离的最终温度(其为500℃，如由曲线51所示出的)基本上增加的最终退火温度。
这由曲线52和53的最终退火温度示出。
该特性和与第二阶段相联系的大平均斜率结合，真实地产生了特别优良的表面态，分离层的表面粗糙度还进一步减小。
为在晶片的脆化表面上的特定点开始分离，可以利用炉内遍布的温度的分布(例如在晶片垂直放置在其中的炉内部存在的热梯度)。
在要分离的晶片由具有不同的机械特性的两层键合组成的情况中，两键合层各自的机械性能也影响层的分离。
这是例如用于根据SMARTCUT型处理方法形成的SOI情况，通过在脆化表面(由注入形成)处将SOI和硅后垫的分离获得SOI。
在这点上，如果发生分离，则该分离并不是以打开由粘附(相当于公认的英文术语“键合”)产生的键组成的操作。
因此，在分离要构成SOI的晶片中，由键合产生键合界面(在氧化和注入板与加强板之间)，且在由注入产生的脆化表面的平面处发生分离，该脆化表面不同于键合界面，即使它非常接近。
在这种情况中，因而要分离的两“层”是包括加强板、氧化物以及精细薄硅片的SOI自身和硅后垫。
给定SOI的氧化物和精细硅层的极精细度，SOI具有可同化于加强板的机械特性，以便要分离的两层分别具有硅的和加强板的机械特性(他们可以在自然属性方面不同，加强板可以由硅制造，也可以由宽广的材料范围制造，例如石英)。
从机械特性的观点看，要分离的SOI的两层的每一层可以被彼此地同化进先前键合在一起的两层(硅层和加强板)，以构成要分离的晶片。
下面应用到以同样方式同化进先前键合在一起的两层中的两层的分离(即先前产生的脆化界面的破裂)，要分离的两层的每一层基本上由该两层的其中之一的材料组成。
且参考要分离的两层的机械性能的影响，因此要从SOI分离的两层(硅后垫和SOI本身)可以具有不同的机械特性。
另外，从机械的观点看，这两层明显地相当于一层硅和加强板(通过键合结合的两元件)。
该两键合层并不非常平坦。
这些层的表面平坦度存在公差。
且将两层(氧化和注入硅S和加强板R，参见图6)键合在一起以便各自两层的凹度彼此相对，如图中概略性地示出。
在该图中，所示出两键合层的凹度比事实中的要深，且在任何情况下并不相当于实际的比例。
在该键合期间，将两层的凹度平坦化以便将两层的表面键合到一起。因而由此产生的晶片的两层(且随后将要分离的两层，假设可知这两层在机械上相当于两键合层)轻微地施加压力(特别是在其中央区域)。
因此一旦在释放由于上面提及的键合引起的约束的运动中开始分离，这两层就将趋于彼此分离。
这有益于在上述开始分离并获得第一阶段退火的完成之后继续分离。
这一释放现象对根据本发明的任意晶片的分离很有用，该晶片中要分离的两层可以被同化进先前通过由它们彼此调节给它们施加压力而键合在一起的两片中。
通常参考根据本发明的处理方法，可知最终退火温度大于现有技术的最终退火温度。
更确切地，在本发明的优选变化实施例中，采用500℃至800℃的最终退火温度将会获得有益的结果。
且更为确切地，根据实施本发明的优选选择，最终退火温度为600℃。
称为快速斜坡的第二斜坡的斜率不必要为每分钟16℃。可以采用无限制值，无论如何它必须在温度上升中基本上大于第一斜坡的斜率的值。
类似地，如果有效选择的优选地基本上高于用于标准分离退火的最终退火温度并不受上述构成优选值的值的限制。
同样地，在曲线52和53中表示的两个直角斜坡中温度上升的曲线仅构成利用本发明的特定方式。
事实上，根据本发明实施的该退火的一般特征包括：
●第一阶段，在其期间将温度从初始退火温度(其可具有不小于350℃的值，如已经提到过的)升至相应于对晶片开始分离的温度。
明确说明例如分离的开始可以由下述来观察，使用其自身中和其自身的任何公知的手段，通过由注入限定的脆化表面分离退火产生的气泡的直径，通过注入的衬垫在结构中形成的微型空腔的复合产生的气泡。
该第一阶段相应于曲线52和53的第一缓慢斜坡，
●第二阶段随之而来，在第二阶段期间，代替如在公知的分离退火中建立的温度，在相应于仅稍微大于初始分离温度的最终退火温度下，不仅保持温度中的上升，还增加每单位时间在温度中的增长。
因此可以考虑到：
●第一阶段相应于分离的机械触发，
●而第二增强退火阶段允许：
-不仅该分离的完成，
-还获得(将在下文中详细阐述)良好的表面态，该第二阶段相当于精加工阶段。
初始分离温度，其相应于在两个退火阶段之间的过度温度，可以根据要分离的结构的特性而改变。
实际上，并不精确限制上面提及的430℃至450℃的值：根据例如结构材料的特性、在脆化表面生成期间使用的注入能量的量(在这种情况中，该表面由注入生成)，该温度可以在一定程度上变化。
例如，如果通过注入生成脆化表面，然后在提供热预算以引起初始的分离鼓泡前，当改变注入能量时它可能被改变。
图7a至9a示出经过根据三种不同形式的分离退火的三个SOI表面上霾(haze)的空间分布的不同。
因而图7a示出经过标准分离退火的SOI表面上霾(haze)的分布，相应于图5的曲线51。
该图与仿照图4b的实例的图7b相比较，其示出SOI表面上霾(haze)的整体分布和87ppm数量级的平均值。
图8a示出经过根据本发明进行的分离退火的SOI表面上霾(haze)的空间分布，伴随着相应于图5的曲线52的温度进展。
该图与图8b相比较，由其推导出SOI表面上73ppm的平均霾(haze)值
注意到因此由分离产生的SOI表面上的平均霾(haze)值和粗糙度基本减小。
图9a和9b相应于另一SOI，其按照图5的曲线53的温度进展经过分离退火。
在这种情况中，更特别地，在图8b中示出SOI表面上霾(haze)的平均值为5ppm。
这相当于SOI表面粗糙度中的极为显著的下降。
图10至12示出经过根据上述三个分别的形式(相应于图5的三个相应的曲线51、52、53)的分离退火的三个相应的SOI的凸起状态的进展。
图10至12示出SOI结构的边缘裂解显著降低(大多数的裂解结构相应于标准退火，最佳保留结构相应于根据本发明的已完成的退火并相应于图5的曲线53)。
明确说明尽管已经描述了有关分离的上述实例，从而产生SOI，本发明还可应用于其它任何包括有效限定要分离的层的脆化面的结构的分离。
Claims (14)
1.根据限定在两层之间的脆化表面分离材料两层的处理方法，该处理方法包括对包括上述层的结构(10)的热退火，上述退火将温度从初始退火温度升至最终退火温度，其特征在于：在热退火期间，形成退火温度，其以第一阶段进展至过渡温度，然后以第二阶段进展，在第二阶段期间每单位时间温度的上升大于在第一阶段期间的温度上升。
2.根据前述的权利要求的处理方法，其特征在于过渡温度相应于分离的开始。
3.根据前述的任意一个权利要求的处理方法，其特征在于第一阶段为分离的初始阶段，第二阶段为表面精整阶段。
4.根据前述的任意一个权利要求的处理方法，其特征在于第二阶段后跟随着在基本不变的温度下的加热阶段。
5.根据前述的任意一个权利要求的处理方法，其特征在于上述基本不变的温度相应于最终退火温度。
6.根据前述的任意一个权利要求的处理方法，其特征在于在第一阶段期间温度根据一提升至大约10℃/min的缓慢平均斜率上升。
7.根据前述的任意一个权利要求的处理方法，其特征在于在第二阶段期间温度根据约大于15℃/min的快速平均斜率上升。
8.根据前述的任意一个权利要求的处理方法，其特征在于初始退火温度小于或等于350℃。
9.根据前述的任意一个权利要求的处理方法，其特征在于最终退火温度为500℃至800℃。
10.根据前述的权利要求的处理方法，其特征在于最终退火温度为600℃。
11.根据前述的任意一个权利要求的处理方法，其特征在于在两阶段之间的过渡温度为430℃至450℃。
12.根据前述的任意一个或多个用于分离由脆化表面限定的材料两层的前述权利要求的应用，所述脆化表面已经在SMARTCLT型处理方法的范围内产生。
13.根据前述权利要求的应用，其特征在于材料的两层包括一层硅。
14.根据前述任意一个权利要求的应用，其特征在于材料的两层是两层硅，其中一层相应于SOI，另一层相应于硅后垫。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0205500 | 2002-05-02 | ||
| FR0205500A FR2839385B1 (fr) | 2002-05-02 | 2002-05-02 | Procede de decollement de couches de materiau |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1479353A true CN1479353A (zh) | 2004-03-03 |
| CN1323426C CN1323426C (zh) | 2007-06-27 |
Family
ID=28800114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031241093A Expired - Lifetime CN1323426C (zh) | 2002-05-02 | 2003-04-29 | 材料层的分离处理方法 |
Country Status (10)
| Country | Link |
|---|---|
| US (2) | US6828216B2 (zh) |
| EP (1) | EP1359615B1 (zh) |
| JP (1) | JP4688408B2 (zh) |
| KR (1) | KR100796833B1 (zh) |
| CN (1) | CN1323426C (zh) |
| AT (1) | ATE412973T1 (zh) |
| DE (1) | DE60324353D1 (zh) |
| FR (1) | FR2839385B1 (zh) |
| SG (1) | SG127693A1 (zh) |
| TW (1) | TWI270931B (zh) |
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- 2003-04-30 DE DE60324353T patent/DE60324353D1/de not_active Expired - Lifetime
- 2003-04-30 EP EP03291052A patent/EP1359615B1/fr not_active Expired - Lifetime
- 2003-04-30 AT AT03291052T patent/ATE412973T1/de not_active IP Right Cessation
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: SUTAIKE INC. Free format text: FORMER NAME: S.O.J. TEC SILICON ON INSULATOR TECHNOLOGIES |
|
| CP01 | Change in the name or title of a patent holder |
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|
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20070627 |