JPH10303139A - 半導体基板の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 単結晶シリコン基板にパターン構造を形成す
る場合でも、剥離用欠陥層となるイオン注入領域を同一
平面に形成できるようにする。 【解決手段】 （ａ）単結晶シリコン基板１８に絶縁膜
１４および多結晶シリコン膜１５を形成して段差を有す
るパターン構造１６を設ける。（ｂ）第１のイオン注入
として、パターン構造１６の多結晶シリコン膜１５部分
に対応してレジスト１９でマスクして所定注入エネルギ
ーで水素イオンを注入する。（ｃ）第２のイオン注入と
して、絶縁膜１４のみの部分にレジスト２１によりマス
クして異なる注入エネルギーで注入し、同一面内にイオ
ン注入領域２０を形成する。次に、平坦化処理膜を設け
て表面を平坦化し、ベースシリコン基板１２を貼り合わ
せると共に熱処理によってイオン注入領域２０を剥離用
欠陥層領域として剥離させ、剥離面を研磨してＳＯＩ基
板を得る。剥離面の段差をなくして精度の良い単結晶シ
リコン膜１７を形成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ベース基板上に絶
縁膜を介して素子形成用の半導体層を設けてなる半導体
基板の製造方法に関する。

【０００２】

【発明が解決しようとする課題】基板上に絶縁膜を介し
て素子形成用の単結晶の半導体層を形成してなる半導体
基板としては、例えば、半導体層としてシリコン単結晶
を設ける構成のＳＯＩ（Silicon On Insulator）基板が
ある。これは、基板となるシリコン基板上に酸化膜が形
成され、その上にシリコン単結晶膜が形成された構造を
有するもので、このような半導体基板を用いることによ
り、基板との絶縁分離工程を別途に実施する必要がなく
なり、分離性能が良く、高い集積度でシリコン単結晶膜
に素子を形成して集積回路を作込むことができるもので
ある。

【０００３】この場合、ＳＯＩ基板に設けているシリコ
ン単結晶膜の製造方法としては、従来より種々の方法が
あるが、その中で以下の３段階の工程を経て製造するよ
うにした半導体薄膜製造技術が特開平５−２１１１２８
に開示されている。以下に、その製造方法について図１
４を用いて説明する。

【０００４】まず、第１段階として、半導体基板１中へ
水素ガスもしくは希ガスをイオン化して所定の注入エネ
ルギーで加速して注入することにより（図１４（ａ）参
照）、半導体基板１の表面から所定深さに注入イオンが
分布するようにしてイオン注入領域２を形成する。次
に、第２段階として、この半導体基板１のイオン注入を
した側の面１ａに、少なくとも１つの剛性材料から形成
されたベース基板３を貼り合わせ法などにより結合させ
る（同図（ｂ）参照）。この場合のベース基板３は半導
体製の基板を用いることが可能で最終的にＳＯＩ基板を
形成させるという点では、酸化膜のような絶縁膜４を成
膜させた状態としておくことが望ましい。

【０００５】次に、第３段階として、半導体基板１およ
びベース基板４を結合させた状態で熱処理を施すことに
より、イオン注入領域２に形成されるマイクロボイド
（微小気泡）部分Ｐを境界として半導体基板１と薄膜部
分が分離するように剥離し、ベース基板３上に絶縁膜４
を介してシリコン単結晶膜５が接着された構造のＳＯＩ
基板６が形成される（同図（ｃ）参照）。

【０００６】実際には、この剥離された面には数ｎｍ程
度の凹凸が存在するため、この剥離面Ｐに研磨処理およ
びエッチング処理などを施してシリコン単結晶膜５を平
坦に仕上げると共に所定膜厚（例えば０．１μｍ）に調
整してＳＯＩ基板６として形成されるものである（同図
（ｄ）参照）。

【０００７】ところで、これらの技術は、単一材料で形
成された表面が平坦な状態の半導体基板１の場合や、あ
るいは半導体基板１に一様に多種の材料を積層した多層
膜構造をもった構成の場合などにおいては適している
が、例えば、半導体基板１の表面で部分的に複数の積層
材料を配置しパターンを形成した場合や、あるいは、半
導体基板１の表面に段差のある場合などにおいては、次
のような不具合が発生する。

【０００８】すなわち、上述のようなパターン構造を形
成した半導体基板１では、その表面からイオン注入を行
なうと、材料の相違や段差などによるパターン構造の影
響を受けて、半導体基板１内へのイオンの注入深さが面
内の位置によって異なるようになる。この結果、ベース
基板４を貼り合わせた状態で剥離工程を実施すると、パ
ターン構造の影響を受けたイオン注入領域の面に沿った
剥離がなされるため、剥離された面がイオン注入領域の
段差に対応した段差を有する状態となる。

【０００９】したがって、剥離時に得られるシリコン単
結晶膜５の表面は、段差を有する面となる。このように
得られた剥離面を研磨工程により平坦化することは不可
能ではないが、その剥離面に初期的に残っている段差
は、研磨によって最終的に残すシリコン単結晶膜５の厚
さ寸法（例えば研磨段階では０．２μｍ程度）に比べて
何倍もの寸法となる場合があり、これを研磨処理により
平坦化することは困難であると共に、シリコン単結晶膜
５の膜厚を平行度を保ちながら精度良く研磨することが
非常に難しく、結果的にコスト高になる不具合がある。

【００１０】換言すれば、半導体基板１上に段差が生じ
ている状態でイオン注入工程を実施して剥離面となる欠
陥層領域を形成して剥離を行なうには、面内に注入され
たイオン注入材料の注入深さがパターン構造により異な
るため剥離面を平坦にすることは困難となり、実用的に
は採用できないものである。

【００１１】本発明は、上記事情に鑑みてなされたもの
で、その目的は、貼り合わせを行なう基板側に、成膜工
程やエッチング工程等によりパターンを形成した基板に
ついてそのパターン形成部分の、全体もしくは一部の薄
膜を所望の膜厚で剥離させる場合に剥離面の平坦性を確
保した状態でベース基板に接合させることによりＳＯＩ
基板を形成することができるようにした半導体基板の製
造方法を提供することにある。

【００１２】

【課題を解決するための手段】請求項１の発明によれ
ば、パターン構造（１６）を形成した半導体層用基板
（１８）に対してイオン注入工程（Ｐ２，Ｔ３）を実施
する場合には、半導体層用基板（１８）のパターン構造
（１６）に起因して剥離用欠陥層領域（２０）となるイ
オン注入領域を同一面に形成するためのイオン注入エネ
ルギーのレベルが複数段階となるのに対応して、そのイ
オン注入エネルギーのレベル毎に半導体層用基板（１
８）に対して選択的にイオン注入を複数回行なうので、
結果として欠陥層領域（２０）を同一面に形成すること
ができ、剥離工程（Ｐ４，Ｔ４）においては平坦な面で
剥離を行なうことができ、これに続く剥離面研磨工程
（Ｐ５，Ｔ５）を経て精度の良い薄膜の素子形成用半導
体層（１７，２４）を得ることができるようになる。

【００１３】請求項２の発明によれば、半導体層用基板
（１８）に段差を有するパターン構造（１６）を形成す
る場合でも、イオン注入工程（Ｐ２，Ｔ３）において注
入エネルギーレベルを異なる設定をして実施することに
より、その段差による悪影響を受けることなく、イオン
注入の深さ方向に対するイオンの分布深さを一様に行な
って欠陥層領域（２０）となるイオン注入領域を形成す
ることができ、これによって剥離工程（Ｐ５，Ｔ５）に
おいてほぼ同一平面内で剥離させることができるように
なり、素子形成用の半導体層（１７，２４）の膜厚調整
を高精度で行なうことができる。

【００１４】請求項３の発明によれば、半導体層用基板
（１８）に質の異なる膜をパターニングして形成するこ
とによりパターン構造（１６）を設ける場合でも、イオ
ン注入工程（Ｐ２，Ｔ３）において注入エネルギーレベ
ルを異なる設定をして実施することにより、その段差に
よる悪影響を受けることなく、イオン注入の深さ方向に
対するイオンの分布深さを一様に行なって欠陥層領域と
なるイオン注入領域を形成することができ、これによっ
て剥離工程（Ｐ５，Ｔ５）においてほぼ同一平面内で剥
離させることができるようになり、精度の良い素子形成
用の半導体層（１７，２４）を形成することができる。

【００１５】請求項４の発明あるいは請求項５の発明に
よれば、イオン注入工程（Ｐ２）が終了した後に、ある
いはイオン注入工程（Ｔ３）の実施に先立って、半導体
層用基板（１８）の表面に多結晶シリコン膜，アモルフ
ァスシリコン膜あるいは酸化シリコン膜等の平坦化処理
用膜（１３）を形成すると共にその表面を研磨処理を行
なって平坦化するようにした平坦化処理工程（Ｐ３，Ｔ
３）を設けたので、パターン構造を形成したことにより
発生している段差を解消して平坦化させることができ、
これによって、ベース基板（１２）を貼り合わせること
を容易にすることができるようになる。

【００１６】この場合に、平坦化処理工程（Ｐ３）をイ
オン注入工程（Ｐ２）の後に行なう場合には、半導体層
用基板（１８）内に注入されたイオンの脱離する温度よ
りも低い温度で平坦化処理用膜１３を形成するための熱
処理を行なう必要があり、一方、平坦化処理工程（Ｔ
２）をイオン注入工程（Ｔ３）に先だって行なう場合に
は、平坦化処理用膜（１３）を形成する際に、熱処理温
度の制約を受けずに実施することができる。

【００１７】請求項６の発明によれば、パターン構造形
成工程（Ｐ１，Ｔ１）において、剥離面研磨工程（Ｐ
５，Ｔ５）で研磨終了を検知するための研磨ストッパ
（２３）を有するパターン構造（１６）を半導体層用基
板（１８）に形成する処理工程を含んでいるので、剥離
面研磨工程（Ｐ５，Ｔ５）を実施して半導体層（２４）
を所定厚さ寸法まで研磨したときに確実に終了すること
ができ、これによって、精度良く半導体層（２４）を形
成することができるようになる。

【００１８】請求項７の発明によれば、研磨ストッパ
（２３）を半導体層（２４）に対して研磨速度が異なる
材質で形成して、剥離面研磨工程（Ｐ５，Ｔ５）におけ
る研磨中に発熱量が変化させるので、これによって研磨
終了を検知することができるようになり、精度良く半導
体層（２４）を形成することができるようになる。ま
た、請求項８の発明では、研磨ストッパ（２３）を、半
導体層用基板（１８）に対する研磨速度よりも遅い研磨
速度の材料例えば酸化膜や窒化膜等のような材料により
形成したので、研磨中に発熱量の変化が増大したことを
もって確実に研磨終了を検知することができる。

【００１９】請求項９の発明によれば、イオン注入工程
（Ｐ２，Ｔ３）以後で剥離工程前（Ｐ５，Ｔ５）の処理
工程では、必要な熱処理での温度が、イオン注入工程
（Ｐ２，Ｔ３）で注入するイオンが剥離工程（Ｐ５，Ｔ
５）で半導体層用基板（１８）から脱離するときの熱処
理温度である脱離温度よりも低い温度に設定されている
ので、剥離工程（Ｐ５，Ｔ５）を実施する時点までの処
理工程では注入したイオンが脱離することなく半導体層
用基板（１８）の内部に保持させることができ、また、
剥離工程（Ｐ５，Ｔ５）において行なう熱処理の温度で
初めて脱離させることにより欠陥層領域（２０）を形成
して剥離を行なわせるので、確実かつ精度良く剥離を行
なうことができる。

【００２０】

【発明の実施の形態】

（第１の実施形態）以下、本発明の第１の実施形態につ
いて図１ないし図５を参照しながら説明する。図３は本
発明でいうところの半導体基板であるＳＯＩ基板１１を
模式的断面で示すもので、その構造は、ベース基板とし
てのベースシリコン基板１２上に多結晶シリコン膜，ア
モルファスシリコン膜あるいは酸化シリコン膜などの平
坦化処理用膜１３が形成され、この上に酸化シリコンな
どの絶縁膜１４および多結晶シリコン膜１５などからな
るパターン構造１６が形成され、さらに、その上に素子
形成用の半導体層としてのシリコン単結晶膜１７が形成
されている。

【００２１】この場合、本実施形態におけるＳＯＩ基板
１１は、例えば、シリコン単結晶膜１７中に素子形成工
程を経てＦＥＴなどの素子が形成されたときに、そのＦ
ＥＴのゲート電極に対して、パターン構造１６の絶縁膜
１４中に埋込形成された多結晶シリコン膜１５がバック
ゲートとして使用されるような構造の素子を形成するの
に適したもので、このような用途以外にも種々の素子を
形成するのに用いることができるものである。

【００２２】次に、上記構成のＳＯＩ基板１１を製造す
る方法について図１，２および図４，５を参照して説明
する。図４はＳＯＩ基板１１を製造する場合の全体の工
程の流れを概略的に示しており、まず、パターン構造形
成工程Ｐ１にて半導体層用基板である単結晶シリコン基
板１８にパターン構造１６を形成する。図１（ａ）は半
導体層用基板である単結晶シリコン基板１８の断面を模
式的に示すもので、このシリコン基板１８の表面を熱酸
化して絶縁膜１４としての熱酸化膜１４ａ（膜厚は例え
ば０．１μｍ）を形成し、続いて、ＣＶＤ法などにより
多結晶シリコンを堆積させてフォトリソグラフィ処理を
経てエッチング等によりパターニングして多結晶シリコ
ン膜１５（膜厚は例えば０．３５μｍ）を形成し、さら
に酸化膜１４ｂ（膜厚は例えば０．１μｍ）をＣＶＤ法
などにより堆積させて、パターン構造１６を形成する。

【００２３】次に、イオン注入工程Ｐ２（図４参照）に
おいては、図５に示すような詳細な工程を経てイオン注
入が行なわれる。すなわち、まず、第１のイオン注入Ｓ
１〜Ｓ４を行ない、続いて、第２のイオン注入Ｓ５〜Ｓ
８を実施する。これは、上述のようにしてパターン構造
が形成された半導体層用基板１８にイオン注入を行なっ
て内部に平坦な剥離面を形成するために、イオン注入工
程において注入領域の構造の違いによるイオン侵入深さ
の変化を考慮しイオン注入エネルギーを制御することが
必要となるからである。なお、注入するイオンは、水素
ガスや希ガスをイオン化したものを用いるが、ここでは
水素イオンＨ^＋（プロトン）を用いている。

【００２４】水素イオンの注入エネルギーに対する各材
料中の最大分布深さは表１のようになり、これらの結果
に基づいて各パターンに対して注入エネルギーを決定す
る。この場合、酸化膜１４ａおよび１４ｂのみの領域に
ついては、全体として酸化膜１４が０．２μｍ程度の膜
厚となっており、これに単結晶シリコン基板１８への目
標となる深さが０．１μｍ程度となることを想定する
と、注入エネルギーは３０〜４０ｋｅＶ程度が必要とな
る。

【００２５】また、多結晶シリコン膜１５が形成された
領域については、注入エネルギーは８０〜１００ｋｅＶ
程度が必要となる。また、注入量（ドーズ量）は、パタ
ーン構造１６がないものを剥離する場合の注入量と同様
に１×１０^１６〜１×１０^{１ ７}ａｔｏｍｓ／ｃｍ^２程度
が必要となる。

【００２６】

【表１】

【００２７】さて、第１のイオン注入工程Ｓ１〜Ｓ４
（図５参照）では、上述した単結晶シリコン基板１８の
パターン構造１６に対応してフォトレジスト１９を塗布
して多結晶シリコン膜１５の上に位置するフォトレジス
ト１９を残すことにより第１のレジストパターンを形成
し（Ｓ１）、続いて、上述したように、第１のイオン注
入エネルギーとして３０〜４０ｋｅＶを設定（Ｓ２）し
て水素イオンを上述した注入量で注入（Ｓ３）してイオ
ン注入領域２０ａを形成し（図１（ｂ）参照）、この
後、フォトレジスト１９によるレジストパターンを剥離
する（Ｓ４）。

【００２８】次に、第２のイオン注入工程Ｓ５〜Ｓ８
（図５参照）では、同様にして単結晶シリコン基板１８
のパターン構造１６に対応してフォトレジスト２１を塗
布して多結晶シリコン膜１５以外の部分にフォトレジス
ト２１を残すことにより第２のレジストパターンを形成
する（Ｓ５）。続いて、上述したように、第２のイオン
注入エネルギーとして８０〜１００ｋｅＶを設定（Ｓ
６）して水素イオンを上述した注入量で注入（Ｓ７）し
て上記したイオン注入領域２０ａと同じ深さに位置する
面内にイオン注入領域２０ｂ形成して結果的に同一平面
内に位置するイオン注入領域２０を形成する（図１
（ｃ）参照）。

【００２９】この後、フォトレジスト２１によるレジス
トパターンを剥離する（Ｓ８）。これにより、後述する
剥離工程Ｐ４にて熱処理を行なって剥離用欠陥層領域と
なるイオン注入領域２０が形成される。なお、フォトレ
ジスト１９，２１は、イオン注入に対してマスク材とな
るもので通常のレジスト材料と同等のものである。

【００３０】次に、このパターン構造１６を有する単結
晶シリコン基板１８をベース基板としてのベースシリコ
ン基板１２に貼り合わせるために薄膜の表面を平坦にす
る必要がある。そこで、平坦化処理工程Ｐ３（図４参
照）として、単結晶シリコン基板１８の表面上にシリコ
ン系のガスソースを用いたＣＶＤ法もしくはシリコンタ
ーゲットをスパッタリングもしくは加熱蒸着等のＰＶＤ
法により多結晶シリコンもしくはアモルファスシリコ
ン、酸化シリコン等の平坦化処理用膜１３を所定膜厚
（膜厚は例えば５〜１０μｍ程度）で堆積する（図２
（ａ）参照）。

【００３１】上述の場合に、多結晶シリコンもしくはア
モルファスシリコン、酸化シリコン層等の平坦化処理用
膜１３の堆積においてはイオン注入領域２０での剥離の
発生を防ぐため単結晶シリコン基板１８の加熱温度は５
００℃以下の低温で行う必要がある。これは、イオン注
入により単結晶シリコン基板１８内に導入された水素イ
オンの脱離が５００℃以上で発生するからである。次
に、ベース基板１２との貼り合わせ用に成膜した平坦化
処理用膜１３を研磨し（例えば膜厚２〜３μｍ程度まで
研磨する）下地のパターン構造１６に起因する表面段差
をなくす（図２（ｂ）参照）。

【００３２】次に、貼り合わせ・剥離工程Ｐ４では、単
結晶シリコン基板１８の研磨面とベースシリコン基板１
２を貼り合わせた上で、接合用の熱処理を行う。この場
合、熱処理は２段階に分けて行なう。すなわち、まず、
貼り合わせ工程で、５００℃程度の温度で熱処理を行な
い、この後、接合強度を高める目的で熱処理温度を、好
ましくは１１００℃以上で、より好ましくは１１５０℃
程度で６０分程度行なう。このとき、ベースシリコン基
板１２との接合とイオン注入領域２０に形成された剥離
用欠陥層領域での剥離が生じる（図２（ｃ）参照）。

【００３３】なお、上述のように熱処理を２段階に分け
る場合に加えて、工程を簡略化する目的で、一度の熱処
理で行なうこともできる。この場合には、熱処理温度
は、例えば１１００℃以上が好ましく、より好ましくは
１１５０℃程度で６０分程度行うことで、剥離用欠陥層
領域での剥離を行なうことができる。

【００３４】剥離面Ｐは、イオン注入工程Ｐ２において
各パターンに対する注入深さを一致させることにより面
粗度数ｎｍ以下の状態で剥離するため、その後の剥離面
研磨工程Ｐ５により容易に平坦な表面が形成可能であ
る。この結果、ベース基板１２上にパターン構造１６を
有した状態で半導体膜１７を所定厚さに形成したＳＯＩ
基板１１が形成される。

【００３５】さて、上述したイオン注入領域２０により
剥離を行なう技術においては、単結晶シリコン基板１８
中に注入された水素イオンは、結晶格子に欠陥を生じさ
せたりあるいは結晶格子を歪ませた状態で分布する。こ
のとき、イオン注入の目標深さを０．１μｍ程度に設定
したときの状態での水素イオンの分布は、実際には０．
３μｍ程度に広がっている。しかし、注入された水素イ
オンの量が一定量（しきい値）を超えている状態では、
剥離直前の状態では熱処理を経ることによって、欠陥層
領域が数１０ｎｍから数ｎｍ程度の厚さ寸法の非常に狭
い領域に凝縮されるようになる。

【００３６】この結果、ごく薄い欠陥層領域で剥離が生
じ、剥離面は非常に平坦性の良いものを得ることができ
るのである。なお、剥離面研磨工程Ｐ５を実施するの
は、さらに平坦性を確保すると共に、表面の粗さの程度
を小さくするためである。また、このような剥離を行な
うためのイオンとしては、上述した水素以外には、希ガ
スでも良いし、他に酸素や塩素，フッ素など種々のもの
が考えられる。

【００３７】さらに、本実施形態において形成するＳＯ
Ｉ基板１１を得るときに、単結晶シリコン基板１８は、
単結晶シリコン膜１７の品質を確保するために、通常半
導体装置を形成する場合のものと同様に不純物濃度が一
定値に管理された製品ウェハを用いることが望ましいの
に対して、貼り合わせるベースシリコン基板１２は、酸
化膜１４を介して単結晶シリコン膜１７を保持する基板
としての機能を果すことで十分であるから、不純物濃度
を特に管理していないダミーウェハを用いることができ
る。

【００３８】したがって、ベースシリコン基板１２とし
ては安価なものを用いることができ、さらに、剥離後の
単結晶シリコン基板１８は表面を研磨等の平坦化処理を
行うことで再び他のＳＯＩ基板１１を製造するためのも
のとして使用することができるようになり（リサイク
ル）、資源の有効活用ができると共に、総じてコストの
低減を図ることができるものである。

【００３９】このような第１の実施形態によれば、パタ
ーン構造１６を形成した半導体層用基板としての単結晶
シリコン基板１８を採用する場合でも、そのパターン構
造１６に起因した段差に応じてイオン注入工程Ｐ２で注
入エネルギーを異なるように設定してイオン注入を行な
うことにより、シリコン基板１８内において同一面内に
イオン注入領域２０が形成されるようにすることがで
き、これによって、貼り合わせ・剥離工程Ｐ４にて剥離
を行なったときにその剥離面に段差を生じることがなく
なり、精度良く半導体層１７を形成したＳＯＩ基板１１
を得ることができるようになる。

【００４０】（第２の実施形態）図６ないし図８は本発
明の第２の実施形態を示すもので、以下第１の実施形態
と異なる部分について説明する。本実施形態において
は、図８に示すように、半導体基板としてのＳＯＩ基板
２２は、絶縁膜としての酸化膜１４が半導体層としての
シリコン単結晶膜２４の面に部分的に露出するようにし
て形成することにより研磨ストッパ２３として設けられ
ている。そして、素子形成用の半導体層２４は、ＳＯＩ
基板２２の表面に島状に形成されており、絶縁分離され
た状態とされている。

【００４１】図６および図７は、ＳＯＩ基板２２の製造
工程に則した各断面を示すもので、パターン形成工程Ｐ
１（図６（ａ）参照）においては、第１の実施形態と異
なり、単結晶シリコン基板１８にあらかじめ研磨ストッ
パ２３の形成用に凹部１８ａをフォトリソグラフィ処理
でエッチング等により形成し、この凹部１８ａに対応し
て酸化膜が形成されて研磨ストッパ２３として設けられ
る。続く工程については、第１の実施形態とほぼ同様で
ある。

【００４２】すなわち、イオン注入工程Ｐ２では、フォ
トレジスト１９をパターニングすることによりこれをマ
スク材として第１のイオン注入を行なってイオン注入領
域２０ａを形成し（図６（ｂ）参照）、フォトレジスト
２１をパターニングすることによりこれをマスク材とし
て第２のイオン注入を行なってシリコン基板１８内の同
一面にイオン注入領域２０を形成する（図６（ｃ）参
照）。

【００４３】続いて、平坦化処理工程Ｐ３では、平坦化
処理用膜１３を表面に形成して（図７（ａ）参照）、所
定厚さまで研磨により除去して平坦化をはかる（図７
（ｂ）参照）。以下、貼り合わせ・剥離工程Ｐ４では、
前述同様にしてシリコン基板１８の表面にベース基板１
２を対抗させた状態で貼り合わせを行ない、熱処理を行
なって剥離をする（図６（ｃ）参照）。なお、この場合
においても、熱処理は第１の実施形態の場合と同様にし
て２段階に分けて行なっても良いし、１回で行なうよう
にしても良い。

【００４４】上述の状態では、剥離した面の研磨ストッ
パ２３が形成されている部分に、極薄いシリコン膜１８
ｂが残った状態になっており、これを剥離面研磨工程Ｐ
５にて研磨処理を行なって除去する。このとき、研磨処
理が進んでシリコン膜１８ｂがなくなると、研磨ストッ
パ２３の表面が研磨面として露出するようになる。シリ
コン酸化膜である研磨ストッパ２３はシリコン膜１８の
研磨レートよりも遅いので、研磨により発生する熱量の
変化が増大するようになる。これを温度センサ等により
検出することで研磨面が研磨ストッパ２３の表面に達し
たことを検知することができ、この時点で研磨処理を停
止する。これにより、半導体層２４として薄く均一な厚
さで精度の良い半導体層を得ることができるようにな
る。

【００４５】なお、上述の研磨ストッパ２３は、好まし
くは研磨面の面積で３０〜５０％の比率を占めるように
パターン構造１６を形成すると良い。また、上述したよ
うな研磨速度の違いに起因して発生する発熱量の変化を
検知する方法以外に、何らかの方法により検知をするこ
とができれば、研磨ストッパ２３の面積やパターニング
を適宜に行なうことができる。

【００４６】（第３の実施形態）図９ないし図１１は本
発明の第３の実施形態を示すもので、以下、第１の実施
形態と異なる部分について説明する。すなわち、本実施
形態においては、図１１に示すように、加工工程の順序
が上記各実施形態のものに比べて、平坦化処理工程Ｔ２
およびイオン注入工程Ｔ３が入れ替わるように設定され
たものである。すなわち、パターン構造形成工程Ｔ１に
続いて、先に平坦化処理工程Ｔ２を実施し、この後にイ
オン注入工程Ｔ３を実施する。以降の工程である貼り合
わせ・剥離工程Ｔ４および剥離面研磨工程Ｔ５について
は同じである。

【００４７】図９および図１０は、図１１に示す工程順
序で加工処理を進める場合の各工程での断面を模式的に
示しており、以下、簡単に説明する。まず、第１の実施
形態と同様にして、パターン構造形成工程Ｔ１にて、半
導体膜用基板としての単結晶シリコン基板１８上にパタ
ーン構造１６を形成する（図９（ａ）参照）。

【００４８】次に、平坦化処理工程Ｔ２にて、単結晶シ
リコン基板１８上のパターン構造１６の面に、平坦化処
理用膜１３を成膜する。この平坦化処理用膜１３は、前
述同様に、ＣＶＤもしくはＰＶＤ法による貼り合わせ用
多結晶シリコンもしくはアモルファスシリコン膜を所定
膜厚（例えば５〜１０μｍ程度）形成し（図９（ｂ）参
照）、続いて、研磨処理により研磨して（例えば、平坦
化処理用膜１３の膜厚が２〜３μｍ程度まで研磨する）
パターン構造１６の面を平坦化する（図９（ｃ）参
照）。

【００４９】この場合、平坦化処理用膜１３を形成する
際に、第１あるいは第２の実施形態と異なり、イオン注
入領域２０をまだ形成していないので、熱処理温度の制
約を受けないため、例えば、多結晶シリコンもしくはア
モルファスシリコン膜または酸化シリコン膜を成膜する
際に５００℃以上での高温での成膜が可能になり、この
手法を用いることで堆積膜の結晶性、面内の膜厚分布、
成膜速度等の条件を最適化した多結晶シリコン膜もしく
はアモルファスシリコン膜または酸化シリコン膜の成膜
が可能となる。

【００５０】続くイオン注入工程Ｔ３においては、第１
の実施形態で述べたように、パターン構造１６を構成す
る膜質によりイオン注入の進入度合いが異なるため、や
はり、イオン注入の注入エネルギーを異なるように設定
して、第１のイオン注入工程および第２のイオン注入工
程を順次実施する（図５も参照）。これは、図１０
（ａ），（ｂ）に示すように、パターン構造１６の多結
晶シリコン膜１５が存在する領域をフォトレジスト１９
でマスキングして第１のイオン注入を行ない、次に、酸
化膜１４のみの領域をフォトレジスト２１でマスキング
して第２のイオン注入を行なって最終的に単結晶シリコ
ン基板１８内の所定深さで同一面内にイオン注入領域２
０を形成して、剥離工程での剥離用欠陥層領域として利
用する。

【００５１】そして、次の貼り合わせ・剥離工程Ｔ４
（図１０（ｃ）参照）および剥離面研磨工程Ｔ５を経る
ことにより、第１の実施形態で得たと略同様のＳＯＩ基
板１１を得ることができるようになる。

【００５２】このような本実施形態では、平坦化処理工
程Ｔ２をイオン注入工程Ｔ３に先だって行なうようにし
たので、平坦化処理工程Ｔ２で形成する平坦化処理用膜
１３の熱処理温度を５００℃以上の高温に設定すること
ができるようになり、良質な膜を形成することができる
ようになる。また、イオン注入工程Ｔ３においては、フ
ォトリソグラフィ処理を行なう際に、単結晶シリコン基
板１８のパターン構造１６が平坦化処理用膜１３で平坦
化された面に対して行なうことができるようになる。

【００５３】（第４の実施形態）図１２および図１３は
本発明の第４の実施形態を示すもので、ここでは、第２
の実施形態において得られたと同様の研磨ストッパ２３
を持つパターン構造のＳＯＩ基板２２を製造する場合
で、その製造工程としては、第３の実施形態で説明した
と同様に、イオン注入工程Ｔ３を実施するに先だって平
坦化処理工程Ｔ２を実施するようにしたところである。

【００５４】したがって、その製造工程においては、前
述同様に、単結晶シリコン基板１８に凹部１８ａを形成
して研磨ストッパ２３としての酸化膜を形成すると共に
パターン構造１６を形成し（図１２（ａ）参照）、平坦
化処理用膜１３を成膜し（同図（ｂ）参照）、こののち
研磨によって平坦化する（同図（ｃ）参照）。

【００５５】続いて、イオン注入工程Ｔ３にて、２回の
イオン注入工程を行なってイオン注入領域２０を形成し
（図１３（ａ），（ｂ）参照）、この後、貼り合わせ・
剥離工程Ｔ４を実施して（同図（ｃ）参照）、剥離面研
磨工程Ｔ５を経てＳＯＩ基板２２を得ることができる。

【００５６】本発明は、上記実施形態にのみ限定される
ものではなく、次のように変形また拡張できる。半導体
層用基板（１８）としては、シリコン以外の材料とし
て、４族元素を主体とした単結晶であれば、例えば、Ｇ
ｅ（ゲルマニウム），ＳｉＣ（炭化シリコン），ＳｉＧ
ｅ（シリコンゲルマニウム）あるいはダイヤモンドなど
の基板を用いることができる。この場合において、Ｓｉ
Ｃ基板などを用いる場合には、基板自体が非常に高価な
ものであるので、剥離後に研磨して再生しすることによ
り、資源の有効活用およびコストダウンの効果が大きく
なる。

【００５７】本実施形態におけるＳＯＩ基板１１，２２
は、ベースシリコン基板１２上に絶縁膜１４を介した状
態で単結晶シリコン膜１７，２４を設ける構成の場合に
ついて述べているが、上記各実施形態と同様の製造工程
を採用することにより、単結晶シリコン膜１７，２４を
部分的にベースシリコン基板１２と接触するように構成
したＳＯＩ基板を製作することもできる。そして、この
ようにして形成されたＳＯＩ基板では、例えば、バルク
（ベースシリコン基板１２）を用いて保護素子などを形
成する構成の半導体装置などに適用することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すＳＯＩ基板の各
製造工程における模式的な縦断側面図（その１）

【図２】ＳＯＩ基板の各製造工程における模式的な縦断
側面図（その２）

【図３】完成したＳＯＩ基板の模式的な縦断側面図

【図４】本発明の第１の実施形態を示す工程該略図

【図５】イオン注入工程の詳細な工程図

【図６】本発明の第２の実施形態を示す図１相当図

【図７】図２相当図

【図８】図３相当図

【図９】本発明の第３の実施形態を示す図１相当図

【図１０】図２相当図

【図１１】図４相当図

【図１２】本発明の第４の実施形態を示す図１相当図

【図１３】図２相当図

【図１４】従来例を示すＳＯＩ基板の各製造工程におけ
る模式的な縦断側面図

【符号の説明】

１１はＳＯＩ基板（半導体基板）、１２はベースシリコ
ン基板（ベース基板）１３は平坦化処理用膜、１４は絶
縁膜、１４ａ，１４ｂは酸化膜、１５は多結晶シリコン
膜、１６はパターン構造、１７は単結晶シリコン膜（半
導体層）、１８は単結晶シリコン基板（半導体層用基
板）、１９，２１はフォトレジスト、２０はイオン注入
領域（剥離用欠陥層領域）、２２はＳＯＩ基板（半導体
基板）、２３は研磨ストッパ、２４は単結晶シリコン膜
（半導体層）である。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ベース基板（１２）上に絶縁膜（１４）
   を介して素子形成用の半導体層（１７，２４）を設けて
   なる半導体基板（１１，２２）を、イオン注入工程（Ｐ
   ２，Ｔ３）により所定のイオンを注入して剥離用欠陥層
   領域（２０）を設けた半導体層用基板（１８）にベース
   基板（１２）を貼り合わせ工程（Ｐ４，Ｔ４）において
   貼り合わせると共に剥離工程（Ｐ４，Ｔ４）にて欠陥層
   領域（２０）で剥離し、続く剥離面研磨工程（Ｐ５，Ｔ
   ５）を経てその剥離面を研磨して形成するようにした半
   導体基板の製造方法において、 前記イオン注入工程（Ｐ２，Ｔ３）に先だって前記半導
   体層用基板（１８）に対して表面の加工処理を行なうこ
   とによりパターン構造（１６）を形成するパターン構造
   形成工程（Ｐ１，Ｔ１）を設け、 前記イオン注入工程（Ｐ２，Ｔ３）は、前記パターン構
   造形成工程（Ｐ１，Ｔ１）において形成される前記半導
   体層用基板（１８）のパターン構造（１６）に起因して
   前記剥離用欠陥層領域（２０）を同一面に形成するため
   のイオン注入エネルギーのレベルが複数段階となるのに
   対応して、そのイオン注入エネルギーのレベル毎に前記
   半導体層用基板（１８）に対して選択的にイオン注入を
   複数回行なうことを特徴とする半導体基板の製造方法。
2. 【請求項２】 請求項１に記載の半導体基板の製造方法
   において、 前記パターン構造形成工程（Ｐ１，Ｔ１）は、前記半導
   体層用基板（１８）に対して成膜処理あるいはエッチン
   グ処理などにより表面に段差を有するパターン構造（１
   ６）を形成することを特徴とする半導体基板の製造方
   法。
3. 【請求項３】 請求項１または２に記載の半導体基板の
   製造方法において、 前記パターン構造形成工程（Ｐ１，Ｔ１）は、前記半導
   体層用基板（１８）に対して成膜処理あるいはエッチン
   グ処理などにより表面に選択的に質の異なる膜を分布す
   るようにしてパターン構造（１３，１６）を形成するこ
   とを特徴とする半導体基板の製造方法。
4. 【請求項４】 請求項１ないし３のいずれかに記載の半
   導体基板の製造方法において、 前記イオン注入工程（Ｐ２）が終了した後に、前記半導
   体層用基板（１８）の表面に平坦化処理用膜（１３）を
   形成すると共にその表面を研磨処理を行なって平坦化す
   る平坦化処理工程（Ｐ３）を設けたことを特徴とする半
   導体基板の製造方法。
5. 【請求項５】 請求項１ないし３のいずれかに記載の半
   導体基板の製造方法において、 前記イオン注入工程（Ｔ３）の実施に先だって、前記半
   導体層用基板（１８）の表面に平坦化処理用膜（１３）
   を形成すると共にその表面を研磨処理を行なって平坦化
   する平坦化処理工程（Ｔ２）を設けたことを特徴とする
   半導体基板の製造方法。
6. 【請求項６】 請求項１ないし５のいずれかに記載の半
   導体基板の製造方法において、 前記パターン構造形成工程（Ｐ１，Ｔ１）は、前記剥離
   面研磨工程（Ｐ５，Ｔ５）で研磨終了を検知するための
   研磨ストッパ（２３）のパターン構造（１６）を前記半
   導体層用基板（１８）に形成する処理工程を含んでいる
   ことを特徴とする半導体基板の製造方法。
7. 【請求項７】 請求項６に記載の半導体基板の製造方法
   において、 前記研磨ストッパ（２３）は、前記剥離面研磨工程（Ｐ
   ５，Ｔ５）における研磨中に発熱量の変化を検出するこ
   とにより研磨終了を検知可能となるように研磨速度が異
   なる材質で形成されることを特徴とする半導体基板の製
   造方法。
8. 【請求項８】 請求項６または７に記載の半導体基板の
   製造方法において、 前記研磨ストッパ（２３）は、前記半導体層用基板（１
   ８）に対する研磨速度よりも遅い研磨速度の材料により
   形成されていることを特徴とする半導体基板の製造方
   法。
9. 【請求項９】 請求項１ないし８のいずれかに記載の半
   導体基板の製造方法において、 前記イオン注入工程（Ｐ２，Ｔ３）以後で前記剥離工程
   前（Ｐ５，Ｔ５）の処理工程では、必要な熱処理での温
   度が、前記イオン注入工程（Ｐ２，Ｔ３）で注入するイ
   オンが前記剥離工程（Ｐ５，Ｔ５）で前記半導体層用基
   板（１８）から脱離するときの熱処理温度である脱離温
   度よりも低い温度に設定されていることを特徴とする半
   導体基板の製造方法。
10. 【請求項１０】 請求項１ないし９のいずれかに記載の
    半導体基板の製造方法において、 前記イオン注入工程（Ｐ２，Ｔ３）は、複数回にわたる
    イオン注入での注入イオンは同種のものを使用すると共
    に、その注入量を同じレベルに設定していることを特徴
    とする半導体基板の製造方法。