JP2020080385A - 貼り合わせsoiウェーハの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 238000010438 heat treatment Methods 0.000 claims abstract description 98
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 72
- 239000001301 oxygen Substances 0.000 claims abstract description 72
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 72
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 41
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims abstract description 30
- 239000013078 crystal Substances 0.000 claims abstract description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- 239000010703 silicon Substances 0.000 claims abstract description 20
- 230000001590 oxidative effect Effects 0.000 claims abstract description 18
- 230000003647 oxidation Effects 0.000 abstract description 41
- 238000007254 oxidation reaction Methods 0.000 abstract description 41
- 239000002244 precipitate Substances 0.000 abstract description 33
- 230000015572 biosynthetic process Effects 0.000 abstract description 10
- 235000012431 wafers Nutrition 0.000 description 181
- 239000010408 film Substances 0.000 description 40
- 238000001556 precipitation Methods 0.000 description 10
- 230000003746 surface roughness Effects 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 5
- 230000032798 delamination Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000011282 treatment Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- -1 hydrogen ions Chemical class 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000003325 tomography Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76275—Vertical isolation by bonding techniques
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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Abstract
Description
前記ベースウェーハとして、初期格子間酸素濃度が15ppma(’79ASTM)以上であるシリコン単結晶ウェーハを準備する工程と、
前記ベースウェーハに酸化性雰囲気下で熱処理を施すことにより、前記ベースウェーハの表面にシリコン酸化膜を形成する際に、前記熱処理を行う熱処理炉への前記ベースウェーハの投入温度を800℃以上とし、該投入温度以上の温度で前記ベースウェーハの前記熱処理を行うシリコン酸化膜を形成する工程と、
前記シリコン酸化膜を介して前記ベースウェーハと前記ボンドウェーハを貼り合わせる工程と、
貼り合わせた前記ボンドウェーハを薄膜化してSOI層を形成する工程とを有することを特徴とする貼り合わせSOIウェーハの製造方法を提供する。
ベースウェーハの直径がこのように大きくとも、本発明によればスリップ転位の発生を抑制できる。
これにより、酸素析出核を減少、もしくは成長を抑制することができて、結果として酸素析出物の密度や大きさを小さくすることができる。
前記ベースウェーハ表面に形成する前記シリコン酸化膜の厚さを1μm以上とすることができる。
このように、本発明によれば、スリップ転位や酸素析出物の形成を抑制しつつ、BOX層(シリコン酸化膜)を厚く形成することができる。
前記ベースウェーハとして、初期格子間酸素濃度が15ppma(’79ASTM)以上であるシリコン単結晶ウェーハを準備する工程と、
前記ベースウェーハに酸化性雰囲気下で熱処理を施すことにより、前記ベースウェーハの表面にシリコン酸化膜を形成する際に、前記熱処理を行う熱処理炉への前記ベースウェーハの投入温度を800℃以上とし、該投入温度以上の温度で前記ベースウェーハの前記熱処理を行うシリコン酸化膜を形成する工程と、
前記シリコン酸化膜を介して前記ベースウェーハと前記ボンドウェーハを貼り合わせる工程と、
貼り合わせた前記ボンドウェーハを薄膜化してSOI層を形成する工程とを有することを特徴とする貼り合わせSOIウェーハの製造方法である。
また、ボンドウェーハ3として、シリコン単結晶ウェーハを準備する。ボンドウェーハ3の酸素濃度は特に限定されない。
シリコン酸化膜2を形成する際に、酸化熱処理温度が高く、処置時間が長くなると、その分酸素析出物の密度や大きさも大きくなる傾向にあるが、それは酸化熱処理温度に到達する前に、低温の熱履歴を経る間に形成される酸素析出核の密度に大きく依存する。そこで、低温の熱履歴を少なくするために、本発明では炉への投入温度(バッチ式縦型炉の場合には、ボートを炉内に入れる際の温度)を高くする。
通常では、500℃や600℃でスタンバイしてベースウェーハを炉に投入するところを、本発明では、800℃、又は、800℃より高い温度に設定する。このように高い温度で上記熱処理を開始することにより、酸素析出核を減少、もしくは成長を抑制することができる。投入温度が800℃未満では、このような効果は得られない。投入温度の上限は、スリップ転位が抑制できれば特に限定されないが、1050℃以下が好ましく、1000℃以下がより好ましい。
BOX酸化熱処理には、バッチ式縦型炉が一般的に使用される。酸化膜成長速度を高くするために、水蒸気酸化が選択される場合が多く、また酸化熱処理温度も高い側に設定されることが多い。
より具体的には、枚葉式のランプ加熱式RTA装置を使用して、800℃、又は800℃より高い温度、たとえば酸化性雰囲気下、1000℃で、前熱処理(RTO熱処理)を行うことができる。この場合には、酸素析出核の生成を抑制し、更には酸素析出核を消滅させて密度を低減することができる。その後、バッチ式縦型炉で熱処理等を行っても、前熱処理(RTO熱処理)を実施していれば、密度が増大することはない。
また、酸化性雰囲気とすることによって、ウェーハ表面の面荒れを抑制することができる。
より具体的には、貼り合わせたウェーハ1、3に剥離熱処理を行ってイオン注入層4で剥離すると、ベースウェーハ1上にシリコン酸化膜2とSOI層5が形成された薄膜貼り合わせSOIウェーハ7となる。なお、このときに、剥離ウェーハ6が派生するが、新品のボンドウェーハ3として再利用することが可能である。
ベースウェーハ1として、直径300mm、結晶方位<100>、初期格子間酸素濃度が21ppma(’79ASTM)のシリコン単結晶ウェーハを準備した。このベースウェーハ1に対して、バッチ式縦型酸化炉を使用して、酸化性雰囲気下、1000℃で酸化熱処理を施すことにより、ベースウェーハ1の表面に2μmのシリコン酸化膜(BOX層)2を形成した。その際、縦型炉への投入温度は800℃とした。
ベースウェーハ1として、直径300mm、結晶方位<100>、初期格子間酸素濃度が21ppma(’79ASTM)のシリコン単結晶ウェーハを準備した。このベースウェーハ1に対して、酸素雰囲気の枚葉型ランプ加熱式のRTA装置を使用して、1000℃で60秒の熱処理を行った。その後、バッチ式縦型酸化炉を使用して、酸化性雰囲気下、1000℃で酸化熱処理を施すことにより、ベースウェーハ1の表面に2μmのシリコン酸化膜2を形成した。その際、縦型炉への投入温度は800℃とした。
ベースウェーハ1として、直径300mm、結晶方位<100>、初期格子間酸素濃度が21ppma(’79ASTM)のシリコン単結晶ウェーハを準備した。このベースウェーハ1に対して、バッチ式縦型酸化炉を使用して、酸化性雰囲気下、1000℃で酸化熱処理を施すことにより、ベースウェーハ1の表面に2μmのシリコン酸化膜2を形成した。その際、縦型炉への投入温度は600℃とした。
ベースウェーハ1として、直径300mm、結晶方位<100>、初期格子間酸素濃度が12ppma(’79ASTM)のシリコン単結晶ウェーハを準備した。このベースウェーハ1に対して、バッチ式縦型酸化炉を使用して、酸化性雰囲気下、1000℃で酸化熱処理を施すことにより、ベースウェーハ1の表面に2μmのシリコン酸化膜2を形成した。その際、縦型炉への投入温度は800℃とした。
4…イオン注入層、 5…SOI層、 6…剥離ウェーハ、
7…貼り合わせSOIウェーハ。
Claims (4)
- いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとをシリコン酸化膜を介して貼り合わせて貼り合わせSOIウェーハを製造する方法であって、
前記ベースウェーハとして、初期格子間酸素濃度が15ppma(’79ASTM)以上であるシリコン単結晶ウェーハを準備する工程と、
前記ベースウェーハに酸化性雰囲気下で熱処理を施すことにより、前記ベースウェーハの表面にシリコン酸化膜を形成する際に、前記熱処理を行う熱処理炉への前記ベースウェーハの投入温度を800℃以上とし、該投入温度以上の温度で前記ベースウェーハの前記熱処理を行うシリコン酸化膜を形成する工程と、
前記シリコン酸化膜を介して前記ベースウェーハと前記ボンドウェーハを貼り合わせる工程と、
貼り合わせた前記ボンドウェーハを薄膜化してSOI層を形成する工程とを有することを特徴とする貼り合わせSOIウェーハの製造方法。 - 前記ベースウェーハの直径を200mm以上とすることを特徴とする請求項1に記載の貼り合わせSOIウェーハの製造方法。
- 前記熱処理の前に、前記ベースウェーハに800℃以上の温度でRTA熱処理を行うことを特徴とする請求項1又は2に記載の貼り合わせSOIウェーハの製造方法。
- 前記シリコン酸化膜を形成する工程において、
前記ベースウェーハ表面に形成する前記シリコン酸化膜の厚さを1μm以上とすることを特徴とする請求項1から3のいずれか一項に記載の貼り合わせSOIウェーハの製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018213278A JP7345245B2 (ja) | 2018-11-13 | 2018-11-13 | 貼り合わせsoiウェーハの製造方法 |
US16/599,545 US11244852B2 (en) | 2018-11-13 | 2019-10-11 | Method for manufacturing bonded SOI wafer |
CN201911075806.6A CN111180317A (zh) | 2018-11-13 | 2019-11-06 | 贴合soi晶圆的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018213278A JP7345245B2 (ja) | 2018-11-13 | 2018-11-13 | 貼り合わせsoiウェーハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020080385A true JP2020080385A (ja) | 2020-05-28 |
JP7345245B2 JP7345245B2 (ja) | 2023-09-15 |
Family
ID=70550790
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018213278A Active JP7345245B2 (ja) | 2018-11-13 | 2018-11-13 | 貼り合わせsoiウェーハの製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11244852B2 (ja) |
JP (1) | JP7345245B2 (ja) |
CN (1) | CN111180317A (ja) |
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-
2018
- 2018-11-13 JP JP2018213278A patent/JP7345245B2/ja active Active
-
2019
- 2019-10-11 US US16/599,545 patent/US11244852B2/en active Active
- 2019-11-06 CN CN201911075806.6A patent/CN111180317A/zh active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Also Published As
Publication number | Publication date |
---|---|
US11244852B2 (en) | 2022-02-08 |
JP7345245B2 (ja) | 2023-09-15 |
US20200152505A1 (en) | 2020-05-14 |
CN111180317A (zh) | 2020-05-19 |
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