KR20150112968A - Soi 웨이퍼의 제조방법 및 soi 웨이퍼 - Google Patents

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Abstract

본 발명은, SOI 웨이퍼를 제작하는 SOI 웨이퍼의 제조방법에 있어서, 본드 웨이퍼의 접합면과 베이스 웨이퍼의 접합면의 적어도 한쪽 표면에 플라즈마 처리를 실시한 후에 산화막을 개재하여 접합을 행하고, 박리 열처리에서는, 250℃ 이하의 온도에서 2시간 이상의 열처리를 행하는 제1 단계와, 400℃ 이상 450℃ 이하의 온도에서 30분 이상의 열처리를 행하는 제2 단계를 행함으로써, 이온주입층에서 본드 웨이퍼를 박리하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법이다. 이에 따라, SOI층 막두께 범위가 작고, SOI층 표면의 표면거칠기가 작고, 테라스부의 형상이 매끄러우며, SOI층에 보이드나 블리스터 등의 결함이 없는 SOI 웨이퍼를 제조하는 방법을 제공할 수 있다.

Description

SOI 웨이퍼의 제조방법 및 SOI 웨이퍼{PRODUCTION METHOD OF SOI WAFER, AND SOI WAFER}
본 발명은, 이온주입한 웨이퍼를 결합 후에 박리하여 SOI 웨이퍼를 제조하는, 이른바 이온주입 박리법을 이용한 SOI 웨이퍼의 제조방법 및 이 방법으로 제조된 SOI 웨이퍼에 관한 것이다.
최근, 접합 웨이퍼의 제조방법으로서, 이온주입한 웨이퍼를 다른 웨이퍼와 접합하여 이온주입층에서 박리함으로써 접합 웨이퍼를 제조하는 방법(이온주입 박리법: 스마트컷법(등록상표)이라고도 불리는 기술)이 주목받고 있다.
이러한 이온주입 박리법에 의해 SOI 웨이퍼를 제조하는 방법에서는, 2매의 실리콘웨이퍼 중, 적어도 한쪽에 산화막을 형성함과 함께, 한쪽의 실리콘웨이퍼(본드 웨이퍼)의 상면으로부터 수소이온이나 희가스이온 등의 가스이온을 주입하고, 이 웨이퍼 내부에 미소기포층(봉입층)을 형성시킨다. 그리고, 이온주입한 측의 면을 산화막을 개재하여 다른 쪽의 실리콘웨이퍼(베이스 웨이퍼)와 밀착시키고, 그 후 열처리(박리 열처리)를 가하여 미소기포층을 박리면으로 하여 한쪽의 웨이퍼(본드 웨이퍼)를 박막상으로 박리하고, 추가로 열처리(결합열처리)를 가하여 공고하게 결합해서 SOI 웨이퍼로 한다(특허문헌 1, 2 참조).
이 방법에서는, 박리면이 경면이고, 막두께의 균일성이 높은 SOI층을 갖는 SOI 웨이퍼가 비교적 용이하게 얻어진다. 그러나, 이온주입 박리법에 의해 접합 웨이퍼를 제작하는 경우에 있어서는, 박리 후의 접합 웨이퍼 표면에 이온주입에 의한 데미지층이 존재하고, 또한 통상의 제품레벨의 실리콘 단결정 웨이퍼의 경면에 비해 표면거칠기가 큰 것이 된다. 따라서, 이온주입 박리법에 의한 제조에서는, 이러한 데미지층 및 표면거칠기를 제거하는 것이 필요하게 된다.
종래, 이 데미지층 등을 제거하기 위하여, 결합열처리 후의 최종공정에 있어서, 터치폴리쉬라고 불리는 연마마진이 매우 적은 경면연마(절삭량: 100nm 정도)가 행해지고 있었다. 그런데, 접합 웨이퍼의 박막(SOI층)에 기계가공적 요소를 포함하는 연마를 실시하면, 연마의 절삭량이 면내에서 균일하지 않기 때문에, 수소이온 등의 주입, 박리에 의해 달성된 박막의 막두께 균일성이 악화되는 문제가 발생한다.
이러한 문제점을 해결하는 방법으로서, 상기 터치폴리쉬 대신에 고온열처리를 행하여 표면거칠기를 개선하는 평탄화 처리가 행해지게 되었다.
한편, 본드 웨이퍼에 수소이온 등을 주입할 때, 스마트컷법의 1.5배 정도의 도즈량으로 주입을 행하고, 그 후, 본드 웨이퍼와 베이스 웨이퍼의 접합면을 플라즈마 처리하여 접합하고, 열처리만으로는 박리가 발생하지 않는 열처리조건(예를 들어, 350℃ 이하의 저온열처리)으로 열처리함으로써 이온주입층을 취약화하고, 그 후, 실온에서 접합면 부근의 외주연부에, 예를 들어 쐐기상(楔狀) 부재를 삽입하는 것을 기점으로서 기계적으로 본드 웨이퍼를 박리하여 박막층을 형성하는 실온기계 박리법(rT-CCP, SiGen법이라고도 함)이 있다(특허문헌 3). 이 방법은 다량의 수소이온 주입과, 결합력을 높이는 플라즈마 처리와 실온분리가 특징이라고 할 수 있다. 이에 의해 박리면의 표면거칠기를 개선할 수 있으므로, 박리 후의 평탄화 처리의 부하를 저감할 수 있다.
이 방법과 마찬가지로, 박리면의 표면거칠기를 저감하는 다른 방법으로서, 수소이온과 헬륨이온의 양자를 이온주입하는 공주입법이 있다(특허문헌 4, 5). 이 방법은, 본드 웨이퍼에 주입하는 이온을 수소이온과 헬륨이온의 양자를 각각 이온주입하고, 그 후, 베이스 웨이퍼와 접합하고, 예를 들어 500℃ 30분 정도의 박리 열처리를 행하여 이온주입층에서 박리를 행하는 방법이며, 단일이온의 이온주입에 의한 스마트컷법에 비해 적은 도즈량으로 박리가 가능하며, 또한, 박리면의 표면거칠기도 개선할 수 있다.
이상과 같이, 이온주입 박리법을 이용한 SOI 웨이퍼의 제조방법은, 3개의 방법(스마트컷법, SiGen법, 공주입법)으로 분류할 수 있다.
상기 3개의 제조방법에 있어서, 박리 후의 SOI 웨이퍼의 박리면의 평탄화 처리를, CMP를 이용하지 않고 행한 경우, 제조된 SOI 웨이퍼의 품질의 특징을 이하에 나타낸다.
스마트컷법은, SOI층 막두께 범위 및 테라스 형상에 대해서는 큰 문제는 되지 않는 레벨이지만, SOI층 표면의 표면거칠기는 다른 방법에 비해 크다.
SiGen법으로는 SOI층 표면의 표면거칠기는 작게 억제되지만, 실온분리시에 쐐기를 넣기 때문에, 초기에 분리가 일어나는 영역과 그 후 분리가 일어나는 경계에서 막두께 분포가 크게 변화하여 SOI층 막두께 범위가 커지고, 또한 강제적으로 분리됨으로써 테라스 형상은 요철의 형상이나 결함이 발생한다.
수소와 헬륨의 공주입에서는, SiGen법과 마찬가지로 SOI층 표면의 표면거칠기는 작게 억제되고, 또한, SOI층 막두께 범위나 테라스 형상에도 큰 문제는 없지만, He을 주입한 영향으로 보이드나 블리스터의 발생이 많아지는 경향이 있다.
디바이스 제조업체에 출하되는 완성품으로서의 SOI 웨이퍼는, SOI층 막두께 범위가 작고, SOI층 표면의 표면거칠기가 작고, 테라스부의 형상이 매끄러우며, SOI층에 보이드나 블리스터 등의 결함이 없는 것이 요구되고 있다.
여기서, 테라스부란, 박리 후의 SOI 웨이퍼의 외주부에서 SOI층이 전사되지 않고, 베이스 웨이퍼의 표면이 노출된 영역이며, 이것은, 경면연마 웨이퍼의 외주부의 수 mm 정도에서는 웨이퍼의 평탄도가 나빠지므로 접합한 웨이퍼간의 결합력이 약하고, SOI층이 베이스 웨이퍼측에 전사되기 어려운 것이 주된 원인이다. 이 SOI 웨이퍼의 테라스부를 광학현미경으로 관찰하면, SOI층과 테라스부의 경계가 들어간 요철형상이 되거나, SOI층이 섬 형상으로 고립된 SOI도가 관찰된다. 이는, SOI층이 전사되는 평탄도가 양호한 영역과 전사되지 않는 평탄도가 나쁜 영역의 천이영역에서 발생한다고 생각된다. 이러한 요철형상이나 SOI도는, 디바이스 제작 프로세스에서 웨이퍼로부터 박리되고, 실리콘 파티클이 되어 디바이스 제작 영역에 재부착하여 디바이스의 불량의 원인이 되는 것이 예상된다(특허문헌 6 참조).
일본특허공개 H5-211128호 공보 일본특허공개 2003-347526호 공보 일본특허공개 2006-210898호 공보 일본특허공표 2007-500435호 공보 일본특허공표 2008-513989호 공보 일본특허공개 2002-305292호 공보
본 발명은, 상기 사정을 감안하여 이루어진 것으로, SOI층 막두께 범위가 작고, SOI층 표면의 표면거칠기가 작고, 테라스부의 형상이 매끄러우며, SOI층에 보이드나 블리스터 등의 결함이 없는 SOI 웨이퍼를 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위하여 이루어진 것으로,
실리콘 단결정 웨이퍼로 이루어지는 본드 웨이퍼의 표면으로부터 수소이온을 주입하여 이온주입층을 형성하고, 이 본드 웨이퍼의 이온주입한 표면과, 실리콘 단결정 웨이퍼로 이루어지는 베이스 웨이퍼 표면을 산화막을 개재하여 접합한 후, 박리 열처리를 행하여 상기 이온주입층에서 본드 웨이퍼를 박리함으로써 SOI 웨이퍼를 제작하는 SOI 웨이퍼의 제조방법에 있어서,
상기 본드 웨이퍼의 접합면과 상기 베이스 웨이퍼의 접합면의 적어도 한쪽 표면에 플라즈마 처리를 실시한 후에 상기 산화막을 개재하여 접합을 행하고,
상기 박리 열처리에서는, 250℃ 이하의 온도에서 2시간 이상의 열처리를 행하는 제1 단계와, 400℃ 이상 450℃ 이하의 온도에서 30분 이상의 열처리를 행하는 제2 단계를 행함으로써, 상기 이온주입층에서 상기 본드 웨이퍼를 박리하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법을 제공한다.
본 발명은, 본드 웨이퍼에 (헬륨이온은 주입하지 않고) 수소이온만의 이온주입을 행하기 때문에, 헬륨이온을 주입하는 것에 의한 보이드나 블리스터 발생의 영향을 받는 일이 없어, SOI층에 보이드나 블리스터 등의 결함을 갖지 않는다. 또한, 웨이퍼에 플라즈마 처리를 하여 접합을 행함으로써 결합력을 강하게 하여, 그 후 비교적 저온에서의 2단계로 승온하는 열처리(상기 제1 단계와 제2 단계)를 행하고, 단계적으로 이온주입층을 취약화시켜 박리를 행함으로써, SOI층 표면의 표면거칠기를 줄일 수 있다.
또한, 본 발명은, 박리 시에 (쐐기를 넣어 기계적으로 박리하는 것이 아니라) 열처리에 의해 이온주입층을 박리하므로, SOI 막두께 범위를 줄일 수 있고, 테라스부의 형상을 매끄럽게 할 수 있다.
이때, 상기 플라즈마 처리는, 산화막을 갖는 웨이퍼에 대해서는 질소 플라즈마 처리를 행하고, 산화막이 없는 웨이퍼에 대해서는 산소 플라즈마 처리를 행하는 것이 바람직하다.
이러한 처리를 하여, 웨이퍼의 접합을 행한 경우에, 특히 결합력이 높아지기 때문에 바람직하다. 또한, 이러한 조건으로 처리한 웨이퍼는, 비교적 저온에서 웨이퍼 박리가 완료되고, 박리면의 표면거칠기가 작은 SOI 웨이퍼를 제작할 수 있으므로 적합하다.
또한 이때, CMP를 행하지 않고 평탄화 처리를 행할 수 있다.
이러한 평탄화 처리로는, 예를 들어 희생산화처리 + Ar어닐링 + 희생산화처리를 들 수 있다. 이와 같이 하여 제작된 SOI 웨이퍼는, SOI층의 막두께 균일성이 특히 우수하고, SOI층 막두께 범위를 더욱 작은 것으로 할 수 있으므로 적합하다.
또한 이와 같이 하여 제조된 SOI 웨이퍼는, 박리면인 SOI층 표면의 표면거칠기(RMS)가 3nm 이하이며, 또한, 이 SOI층의 막두께 범위가 1.5nm 이하인 것으로 할 수 있다.
이러한 SOI 웨이퍼이면, SOI층 막두께 범위와 SOI층 표면의 표면거칠기가 매우 작고, 또한 테라스부의 형상이 매끄러우며, SOI층에 보이드나 블리스터 등의 결함이 없는 것으로 할 수 있으므로, 디바이스 제조업체에 출하되는 완성품으로서 적합하다.
이상과 같이, 본 발명에 의하면, SOI층 막두께 범위가 작고, SOI층 표면의 표면거칠기가 작고, 테라스부의 형상이 매끄러우며, SOI층에 보이드나 블리스터 등의 결함이 없는 SOI 웨이퍼를 제조할 수 있다.
도 1은 실시예 1의 SOI 웨이퍼의 제조방법에 의해 제조된 SOI 웨이퍼의 테라스부의 형상의 일례이다.
도 2는 비교예 2의 SOI 웨이퍼의 제조방법에 의해 제조된 SOI 웨이퍼의 테라스부의 형상의 일례이다.
이하, 본 발명의 SOI 웨이퍼의 제조방법 및 SOI 웨이퍼에 대하여 상세하게 설명하지만, 본 발명은 이들로 한정되는 것은 아니다.
본 발명자들은, 상기 목적을 달성하기 위하여 예의 검토를 행한 결과,
실리콘 단결정 웨이퍼로 이루어지는 본드 웨이퍼의 표면으로부터 수소이온을 주입하여 이온주입층을 형성하고, 이 본드 웨이퍼의 이온주입한 표면과, 실리콘 단결정 웨이퍼로 이루어지는 베이스 웨이퍼 표면을 산화막을 개재하여 접합한 후, 박리 열처리를 행하여 상기 이온주입층에서 본드 웨이퍼를 박리함으로써 SOI 웨이퍼를 제작하는 SOI 웨이퍼의 제조방법에 있어서,
상기 본드 웨이퍼의 접합면과 상기 베이스 웨이퍼의 접합면의 적어도 한쪽 표면에 플라즈마 처리를 실시한 후에 상기 산화막을 개재하여 접합을 행하고,
상기 박리 열처리에서는, 250℃ 이하의 온도에서 2시간 이상의 열처리를 행하는 제1 단계와, 400℃ 이상 450℃ 이하의 온도에서 30분 이상의 열처리를 행하는 제2 단계를 행함으로써, 상기 이온주입층에서 상기 본드 웨이퍼를 박리하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법이면, SOI층 막두께 범위가 작고, SOI층 표면의 표면거칠기가 작고, 테라스부의 형상이 매끄러우며, SOI층에 보이드나 블리스터 등의 결함이 없는 SOI 웨이퍼를 제조할 수 있는 것을 발견하고, 본 발명을 완성시켰다.
상기와 같이, 본 발명은, 본드 웨이퍼에 수소이온만의 이온주입을 행하고, 본드 웨이퍼와 베이스 웨이퍼의 적어도 한쪽 접합면에 플라즈마 처리를 행하고, 그 후, 산화막을 개재하여 접합, 박리 열처리를 행한다.
이와 같이, 본드 웨이퍼에 (헬륨이온을 주입하지 않고) 수소이온만의 이온주입을 행함으로써, 헬륨이온을 주입함으로써 생긴 보이드나 블리스터 발생의 영향을 받지 않아, SOI층에 보이드나 블리스터 등의 결함을 발생시키지 않는다.
또한, 상기한 바와 같이 본 발명은, 본드 웨이퍼와 베이스 웨이퍼의 적어도 한쪽 접합면에 플라즈마 처리를 행함으로써 웨이퍼의 결합력을 강하게 하고, 그 후 비교적 저온의 열처리로 박리처리를 행함으로써, SOI층 표면의 표면거칠기를 줄일 수 있다.
여기서, 본 발명의 박리 열처리에서는, 제1 단계로서 250℃ 이하에서 2시간 이상의 어닐링을 행하고, 이어서 승온하여 제2 단계로서 400~450℃의 온도범위에서 30분 이상의 어닐링을 행하고, 이온주입층을 취약화하고 박리를 행하는 것이다.
플라즈마 처리하고 접합을 행한 웨이퍼는, 통상의 접합한 웨이퍼보다 결합력이 향상되어 있다. 그 웨이퍼를 제1 단계로서 250℃ 이하에서 처리함으로써 제1 이온주입층의 취약화와 웨이퍼의 결합력의 강화가 일어나고, 그 후 400~450℃의 열처리로 더욱 결합력이 향상되고, 이온주입층의 취약화가 완료되어 웨이퍼박리가 일어난다.
본 발명에서는 이와 같이, 웨이퍼에 플라즈마 처리를 실시하여 웨이퍼의 결합력을 높이고, 비교적 저온의 2단계로 승온하는 열처리를 행하고(상기 제1 단계, 제2 단계), 단계적으로 이온주입층을 취약화시켜 박리를 행함으로써, SOI층 표면의 표면거칠기를 줄일 수 있다.
또한, 본 발명은, 박리 시에(쐐기를 넣어 기계적, 강제적으로 박리를 하는 것이 아니라) 열처리에 의해 이온주입층을 박리하므로, SOI층 막두께 범위를 줄일 수 있고, 테라스부의 형상을 매끄럽게 할 수 있다.
또한, 박리 열처리의 제1 단계 및 제2 단계의 열처리시간은, 박리 열처리의 효율화를 고려하여, 모두 8시간 이하가 바람직하고, 4시간 이하가 보다 바람직하다. 이에 따라, 제1 단계의 열처리온도는, 150℃ 이상이 바람직하다.
상기 플라즈마 처리는, 산화막을 갖는 웨이퍼에 대해서는 질소 플라즈마 처리를 행하고, 산화막이 없는 웨이퍼(자연산화막만 성장한 웨이퍼를 포함함)에 대해서는 산소 플라즈마 처리를 행하는 것이 바람직하다.
이러한 플라즈마 처리를 행하고, 그 후 웨이퍼의 접합을 행하면, 특히 높은 결합력을 얻을 수 있다. 이러한 조건으로 처리한 웨이퍼는 비교적 저온 단시간에 웨이퍼 박리가 완료되어, 박리면의 러프니스가 보다 작은 SOI 웨이퍼를 제조할 수 있다.
이와 같이 하여 제조된 박리 직후의 SOI 웨이퍼는, SOI층 표면의 표면거칠기가 작고, 또한, SOI층의 막두께 분포, 테라스 형상이 양호하며, 블리스터 및 보이드의 발생도 없다. 또한, SOI층 표면의 표면거칠기가 작으므로, 평탄화 처리를, CMP를 이용하지 않고 열처리만으로 행하여도 완성품으로서의 SOI 웨이퍼는, SOI층 표면의 표면거칠기를 충분히 줄일 수 있다.
이와 같이 하여 제조된 SOI 웨이퍼는, 평탄화 처리를 하기 전의 박리면인 SOI층 표면의 표면거칠기(RMS)가 3nm 이하이며, 또한, 이 SOI층의 막두께 범위가 1.5nm 이하인 것으로 할 수 있다.
상기 박리 후의 SOI 웨이퍼의 박리면에 대하여, CMP를 행하지 않고 평탄화 처리를 행함으로써, 고품질의 SOI 웨이퍼를 제조할 수 있다.
평탄화 처리로는, 예를 들어 희생산화처리 + Ar어닐링 + 희생산화처리하는 처리를 들 수 있다. 이와 같이 하여 제작된 SOI 웨이퍼는, SOI층의 막두께 균일성이 우수하고, SOI층 막두께 범위가 더욱 작은 것이 되므로 적합하다.
이러한 SOI 웨이퍼이면, SOI층 막두께 범위와 SOI층 표면의 표면거칠기가 매우 작고, 또한 테라스부의 형상이 매끄러우며, SOI층에 보이드나 블리스터 등의 결함이 없으므로, 디바이스 제조업체에 출하되는 완성품으로서 고품질의 것이 된다.
[실시예]
이하, 실시예, 비교예 및 실험예를 나타내어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이들로 한정되는 것은 아니다.
(실시예 1)
직경 300mm, 결정방위 <100>의 Si 단결정 웨이퍼를 이용하여 SOI 웨이퍼를 제작하였다. 이때, 본드 웨이퍼에 150nm의 열산화막을 열처리로에서 성장시키고, 이 웨이퍼에 수소이온(H+이온)을 5×1016/cm2의 도즈량으로 40keV의 가속 에너지로 이온주입하였다. Si 단결정 웨이퍼로 이루어지는 베이스 웨이퍼를 준비하여, 베이스 웨이퍼에만 산소 플라즈마 처리를 행하고, 그 후, 이온주입된 본드 웨이퍼와 접합을 행하였다. 이 접합한 웨이퍼에 대하여, 제1 단계로서 200℃, 4시간의 어닐링을 행한 후, 10℃/분의 승온속도로 승온하고, 제2 단계로서 400℃, 6시간의 어닐링을 행하였다. 이 열처리에 의해 웨이퍼는 박리되어 초기 SOI 웨이퍼가 되었다.
(비교예 1)(스마트컷법)
직경 300mm, 결정방위 <100>의 Si 단결정 웨이퍼를 이용하여 SOI 웨이퍼를 제작하였다. 이때, 본드 웨이퍼에 150nm의 열산화막을 열처리로에서 성장시키고, 이 웨이퍼에 수소이온(H+이온)을 5×1016/cm2의 도즈량으로 40keV의 가속 에너지로 이온주입하였다. Si 단결정 웨이퍼로 이루어지는 베이스 웨이퍼를 준비하여, 이온주입된 본드 웨이퍼와 접합을 행하였다(플라즈마 처리 없음). 이 접합한 웨이퍼에 대하여, 제1 단계로서 350℃, 2시간의 어닐링을 행한 후, 10℃/분의 승온속도로 승온하고, 제2 단계로서 500℃, 30분의 어닐링을 행하였다. 이 열처리에 의해 웨이퍼는 박리되어 초기 SOI 웨이퍼가 되었다.
(비교예 2)(SiGen법)
직경 300mm, 결정방위 <100>의 Si 단결정 웨이퍼를 이용하여 SOI 웨이퍼를 제작하였다. 이때, 본드 웨이퍼에 150nm의 열산화막을 열처리로에서 성장시키고, 이 웨이퍼에 수소이온(H+이온)을 7.5×1016/cm2의 도즈량으로 40keV의 가속 에너지로 이온주입하였다. Si 단결정 웨이퍼로 이루어지는 베이스 웨이퍼를 준비하여 베이스 웨이퍼에만 산소 플라즈마 처리를 행하고, 그 후, 이온주입된 본드 웨이퍼와 접합을 행하였다. 이 접합한 웨이퍼에 대하여 350℃, 2시간의 어닐링만을 행하였다. 이 상태에서는 아직 웨이퍼 분리는 행해지지 않고, 쐐기를 사용하여 실온에서 웨이퍼박리를 행하였다.
(비교예 3)(공주입법)
직경 300mm, 결정방위 <100>의 Si 단결정 웨이퍼를 이용하여 SOI 웨이퍼를 제작하였다. 이때, 본드 웨이퍼에 150nm의 열산화막을 열처리로에서 성장시키고, 이 웨이퍼에 헬륨이온(He+이온)을 0.9×1016/cm2의 도즈량으로, 수소이온(H+이온)을 0.9×1016/cm2의 도즈량으로 40keV의 가속 에너지로 이온주입하였다. Si 단결정 웨이퍼로 이루어지는 베이스 웨이퍼를 준비하여, 이온주입된 본드 웨이퍼와 접합을 행하였다(플라즈마 처리 없음). 이 접합한 웨이퍼에 대하여, 제1 단계로서 350℃, 2시간의 어닐링을 행한 후, 10℃/분의 승온속도로 승온하고, 제2 단계로서 500℃, 30분의 어닐링을 행하였다. 이 열처리에 의해 웨이퍼는 박리되어 초기 SOI 웨이퍼가 되었다.
실시예 1, 비교예 1~비교예 3의 AFM 러프니스, SOI층 막두께 범위, 테라스부의 형상, 결함(보이드, 블리스터)의 4항목의 평가결과를 하기 표 1에 정리하였다.
또한, 표 1의 AFM 러프니스란, AFM(원자간력 현미경)에 의해 측정된 가로세로 30μm의 영역의 표면거칠기를 RMS(Root Mean Square) 표시한 값이다.
Figure pct00001

AFM 러프니스에 관해서는, 비교예 1은 다른 예와 비교했을 때 2배 정도 큰 결과가 되어, 표면 거칠기가 크고, 그 후의 평탄화 프로세스에 부하가 걸리는 것을 예상할 수 있다.
막두께 분포에 관해서는, 비교예 2만 커져 있었다. 이 원인은 웨이퍼분리를 행할 때, 쐐기를 넣은 순간에 쐐기의 주위는 웨이퍼분리가 일어나고, 그 후, 더욱 웨이퍼의 중심방향으로 쐐기를 진행시켜 웨이퍼분리를 행하는 것에 있다. 이 초기 웨이퍼 분리영역과 그 후의 분리영역의 경계에서 막두께가 급격히 변화된다. 이것이, 막두께 분포가 큰 원인이다.
테라스부의 형상에 관해서는, 비교예 2만 현저한 요철이 발생되었다(도 2). 이는 실온에서 쐐기를 사용하여 강제적으로 웨이퍼분리를 행함으로써 기계적인 강제력이 가해지기 때문으로 생각된다. 이와 비교했을 때, 다른 예의 테라스부의 형상은 양호하다(도 1). 이는 열처리에 의해 윤활하게 박리가 일어남으로써 요철형상이 발생하지 않는 것으로 생각된다.
결함발생에 관해서는 비교예 3만 발생하였다. 이는 He(헬륨)과 H(수소)의 이온주입을 행하므로, 제조공정 중에서 가장 파티클 부착이 생기기 쉬운 공정에서 2회의 처리를 행하게 되므로, 파티클에 기인한 보이드 및 블리스터의 발생이 다른 예보다 많아지는 것으로 생각된다. 또한, 표에는 없지만, 접합 전에 플라즈마 처리를 행한 것 이외는 비교예 3과 동일 조건으로 행한 다른 예에서는, 블리스터의 발생은 적어졌으나, 보이드의 발생은 증가하고, 보이드와 블리스터의 합계의 결함수는 변하지 않았다.
<실험예>
(실험예 1)
웨이퍼분리(박리)의 제1 단계와 제2 단계를 조합하는 실험을 하기 조건으로 행하였다.
본드 웨이퍼 및 베이스 웨이퍼로서 직경 300mm, 결정방위 <100>의 Si 단결정 웨이퍼를 이용하여 SOI 웨이퍼를 제작하였다.
우선, 본드 웨이퍼에 150nm의 열산화막을 열처리로에서 성장시켰다. 이 웨이퍼에 수소를 5×1016/cm2의 도즈량으로 40keV의 가속 에너지로 이온주입을 행하였다. 베이스 웨이퍼(산화막 없음)를 준비하여, 베이스 웨이퍼에 질소 플라즈마 처리를 행하고, 그 후 접합을 행하였다. 이 접합한 웨이퍼에 대하여, 박리 열처리로서, 제1 단계로서 150~350℃의 범위에서 2시간의 어닐링을 행하고, 10℃/분으로 승온하고, 제2 단계로서 350~500℃의 어닐링을 행하였다(제1 단계, 제2 단계의 열처리조건은 표 2 참조). 이 열처리에 의해 이온주입층에서 박리되고 초기 SOI 웨이퍼가 제작되었다(열처리조건에 따라서는 박리하지 못하는 것도 있다). 이 초기 SOI 웨이퍼에 대하여, 900℃, 2시간의 희생산화처리(열산화 + 산화막 제거), 1200℃, 1시간의 Ar 분위기 하의 어닐링, 950℃의 막두께 조정용 희생산화처리를 순차적으로 행하고, SOI층 막두께가 88nm인 SOI 웨이퍼의 완성품을 제작하여, 그 SOI층 표면의 표면거칠기(RMS)를 AFM으로 30μm×30μm의 범위에서 측정하고 비교하였다. 결과를 하기 표 2에 나타낸다.
Figure pct00002

제1 단계로서 150℃~250℃의 범위에서 2시간 열처리를 행하고, 제2 단계로서 400℃~450℃에서 30분 이상 4시간 이하의 열처리를 행했을 때의 SOI층 표면의 표면거칠기(RMS)가 매우 작다.
(실험예 2)
제1 단계의 열처리시간을 4시간으로 하고, 제2 단계를 350℃, 4시간, 400℃, 0.5시간, 450℃, 0.5시간의 3조건으로 한 것 이외는 실험예 1과 동일 조건으로 SOI 웨이퍼의 완성품을 제작하여, 그 SOI층 표면의 표면거칠기(RMS)를 AFM으로 30μm×30μm의 범위에서 측정하고 비교하였다. 결과를 하기 표 3에 나타낸다.
Figure pct00003

제1 단계로서 150℃~250℃의 범위에서 4시간 열처리를 행하고, 제2 단계로서 400℃~450℃에서 30분의 열처리를 행했을 때의 SOI층 표면의 표면거칠기(RMS)가 매우 작다. 또한, 제1 단계의 열처리 후의 제2 단계의 열처리온도가 350℃(400℃ 미만)이면, 4시간 열처리를 행하여도 박리 자체가 이루어지지 않았다.
(실험예 3)
제1 단계의 열처리시간을 1시간으로 하고, 제2 단계를 350℃, 4시간, 400℃, 0.5시간의 2 조건으로 한 것 이외는 실험예 1과 동일 조건으로 SOI 웨이퍼의 완성품을 제작하여, 그 SOI층 표면의 표면거칠기(RMS)를 AFM으로 30μm×30μm의 범위에서 측정하고 비교하였다. 결과를 하기 표 4에 나타낸다.
Figure pct00004

제1 단계의 열처리시간이 1시간(2시간 미만)이면, 제2 단계로서 400℃에서 30분 열처리를 행하여도, 웨이퍼가 일부 박리되지 않는다고 하는 결과가 되었다. 또한, 제1 단계의 열처리시간이 1시간(2시간 미만)이고, 또한 제2 단계의 열처리온도가 350℃(400℃ 미만)이면, 4시간 열처리를 행하여도 박리 자체가 이루어지지 않았다.
(실험예 4)
접합 전에 플라즈마 처리를 행하지 않은 것 이외는 실험예 1과 동일 조건(일부 조건은 미실시)으로 SOI 웨이퍼의 완성품을 제작하여, 그 SOI층 표면의 표면거칠기(RMS)를 AFM으로 30μm×30μm의 범위에서 측정하고 비교하였다. 결과를 하기 표 5에 나타낸다.
Figure pct00005

접합 전에 플라즈마 처리를 실시하지 않으면, 제1 단계로서 150℃~250℃의 범위에서 2시간 열처리를 행하고, 제2 단계로서 400℃에서 4시간 혹은 450℃에서 1시간 열처리를 행하여도, 웨이퍼가 박리되지 않거나, 또는 박리되어도 SOI층 표면의 표면거칠기(RMS)가 컸다.
(실험예 5)
플라즈마 처리조건의 효과를 확인하기 위하여, 하기의 조건으로 SOI 웨이퍼의 완성품을 제작하였다.
본드 웨이퍼 및 베이스 웨이퍼로서 직경 300mm, 결정방위 <100>의 Si 단결정 웨이퍼를 이용하여 SOI를 제작하였다.
우선, 본드 웨이퍼에 150nm의 열산화막을 열처리로에서 성장시켰다. 이 웨이퍼에 수소를 5×1016/cm2의 도즈량으로 40keV의 가속 에너지로 이온주입을 행하였다. 베이스 웨이퍼(산화막 없음)를 준비하여, 양자에 플라즈마 처리를 행하고, 그 후 접합을 행하였다.
플라즈마 조건은 하기 표 6과 같다.
Figure pct00006

이 접합한 웨이퍼에 대하여 박리 열처리로서, 제1 단계로서 200℃ 4시간의 어닐링을 행한 후, 10℃/분의 승온속도로 승온하고, 제2 단계로서 400℃ 4시간의 어닐링을 행하였다. 이 열처리에 의해 이온주입층에서 박리하고, 초기 SOI 웨이퍼가 제작되었다. 이 초기 SOI 웨이퍼에 대하여, 900℃ 2시간의 희생산화처리, 1200℃ 1시간의 Ar분위기 하의 어닐링, 950℃의 막두께 조정용 희생산화처리를 행하여 SOI층 막두께가 88nm인 SOI 웨이퍼의 완성품을 제작하고, 그 SOI층 표면의 표면거칠기(RMS)를 AFM으로 30μm×30μm의 범위에서 측정하고 비교하였다.
표면거칠기(RMS)는 이하와 같이 되었다.
조건(1) 0.17nm
조건(2) 0.14nm
조건(3) 0.17nm
조건(4) 0.15nm
이상의 점에서 산화막에 질소 플라즈마, 산화막 없는 웨이퍼에 산소 플라즈마로 처리함으로써 표면거칠기(RMS)가 가장 작아지는 것을 알 수 있었다.
또한, 본 발명은, 상기 실시형태는 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지고, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (4)

  1. 실리콘 단결정 웨이퍼로 이루어지는 본드 웨이퍼의 표면으로부터 수소이온을 주입하여 이온주입층을 형성하고, 이 본드 웨이퍼의 이온주입한 표면과, 실리콘 단결정 웨이퍼로 이루어지는 베이스 웨이퍼 표면을 산화막을 개재하여 접합한 후, 박리 열처리를 행하여 상기 이온주입층에서 본드 웨이퍼를 박리함으로써 SOI 웨이퍼를 제작하는 SOI 웨이퍼의 제조방법에 있어서,
    상기 본드 웨이퍼의 접합면과 상기 베이스 웨이퍼의 접합면의 적어도 한쪽 표면에 플라즈마 처리를 실시한 후에 상기 산화막을 개재하여 접합을 행하고,
    상기 박리 열처리에서는, 250℃ 이하의 온도에서 2시간 이상의 열처리를 행하는 제1 단계와, 400℃ 이상 450℃ 이하의 온도에서 30분 이상의 열처리를 행하는 제2 단계를 행함으로써, 상기 이온주입층에서 상기 본드 웨이퍼를 박리하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  2. 제1항에 있어서,
    상기 플라즈마 처리는, 산화막을 갖는 웨이퍼에 대해서는 질소 플라즈마 처리를 행하고, 산화막이 없는 웨이퍼에 대해서는 산소 플라즈마 처리를 행하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 박리 후의 SOI 웨이퍼의 박리면에 대하여, CMP를 행하지 않고 평탄화 처리를 행하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  4. 제1항 또는 제2항의 SOI 웨이퍼의 제조방법에 의해 제조된 SOI 웨이퍼로서, 박리면인 SOI층 표면의 표면거칠기(RMS)가 3nm 이하이며, 또한, 이 SOI층의 막두께 범위가 1.5nm 이하인 것을 특징으로 하는 SOI 웨이퍼.
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