KR20180086013A - 웨이퍼 본딩 방법 및 그 제조 방법에 의해 제조된 삼차원 구조의 반도체 반도체 소자 - Google Patents

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Abstract

본 발명은 웨이퍼 본딩 방법을 개시한다. 본 발명의 실시예에 따른 웨이퍼 본딩 방법은 적어도 하나 이상의 반도체 소자를 포함하는 제1 웨이퍼(wafer)를 준비하는 단계; 상기 제1 웨이퍼 상에 제1 캡핑층(capping layer)을 형성하는 단계; 상기 제1 캡핑층 상에 제2 캡핑층을 형성하는 단계; 상기 제2 캡핑층에 플라즈마(plasma) 처리를 진행하는 단계; 산화물층을 포함하는 제2 웨이퍼를 준비하는 단계; 상기 제1 웨이퍼 및 상기 제2 웨이퍼를 압력을 이용하여 본딩(bonding)시키는 단계; 및 상기 본딩된 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 단계를 포함하고, 상기 본딩된 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 단계는 무선 주파수(radio frequency; RF)를 이용하여 열처리하는 것을 특징으로 한다.

Description

웨이퍼 본딩 방법 및 그 제조 방법에 의해 제조된 삼차원 구조의 반도체 반도체 소자{WAFER BONDING METHOD, AND THREE-DIMENSIONAL SEMICONDUCTOR DEVICE MANUFACTURED BY THE SAME}
본 발명은 웨이퍼 본딩 방법 및 그 제조 방법에 의해 제조된 삼차원 구조의 반도체 소자에 관한 것으로, 보다 상세하게는 압력 및 급속 열처리에 따른 웨이퍼 본딩 방법 및 그 제조 방법에 의해 제조된 삼차원 구조의 반도체 반도체 소자에 관한 것이다.
일반적으로 반도체 웨이퍼 생산 기술에서 '새로이 개발되는 메모리칩의 능력은 18~24개월에 약 2배가 된다.'라는 Moore의 법칙은 수십 년간 반도체 기술 개발 진화에 적용되었다. 그 동안 Moore의 법칙이 성립할 수 있었던 가장 큰 요인은 반도체 셀(Cell)의 미세화가 성공했기 때문이다. 한정된 면적 안에 셀(Cell)의 미세화 공정, 특히 노광 공정의 발달로 수십 nm 공정이 가능하였기에 반도체 칩의 능력을 향상시킬 수 있었다. 하지만, 미세화 공정을 통한 칩의 성능 향상은 한계점에 도달했다. 수십 nm이하의 미세 패턴은 물리적 한계까지의 노광 설비를 요구하고 있고, 그로 인해 노광 장비의 수직적인 가격 상승으로 제조원 가에 부담을 주고 있다. 또한 미세 셀(Cell)의 개수가 증가함에 따라 길어진 배선에서 신호 지연 현상이 발생되어 칩 성능이 저하되는 효과가 발생되고 있다.
과거에는 반도체 칩의 용량을 높이기 위하여 칩을 여러 개 평면으로 배치(2D)하는 방식이 사용되었다. 그러나 2D 방식은 공간을 많이 차지하기 때문에 점점 크기가 작아지고 성능이 높아지는 휴대용 전자기기에는 적용하기 어려워, 최대한 칩이 차지하는 공간을 줄이기 위하여 칩을 아래에서 위로 쌓는 방식(3D)을 도입하게 되었다.
그러한, 3D 방식은 본딩 기법을 이용하여 2개의 웨이퍼들을 본딩함으로써 되는 3차원 적층 구조를 가질 수 있다.
본딩 공정(Bonding process)은 다이렉트(Direct), 접착(Adhesive), 양극성(Anodic), 유리 프릿(Glass Frit), 열압착(thermocompression), 금속 확산 (Metal Diffusion)(e.g. Cu-Cu) 또는 유테틱본딩(Eutectic Bonding) 방식과 같은 다양한 방식이 있는데, 이러한 다양한 방식의 본딩 공정(bonding process)은 열 처리를 통하여 웨이퍼들 사이에 강한 결합을 유도할 수 있다.
기존 MEMS 센서는 Au(금)-Sn(주석) 기반의 유테틱본딩(Eutectic Bonding)을 사용하였으나, 높은 재료비(ex. 금값 상승) 및 금(Au)으로 인한 웨이퍼 본더 장비 오염 문제로 인해 새로운 대체 재료가 요구되고 있다.
유테틱본딩(Eutectic Bonding) 시 사용되는 새로운 대체 재료로는 Al(알루미늄)-Ge(게르마늄)이고, 현재 많은 MEMS 칩은 Al-Ge 기반으로 제작되고 있으나, 기존 재료인 Au-Sn의 공융점(서로 녹는 점이 다른 두 성분을 고체 상태가 아닌 액체 상태에서 완전히 녹아 섞이는 점)은 297이고, Al-Ge의 공융점은 420이므로 기존 본딩 장비를 사용할 때 공융점 차이로 인해 (Au-Sn 대비 Al-Ge 물질 공융점 온도가 기존 대비 44% 상승) 공정 시간이 증가하여 생산성이 낮아지는 문제가 발생하였다.
또한, 현재 웨이퍼 본더 장비는 대부분 저항 가열 방식을 사용하는데, 저항 가열 방식은 낮은 히팅 통제성(low heating controllability) 특성에 의해 높은 결점(defect) 발생률, 높은 가격(cost) 및 낮은 쓰루풋(throughput) 문제를 발생시킨다.
대한민국 등록특허 제 10- 10-1271798호, "웨이퍼의 본딩 방법 및 그 방법에 의해 제조된 전자소자" 대한민국 등록특허 제 10-1548173호, "실리콘 다이렉트 본딩(ＳＤＢ)을 이용한 임시 웨이퍼 임시 본딩 방법, 및 그 본딩 방법을 이용한 반도체 소자 및 반도체 소자 제조 방법" 대한민국 공개특허 제 10-2012-0036349호, "전자기파 가열을 이용한 웨이퍼 본더" 대한민국 공개특허 제 10-2010-0067798호, "에피 웨이퍼 패키지 및 그 제조방법" 대한민국 공개특허 제 10-2014-7032479호, "음의 줄-톰슨 계수를 가지는 가스 분위기 안의 본딩 방법" 대한민국 공개특허 제 10-2015-0037643호, "기판 결합 구조체 및 그 제조방법" 대한민국 공개특허 제 10-2012-0017102호, "디바이스 웨이퍼와 캐리어 웨이퍼의 본딩과 디본딩 처리방법"
본 발명의 실시예들의 목적은 무선 주파수(radio frequency; RF)를 이용하여 웨이퍼들을 본딩함으로써, 웨이퍼들의 표면 에너지를 감소시켜, 보이드 프리(void free)한 웨이퍼 본딩 방법을 제공하기 위한 것이다.
본 발명의 실시예들의 목적은 제1 웨이퍼 상에 형성된 제1 캡핑층 및 제2 캡핑층을 형성함으로써, 접착 강도(bonding strength)를 증가시키고, 제1 캡핑층과 제2 웨이퍼 계면의 보이드를 감소시키기 위한 것이다.
본 발명의 실시예들의 목적은 제1 웨이퍼 상에 형성된 제2 캡핑층을 화학적 기계적 연마(CMP) 처리함으로써, 웨이퍼 본딩 시 필요한 스텝 높이(step height)를 감소시켜, 제2 캡핑층과 제2 웨이퍼 사이의 단차를 감소시키기 위한 것이다.
본 발명의 실시예에 따른 웨이퍼 본딩 방법은 적어도 하나 이상의 반도체 소자를 포함하는 제1 웨이퍼(wafer)를 준비하는 단계; 상기 제1 웨이퍼 상에 제1 캡핑층(capping layer)을 형성하는 단계; 상기 제1 캡핑층 상에 제2 캡핑층을 형성하는 단계; 상기 제2 캡핑층에 플라즈마(plasma) 처리를 진행하는 단계; 표면에 산화물층을 포함하는 제2 웨이퍼를 준비하는 단계; 상기 제1 웨이퍼 및 상기 제2 웨이퍼를 압력을 이용하여 본딩(bonding)시키는 단계; 및 상기 본딩된 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 단계를 포함하고, 상기 본딩된 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 단계는 무선 주파수(radio frequency; RF)를 이용하여 열처리한다.
상기 제1 캡핑층은 실리콘 산화물(SiOx)일 수 있다.
상기 제1 캡핑층은 100nm 내지 300nm의 두께일 수 있다.
상기 제2 캡핑층은 원자층 증착(ALD)을 이용하여 형성될 수 있다.
상기 제2 캡핑층은 알루미늄 산화물(Al2O3)일 수 있다.
상기 제2 캡핑층은 100nm 내지 300nm의 두께일 수 있다.
상기 본딩은 상기 제2 캡핑층의 상기 알루미늄 산화물(Al2O3)과 상기 제2 웨이퍼의 표면에 형성된 상기 산화물층이 본딩되는 산화물-산화물(Oxide-Oxide) 본딩일 수 있다.
상기 본딩된 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 단계는, 상기 제1 웨이퍼의 영역 별로 선택적으로 열처리될 수 있다.
상기 본딩된 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 단계는, 300℃ 내지 400℃의 온도에서 진행될 수 있다.
상기 제1 웨이퍼 및 상기 제2 웨이퍼를 압력을 이용하여 본딩(bonding)시키는 단계는, 100N 내지 1000N의 압력을 가할 수 있다.
상기 제2 웨이퍼는 상기 적어도 하나 이상의 반도체 소자를 포함할 수 있다.
상기 제2 웨이퍼 내에는 임플란트(implant) 영역을 포함할 수 있다.
본 발명의 실시예에 따른 3차원 구조의 반도체 소자는 본 발명의 실시예에 따른 웨이퍼 본딩 방법으로 형성된다.
본 발명의 실시예에 따른 웨이퍼 본딩 방법은, 무선 주파수(radio frequency; RF)를 이용하여 웨이퍼들을 본딩함으로써, 웨이퍼들의 표면 에너지를 감소시켜, 보이드 프리(void free)한 웨이퍼 본딩을 형성할 수 있다.
본 발명의 실시예에 따른 웨이퍼 본딩 방법은, 제1 웨이퍼 상에 형성된 제1 캡핑층 및 제2 캡핑층을 형성함으로써, 접착 강도(bonding strength)를 증가시키고, 제1 캡핑층과 제2 웨이퍼 계면의 보이드를 감소시킬 수 있다.
본 발명이 해결하고자 하는 과제는 제1 웨이퍼 상에 형성된 제2 캡핑층을 화학적 기계적 연마(CMP) 처리 함으로써, 웨이퍼 본딩 시 필요한 스텝 높이(step height)를 감소시켜, 제2 캡핑층과 제2 웨이퍼 사이의 단차를 감소시킬 수 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 웨이퍼 본딩 방법을 도시한 단면도이다.
도 2a 내지 도 2c는 열처리 온도에 따른 제1 웨이퍼 및 제2 웨이퍼의 본딩 IR 측정 이미지를 도시한 것이다.
도 3a 내지 도 3c는 압력 여부에 따른 제1 웨이퍼 및 제2 웨이퍼의 본딩 IR 측정 이미지를 도시한 것이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예들을 설명하기 위한 예시적 용어로 이해되어야 한다.
또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
한편, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되지 않는다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하에서는, 도 1a 내지 도 1h를 참조하여, 본 발명의 실시예에 따른 웨이퍼 본딩 방법에 대해 상세히 설명하기로 한다.
본 발명의 실시예에 따른 웨이퍼 본딩 방법은 적어도 하나 이상의 반도체 소자를 포함하는 제1 웨이퍼(wafer)를 준비하는 단계, 제1 웨이퍼 상에 제1 캡핑층(capping layer)을 형성하는 단계, 제1 캡핑층 상에 제2 캡핑층을 형성하는 단계 및 제2 캡핑층에 플라즈마(plasma) 처리를 진행하는 단계를 포함한다.
본 발명의 실시예에 따른 웨이퍼 본딩 방법은 제1 웨이퍼 상에 형성된 제1 캡핑층 및 제2 캡핑층을 형성함으로써, 접착 강도(bonding strength)를 증가시키고, 제1 캡핑층과 제2 웨이퍼 계면의 보이드를 감소시킬 수 있다.
또한, 산화물층을 포함하는 제2 웨이퍼를 준비하는 단계를 진행한 다음, 제1 웨이퍼 및 제2 웨이퍼를 압력을 이용하여 본딩(bonding)시키는 단계 및 본딩된 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 단계를 포함한다.
본딩된 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 단계는 무선 주파수(radio frequency; RF)를 이용하여 열처리된다.
본 발명의 실시예에 따른 웨이퍼 본딩 방법은 무선 주파수(radio frequency; RF)를 이용하여 웨이퍼들을 본딩함으로써, 웨이퍼들의 표면 에너지를 감소시켜, 보이드 프리(void free)한 제1 캡핑층과 제2 웨이퍼 계면을 형성할 수 있다.
이하에서는, 각각의 도 1a 내지 도 1h를 참조하여, 본 발명의 실시예에 따른 웨이퍼 본딩 방법에 대해 보다 상세히 설명하기로 한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 웨이퍼 본딩 방법을 도시한 단면도이다.
도 1a는 적어도 하나 이상의 반도체 소자를 포함하는 제1 웨이퍼(wafer)를 도시한 단면도이다.
제1 웨이퍼(110)는 상에는 적어도 하나 이상의 반도체 소자(120) 및 적어도 하나 이상의 반도체 소자(120)을 덮는 패시베이션층(130)을 포함할 수 있다.
반도체 소자(120)는 멤스(MEMS; Micro Electro Mechanical Systems) 기반의 디바이스 패턴, CMOS 이미지 센서(CIS; CMOS image sensor)를 포함하는 쓰루 비아를 갖는 능동 디바이스 웨이퍼, 트랜지스터, 캐패시터, 메모리 소자, 디지털 신호 프로세서, 아날로그 프로세서, 마이크로프로세서, RISC(reduced instruction set computer) 프로세서 및 ARM 프로세서 중 적어도 어느 하나를 포함할 수 있다.
바람직하게는. 제1 웨이퍼(110)에 포함되는 반도체 소자(120)는 멤스(MEMS; Micro Electro Mechanical Systems) 기반의 디바이스 패턴을 포함할 수 있다. 멤스란, 미세전자기계시스템, 미세전자제어기술 등으로 통칭되고, 반도체 공정 기술을 기반으로 성립되는 마이크론(㎛) 또는 ㎜크기의 초소형 정밀기계 제작 기술을 의미한다. 예를 들어, 디바이스 패턴(dp)은 멤스 기반의 x-y축 자이로스코프 또는 z축 자이로스코프일 수 있다.
제1 웨이퍼(110)는 실리콘 웨이퍼일 수 있으나, 이에 제한되는 것은 아니다.
반도체 소자(120)을 덮는 패시베이션층(130)은 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물과 같은 로우 k 유전체 및 다공성 탄소 도핑된 실리콘 이산화물과 같은 매우 낮은 k 유전체 중 적어도 어느 하나를 포함할 수 있고, 패시베이션층(130)은 반도체 소자(120)가 물리적 또는 화학적으로 손상되는 것을 방지한다.
패시베이션층(130)은 화학적 기상 증착(CVD) 또는 물리적 기상 증착(PVD)과 같은 증착 공정을 통해 형성될 수 있지만, 이에 제한되는 것은 아니다.
도 1b는 제1 웨이퍼 상에 제1 캡핑층(capping layer)이 형성된 단면도이다.
제1 웨이퍼(110) 상에 제1 캡핑층(capping layer)을 형성할 수 있다.
보다 바람직하게는, 본 발명의 실시예에 따른 웨이퍼 본딩 방법은, 제1 웨이퍼(110)의 패시베이션층(130) 상에 제1 캡핑층(capping layer)을 형성할 수 있다.
제1 캡핑층(140)은 실리콘 산화물(SiOx)일 수 있고, 화학적 기상 증착(CVD)으로 형성될 수 있다.
제1 캡핑층(140)은 100nm 내지 300nm의 두께일 수 있고, 두께가 100nm 미만이면 두께가 너무 얇아 캡핑층으로서의 역할을 하지 못하고, 300nm를 초과하면 후속 어닐링 시, 보이드가 증가하는 문제가 있다.
제1 캡핑층(140)은 제1 웨이퍼(110) 상에 형성된 반도체 소자(120)로 인한 제1 웨이퍼(110) 표면(제1 웨이퍼(110) 상에 형성된 패시베이션층(130)의 표면)의 단차를 감소시켜, 웨이퍼 본딩 시, 웨이퍼들의 계면 사이의 보이드 수를 감소시킬 수 있다.
도 1c는 제1 캡핑층 상에 제2 캡핑층을 형성된 단면도이다.
제1 캡핑층(140) 상에 제2 캡핑층(150)을 형성한다.
제2 캡핑층(150)은 알루미늄 산화물(Al2O3)일 수 있고, 원자층 증착(ALD)을 이용하여 형성될 수 있다.
원자층 증착법(ALD)은 일반적으로, 기판 표면과의 화학적인 결합을 이용하여 전구체(분자)를 기판의 표면에 화학 흡착시킨 후 흡착된 전구체를 표면 화학반응을 통하여 다음 전구체와 치환, 연소, 수소화(protonation) 등의 반응을 시켜 흡착과 치환을 번갈아 진행(사이클을 반복)하기 때문에, 초미세 층간(layer-by-layer) 증착이 가능하고 산화물을 최대한 얇게 쌓을 수 있는 특징이 있다.
원자층 증착법은 열 원자층 증착법(Thermal ALD) 및 플라즈마 원자층 증착법(PEALD; Plasma Enhanced ALD)으로 나누어질 수 있다.
열 원자층 증착법은 열 에너지가 전구체 및 산화제의 반응에 관여하는 방법이고, 플라즈마 원자층 증착법은 반응 챔버에 전원을 인가하여 전기적으로 반응 기체를 플라즈마로 분해하여 반응을 일으키는 방법이며, 플라즈마 원자층 증착법은 플라즈마 발생장치에 따라 리모트 플라즈마 원자층 증착법(Remote Plasma ALD)과 다이렉트 플라즈마 원자층 증착법(Direct Plasma ALD)으로 구분될 수 있다.
원자층 증착에 있어서, 산소 전구체로는 수증기(H2O), 산소(O2), 산소 플라즈마(O2 plasma), 오존(O3) 및 알코올 중 적어도 어느 하나를 사용할 수 있다.
제2 캡핑층(150)은 특정의 원자층 증착법에 한정되지 않고 다양한 원자층 증착법을 이용하여 형성될 수 있다.
제2 캡핑층(150)으로 사용되는 알루미늄 산화물(Al2O3)은 실리콘 산화물(SiOx)보다 높은 접착 강도를 가지고, 알루미늄 산화물(Al2O3)에 어닐링 공정을 진행하면, 실리콘 산화물(SiOx)보다 접착 강도가 73% 이상 증가되기 때문에, 알루미늄 산화물(Al2O3)을 사용하는 것이 웨이퍼 본딩 공정에 유리하다.
제2 캡핑층(150)은 100nm 내지 300nm의 두께일 수 있고, 두께가 100nm 미만이면 두께가 너무 얇아 캡핑층으로서의 역할을 하지 못하고, 300nm를 초과하면 후속 어닐링 시, 보이드가 증가하는 문제가 있다.
제2 캡핑층(150)은 원차증 증착(ALD)를 사용함으로써, 화학적 기상 증착(CVD)을 사용하는 것 보다 고른 표면을 형성할 수 있고, 표면의 파티클(particle)을 감소시킬 수 있다.
이로 인해, 웨이퍼 본딩 시, 보이드 프리(void free)한 웨이퍼 본딩을 유도할 수 있다.
또한, 본 발명의 실시예에 따른 웨이퍼 본딩 방법은 제1 캡핑층(140)으로는 화학적 기상 증착(CVD)으로 형성되는 실리콘 산화물(SiOx)을 사용하고, 제2 캡핑층(150)으로는 원차증 증착(ALD)으로 형성되는 알루미늄 산화물(Al2O3)을 사용함으로써, 캡핍층을 단층으로 사용하는 기술보다, 접착 강도(bonding strength)를 증가시키고, 웨이퍼 본딩 시, 보이드 수를 월등히 감소시킬 수 있다.
도 1d는 제2 캡핑층에 플라즈마(plasma) 처리를 진행하는 단면도이다.
제1 웨이퍼(110)의 표면 즉, 제2 캡핑층(150)의 표면 거칠기 조절하고, 제2 웨이퍼(160)와의 결합력 강화를 위한 표면 처리, 즉 표면 활성화(Surface Activation) 공정을 수행할 수도 있다. 제2 캡핑층(150)의 표면 처리는 플라즈마 처리, 습식 식각, 세정 및 박막 증착 중 적어도 어느 하나의 방법을 통해 수행될 수 있고, 바람직하게는, 제2 캡핑층(150)의 표면은 플라즈마 처리될 수 있다.
제2 캡핑층(150)은 산소 플라즈마, 오존 플라즈마 및 질소 플라즈마 중 적어도 어느 하나를 이용하여 플라즈마(plasma) 처리될 수 있다.
제2 캡핑층(150)에 처리되는 산소 플라즈마 처리는 UV(자외선)을 제2 캡핑층(150)에 조사하면 UV(자외선)의 높은 에너지로 인해 거의 모든 표면 분자의 결합 사슬이 절단되고, 분자의 결합 사슬이 절단된 표면에서 활성의 산소(O) 원자와 결합되어 하이드록실기(OH), 카르복실기(COOH) 또는 알데하이드기(CHO)와 같은 극성이 높은 중간기들이 제2 캡핑층(150)의 표면에 형성된다.
제2 캡핑층(150)의 표면은 극성이 높은 중간기들로 인해 표면의 친수성이 향상되고, 이에 따라 제2 캡핑층(150)과 산화물층 사이의 접착 강도를 향상시킬 수 있다.
또한, 제2 캡핑층(150) 표면은 이온 충격으로 인한 플라즈마 처리에 의해 파티클이 감소되어 표면 결함이 감소될 수 있다.
또한, 플라즈마는 고주파를 에너지원으로 하여 생성될 수 있다. 예를 들면, 고주파 파워의 범위는 150W 내지 250W일 수 있고, 플라즈마는 대기압보다 낮은 압력에서 생성될 수 있다. 예를 들어, 플라즈마 압력은 0.05 torr일 수 있다.
도 1e는 산화물층을 포함하는 제2 웨이퍼를 도시한 단면도이다.
제2 웨이퍼(160)는 표면 상에 산화물층(170)을 포함한다.
또한, 제2 웨이퍼(160)는 실시예에 따라, 제2 웨이퍼(160)는 표면 상에 적어도 하나 이상의 반도체 소자(120)를 포함할 수 있고, 반도체 소자(120)는 멤스(MEMS; Micro Electro Mechanical Systems) 기반의 디바이스 패턴, CMOS 이미지 센서(CIS; CMOS image sensor)를 포함하는 쓰루 비아를 갖는 능동 디바이스 웨이퍼, 트랜지스터, 캐패시터, 메모리 소자, 디지털 신호 프로세서, 아날로그 프로세서, 마이크로프로세서, RISC(reduced instruction set computer) 프로세서 및 ARM 프로세서 중 적어도 어느 하나를 포함할 수 있다.
또한, 제2 웨이퍼(160)는 제2 웨이퍼(160) 내에 임플란트(implant) 영역을 포함할 수 있다.
산화물층은(170)은 실리콘 산화물 또는 알루미늄 산화물을 포함할 수 있고, 화학적 기상 증착(CVD) 또는 물리적 기상 증착(PVD)과 같은 증착 공정을 통해 형성될 수 있지만, 이에 제한되는 것은 아니다.
도 1f는 제1 웨이퍼 및 제2 웨이퍼를 압력을 이용하여 본딩(bonding)시키는 단면도이다.
제1 웨이퍼(110) 및 제2 웨이퍼(160)는 제1 웨이퍼(110)의 제2 캡핑층(150) 및 제2 웨이퍼(160)의 산화물층(170)이 마주보도록 압력을 이용하여 본딩(bonding)될 수 있다.
제1 웨이퍼(110) 및 제2 웨이퍼(160)는 압력 인가 툴(180)(예; 척(chuck))을 이용하여 제1 웨이퍼(110)의 제2 캡핑층(150)이 형성되지 않은 면 및 제2 웨이퍼(160)의 산화물층(170)이 형성되지 않은 면에 기계적 압력을 인가하는 것에 의해 본딩(bonding)이 개시될 수 있다.
제1 웨이퍼(110) 및 제2 웨이퍼(160)의 산화물층(170)은 100N 내지 1000N의 압력을 가하여 본딩될 수 있고, 압력이 100N 미만이면 압력이 충분하지 않아, 제1 웨이퍼(110) 및 제2 웨이퍼(160)이 충분히 본딩되지 않고, 1000N를 초과하면 반도체 소자(120)가 손상될 수 있다.
본 발명의 실시예에 따른 웨이퍼 본딩 방법은 알루미늄 산화물(Al2O3)을 사용하는 제2 캡핑층(150)과 제1 웨이퍼 표면에 형성된 산화물층(170)을 이용하여 산화물-산화물(Oxide-Oxide) 본딩될 수 있다.
도 1g는 본딩된 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 것을 도시한 단면도이다.
본딩된 제1 웨이퍼(110) 및 제2 웨이퍼(160)는 무선 주파수(radio frequency; RF)를 이용하여 어닐링될 수 있다.
제1 웨이퍼(110)의 제2 캡핑층(150) 및 제2 웨이퍼(160)의 산화물층(170)은 무선주파수에 의해 공융점까지 가열되기 때문에, 제1 웨이퍼(110) 및 제2 웨이퍼(160)의 계면 위치에 상관없이 열이 균일하게 발생하여, 제1 웨이퍼(110) 및 제2 웨이퍼(160)는 균일한 힘으로 본딩될 수 있다.
무선주파수(RF)를 이용하여, 제1 웨이퍼(110) 및 제2 웨이퍼(160)를 서로 본딩시킬 때, 무선주파수(RF)는 초고주파 또는 밀리미터파이거나, 2GHz 내지 5GHz의 마이크로웨이브 영역 또는 30MHz 내지 60MHz의 주파수 대역일 수 있다.
기존에 사용되는 저항 가열 방법은 긴 공정 시간(process time)(~수시간)과 웨이퍼 외 다른 부분의 온도도 높여야 하는 문제점이 있으나, 무선주파수(RF) 방법은 본딩에 참여하는 층만 온도를 상승시켜 선택적으로 영역 별로 어닐링이 가능하기 때문에, 공정 시간을 저항 가열 방법 대비 50%이상 감축시킬 수 있으며 결함(defect) 제어에 유리하다.
제1 웨이퍼(110) 및 제2 웨이퍼(160)의 어닐링 온도는 300℃ 내지 400℃일 수 있고, 어닐링 온도가 300℃ 미만이면, 제1 웨이퍼(110) 및 제2 웨이퍼(160)의 본딩이 충분히 일어나지 않고, 400℃를 초과하면, 반도체 소자(120)가 손상될 수 있다.
또한, 본 발명의 실시예에 따른 웨이퍼 본딩 방법은 무선 주파수(radio frequency; RF)를 사용함으로써, 목표 어닐링 온도인 300℃ 내지 400℃까지의 도달 시간을 1분 이하로 단축시켜 급속 어닐링시킬 수 있다.
제1 웨이퍼(110) 및 제2 웨이퍼(160)를 급속 어닐링시킴으로써, 제1 웨이퍼(110)의 제2 캡핑층(150) 및 제2 웨이퍼(160)의 산화물층(170)의 친수성이 감소되기 전에 공유 결합을 형성하여 접착 강도를 향상시킬 수 있다.
도 1h는 본 발명의 실시예에 따른 웨이퍼 본딩 방법으로 제조된 삼차원(3D) 구조의 반도체 소자를 도시한 단면도이다.
본딩된 제1 웨이퍼(110) 및 제2 웨이퍼(160)에서 인가 툴(180)을 제거하여, 3차원 구조의 반도체 소자(100)를 수득할 수 있다.
본 발명의 실시예에 따른 웨이퍼 본딩 방법으로 제조된 3차원 구조의 반도체 소자(100)는 모놀리식(Monolithic) 3D, 센서(Sensor) 또는 MEMS과 같은 반도체 소자를 포함하는 3D 구조를 가질 수 있다.
3차원 구조의 반도체 소자(100)는 본 발명의 실시예에 따른 웨이퍼 본딩 방법으로 제조함으로써, 비교적 간단한 방법으로 3차원 구조의 반도체 소자(100)를 형성함으로써, 공정 난이도를 감소시킬 수 있다.
또한, 제1 웨이퍼(110) 및 제2 웨이퍼(160)를 적층하여 3차원 구조의 반도체 소자(100)를 형성함으로써, 소자 집적도를 향상시킬 수 있다.
또한, 3차원 구조의 반도체 소자(100)는 본 발명의 실시예에 따른 웨이퍼 본딩 방법으로 제조함으로써, 제1 웨이퍼(110) 및 제2 웨이퍼(160) 계면의 보이드를 감소시킬 수 있다.
이하에서는 도 2a 내지 도 4c를 참조하여 본 발명의 실시예에 따른 웨이퍼 본딩 방법으로 본딩된 웨이퍼들의 계면 특성에 대해 설명하기로 한다.
도 2a 내지 도 2c는 열처리 온도에 따른 제1 웨이퍼 및 제2 웨이퍼의 본딩 IR 측정 이미지를 도시한 것이다.
도 2a는 제1 웨이퍼 및 제2 웨이퍼에 5KN 압력을 가한 후, 200℃의 온도에서 2시간 동안 어닐링을 진행한 것이고, 도 2b는 200℃의 온도에서 2시간 동안 어닐링을 진행한 다음, 300℃의 온도에서 20분 동안 추가 어닐링을 진행한 것이며, 도 2c는 300℃의 온도에서 20분 동안 어닐링을 진행한 것이다.
도 2a는 물결 무늬를 나타내는 것으로 보아, 제1 웨이퍼 및 제2 웨이퍼 계면의 산화물-산화물(oxide-oxide) 본딩이 잘 되지 않는 다는 것을 알 수 있다.
도 2b는 추가 열처리를 진행하였지만, 이미 친수성 감소로 인해 충분리 공유 결합이 일어나지 않아, 제1 웨이퍼 및 제2 웨이퍼 계면에 부분적으로만 산화물-산화물(oxide-oxide) 본딩이 일어난 것을 알 수 있다.
반면, 도 2c는 제1 웨이퍼 및 제2 웨이퍼 계면에 산화물-산화물(oxide-oxide) 본딩이 도 2a 및 도 2b 대비 잘 일어난 것을 알 수 있다.
이로 인해, 도 2a 내지 도 2c를 참조하면, 웨이퍼 본딩 시, 산화물-산화물(oxide-oxide) 본딩이 잘 일어나기 위해서는 어닐링 공정의 온도 및 시간이 중요한 요인으로 작용하는 것을 알 수 있다.
도 3a 내지 도 3c는 압력 여부에 따른 제1 웨이퍼 및 제2 웨이퍼의 본딩 IR 측정 이미지를 도시한 것이다.
도 3a는 제1 웨이퍼 및 제2 웨이퍼에 압력을 가하지 않은 것이고, 도 3b는 5KN의 압력을 가한 것이고, 도 3c는 5KN의 압력을 가한 다음, 300℃의 온도에서 어닐링을 진행한 것이다.
도 3a는 제1 웨이퍼 및 제2 웨이퍼에 압력을 가하지 않아, 제1 웨이퍼 전면에 접착이 잘 되지 않는 다는 것을 알 수 있다. 또한, 추가적으로 300℃의 온도에서 어닐링을 진행하였으나, 제1 웨이퍼 및 제2 웨이퍼에 압력을 가하지 않아, 제1 웨이퍼 및 제2 웨이퍼가 접착이 잘 되지 않았기 때문에 제1 웨이퍼 및 제2 웨이퍼가 디본딩(debonding)되었다.
도 3b 및 도 3c를 참조하면, 제1 웨이퍼 및 제2 웨이퍼에 5KN 압력을 가함으로써, 제1 웨이퍼 전면에 반도체 소자가 투과해 보일 정도로 제1 웨이퍼 및 제2 웨이퍼가 완벽히 본딩되었고, 추가적으로 300℃ 열처리를 진행한 후에도 본딩 상태가 잘 유지되는 것을 알 수 있다.
따라서, 웨이퍼 본딩 시, 제1 웨이퍼 및 제2 웨이퍼에 압력과 급속 고온 열처리를 진행함으로써, 기존 본딩 방식 대비 수월하고, 강하게 본딩되는 것을 알 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 삼차원 구조의 반도체 소자
110: 제1 웨이퍼 120: 반도체 소자
130: 패시베이션층 140: 제1 캡핑층
150: 제2 캡핑층 160: 제2 웨이퍼
170: 산화물층 180: 압력 인가 툴

Claims (13)

  1. 적어도 하나 이상의 반도체 소자를 포함하는 제1 웨이퍼(wafer)를 준비하는 단계;
    상기 제1 웨이퍼 상에 제1 캡핑층(capping layer)을 형성하는 단계;
    상기 제1 캡핑층 상에 제2 캡핑층을 형성하는 단계;
    상기 제2 캡핑층에 플라즈마(plasma) 처리를 진행하는 단계;
    표면에 산화물층을 포함하는 제2 웨이퍼를 준비하는 단계;
    상기 제1 웨이퍼 및 상기 제2 웨이퍼를 압력을 이용하여 본딩(bonding)시키는 단계; 및
    상기 본딩된 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 단계
    를 포함하고,
    상기 본딩된 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 단계는 무선 주파수(radio frequency; RF)를 이용하여 열처리하는 것을 특징으로 하는 웨이퍼 본딩 방법.
  2. 제1항에 있어서,
    상기 제1 캡핑층은 실리콘 산화물(SiOx)인 것을 특징으로 하는 웨이퍼 본딩 방법.
  3. 제1항에 있어서,
    상기 제1 캡핑층은 100nm 내지 300nm의 두께인 것을 특징으로 하는 웨이퍼 본딩 방법.
  4. 제1항에 있어서,
    상기 제2 캡핑층은 원자층 증착(ALD)을 이용하여 형성하는 것을 특징으로 하는 웨이퍼 본딩 방법.
  5. 제1항에 있어서,
    상기 제2 캡핑층은 알루미늄 산화물(Al2O3)인 것을 특징으로 하는 웨이퍼 본딩 방법.
  6. 제1항에 있어서,
    상기 제2 캡핑층은 100nm 내지 300nm의 두께인 것을 특징으로 하는 웨이퍼 본딩 방법.
  7. 제5항에 있어서,
    상기 본딩은 상기 제2 캡핑층의 상기 알루미늄 산화물(Al2O3)과 상기 제2 웨이퍼의 표면에 형성된 상기 산화물층이 본딩되는 산화물-산화물(Oxide-Oxide) 본딩인 것을 특징으로 하는 웨이퍼 본딩 방법.
  8. 제1항에 있어서,
    상기 본딩된 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 상기 단계는,
    상기 제1 웨이퍼의 영역 별로 선택적으로 열처리하는 것을 특징으로 하는 웨이퍼 본딩 방법.
  9. 제1항에 있어서,
    상기 본딩된 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 상기 단계는,
    300℃ 내지 400℃의 온도에서 진행되는 것을 특징으로 하는 웨이퍼 본딩 방법.
  10. 제1항에 있어서,
    상기 제1 웨이퍼 및 상기 제2 웨이퍼를 압력을 이용하여 본딩(bonding)시키는 상기 단계는,
    100N 내지 1000N의 압력을 가하는 것을 특징으로 하는 웨이퍼 본딩 방법.
  11. 제1항에 있어서,
    상기 제2 웨이퍼는 상기 적어도 하나 이상의 반도체 소자를 포함하는 것을 특징으로 하는 웨이퍼 본딩 방법.
  12. 제1항에 있어서,
    상기 제2 웨이퍼 내에는 임플란트(implant) 영역을 포함하는 것을 특징으로 하는 웨이퍼 본딩 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 따른 웨이퍼 본딩 방법으로 제조된 3차원 구조의 반도체 소자.
KR1020170009854A 2017-01-20 2017-01-20 웨이퍼 본딩 방법 및 그 제조 방법에 의해 제조된 삼차원 구조의 반도체 반도체 소자 KR101952492B1 (ko)

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