WO2016052597A1 - 貼り合わせ基板とその製造方法、および貼り合わせ用支持基板 - Google Patents

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bonded
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film
bonding
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小西　繁
川合　信
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信越化学工業株式会社
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Definitions

  • the present invention relates to a bonded substrate provided with a single crystal semiconductor layer on a supporting substrate, and more specifically, mainly on a high frequency application on an insulating sintered substrate such as silicon nitride or aluminum nitride having high thermal conductivity.
  • the present invention relates to a bonded substrate including a single crystal silicon layer having a semiconductor device layer used in the above.
  • SOI Silicon on Insulator
  • an SOI substrate As a typical manufacturing method of an SOI substrate, there is a SIMOX (Separation by Implantation of Oxygen) method or a bonding method.
  • SIMOX Separatation by Implantation of Oxygen
  • an oxygen substrate is implanted at a high concentration into a silicon substrate that is a semiconductor, and then heat treatment is performed at a high temperature to form an oxide film serving as an insulator in the substrate, thereby forming an SOI substrate.
  • the bonding method after a silicon substrate which is a semiconductor and an insulating support substrate are bonded together, the silicon substrate is thinned to obtain an SOI substrate.
  • the support substrate of the SOI substrate is generally only an insulator substrate.
  • a substrate made of a semiconductor or an insulator having an insulator layer on at least a surface portion including the silicon layer of the support substrate is also included. It is.
  • the material of the insulator layer and the insulator substrate may be the same or different.
  • the SOI substrate is also applied as a transfer substrate used for manufacturing, for example, a backside-illuminated CMOS (Complementary Metal Oxide Semiconductor) sensor (Patent Document 1) and a high-frequency semiconductor device (Patent Document 2).
  • CMOS Complementary Metal Oxide Semiconductor
  • Patent Document 2 a high-frequency semiconductor device
  • CMOS sensor For example, in a back-illuminated CMOS sensor, after a semiconductor device layer is formed on a silicon layer of an SOI substrate, a semiconductor device layer and a silicon substrate that is another supporting substrate are bonded, and the back surface of the semiconductor device layer bonded to the silicon substrate
  • the insulating substrate portion of the SOI substrate on the side or the insulating substrate portion and a part of the silicon layer are removed by means such as back grinding or polishing and etching to make the silicon layer the surface, and a color filter on the silicon layer, It can be manufactured by forming an on-chip lens.
  • the above-described means such as back grinding used for removing the insulator substrate portion of the SOI substrate or a part of the insulator substrate portion and the silicon layer is a means used in the manufacture of a back-illuminated solid-state imaging device.
  • the SOI substrate is used to transfer the high frequency semiconductor device layer to another support substrate.
  • the transfer substrate examples include silicon and glass, which are generally inexpensive, in addition to the SOI substrate.
  • silicon has a large loss in the high frequency region, there are cases where loss is likely to occur in high frequency device applications, and glass has a low thermal conductivity, so it may be difficult to dissipate heat.
  • SOS Silicon on Sapphire
  • sapphire substrate with sapphire which has a higher thermal conductivity than glass, can also be mentioned, but the sapphire substrate has a large difference in thermal expansion coefficient from silicon, so warpage is likely to occur and has occurred. Since the warpage is large, it may be unsuitable for a transfer substrate. For this reason, there is a demand for a substrate suitable as a transfer substrate that has low warpage after bonding, is inexpensive, and has good thermal conductivity.
  • the silicon layer on which the device is formed is thinned from the back side to about one hundred to several hundred ⁇ m, and a huge fan is attached on the device to promote heat dissipation. It has been studied to cool around the periphery.
  • the silicon layer has about 100 to several hundred ⁇ m, the region where the device is formed has only about several ⁇ m from the surface, and the remaining region is silicon Since the loss in the high-frequency region is large based on the dielectric characteristics, it may act as a heat reservoir and the heat dissipation may not be improved. Further, as the SOI substrate used such as high performance processors, if a structure in which an insulating layer made of SiO 2 directly below the silicon semiconductor device layer, the thermal conductivity of SiO 2 is 1.38 W / m ⁇ Since it is as low as K, it may be difficult to dissipate heat.
  • the SOS substrate has characteristics of good thermal conductivity and low loss in the high frequency region.
  • the sapphire substrate used for the support substrate has a large difference in thermal expansion coefficient from silicon, warpage is likely to occur during heat treatment and film formation, and since the generated warpage is large, it is difficult to increase the diameter and cost is high. There was a case.
  • the sapphire substrate is transparent in the visible light region, it may not respond to an optical sensor used for confirming the presence of the support substrate or positioning the wafer in the device manufacturing process.
  • an inorganic sintered body such as silicon nitride or aluminum nitride
  • An inorganic sintered body substrate has a smaller difference in thermal expansion coefficient from silicon than a sapphire substrate, and therefore, when used as a bonded substrate, it is less likely to warp than an SOS substrate. Even when warping occurs, the warp is small, so it is easy to increase the diameter.
  • the sintered substrate is produced by solidifying silicon nitride or aluminum nitride powder with a sintering aid, the surface roughness is large compared to a single crystal substrate such as sapphire or silicon, or a glass substrate, In the state as it is, it is difficult to bond to the silicon substrate, and there are cases where the bonded substrate cannot be obtained.
  • the raw material powder of the sintered body substrate sometimes contains metals such as iron and calcium as impurities.
  • metal impurities, or aluminum that can be contained in the sintered substrate by using aluminum as a raw material powder or alumina as a sintering aid can be removed from the surface of the substrate during device manufacture. In some cases, it diffused and contaminated the process line.
  • the present invention is for forming a semiconductor device layer on a sintered substrate that is opaque to visible light, has good thermal conductivity, has low loss in the high frequency region, has low warpage, and is inexpensive.
  • An object of the present invention is to provide a method for manufacturing a bonded substrate including the single crystal semiconductor layer.
  • the present invention reduces the diffusion of metals and metal impurities contained in a substrate that contaminates a process line during device manufacture, and has a smooth surface suitable for bonding to a silicon substrate.
  • An object is to provide a substrate.
  • the present invention is suitable as a transfer substrate, that is, it is easy to remove the insulator substrate portion of the SOI substrate or the insulator substrate portion and part of the silicon layer from the back side of the semiconductor device layer by back grinding or the like.
  • An object of the present invention is to provide a bonded substrate and a supporting substrate for bonding.
  • the present inventors formed an amorphous film on the entire surface of the sintered body substrate to fill the concave portions on the surface.
  • Surface roughness suitable for bonding to silicon substrates is reduced by reducing the diffusion of metals and metal impurities contained in the substrate that contaminates the process line during manufacturing and, if necessary, polishing the surface of the amorphous film. It has been found that a support substrate for bonding having a thickness can be obtained. Furthermore, it has been found that by bonding a single crystal semiconductor substrate to the obtained support substrate for bonding, a bonded substrate with small warpage and reduced voids at the bonding interface can be obtained.
  • a process of coating all surfaces of the sintered body substrate to obtain a support substrate having at least one amorphous film, and the support via the amorphous film is formed by the ICP-MS method using various concentrations of Al, Fe, and Ca. Is less than 5.0 ⁇ 10 11 atoms / cm 2 , and a method for producing a bonded substrate having a surface roughness Rms of 0.2 nm or less can be provided.
  • a bonded support substrate including a sintered body substrate and at least one layer of amorphous film provided on all surfaces of the sintered body substrate,
  • the surface of the amorphous film is bonded with an ICP-MS method in which each concentration of Al, Fe, and Ca is less than 5.0 ⁇ 10 11 atoms / cm 2 and the surface roughness Rms is 0.2 nm or less.
  • a support substrate can be provided.
  • a surface of the amorphous film on which the single crystal semiconductor layer is disposed has an Al, Fe, and Ca concentration of 5.0 ⁇ 10 11 atoms / cm in the ICP-MS method.
  • a bonded substrate having a surface roughness Rms of 0.2 nm or less that is less than cm 2 can be provided.
  • the surface of the sintered body substrate is formed by forming at least one amorphous film on the surface to be bonded to the single crystal semiconductor substrate. Smoothness is improved, and a supporting substrate for bonding suitable for bonding to a single crystal semiconductor substrate can be obtained. Since the obtained support substrate for bonding has an amorphous film on all the surfaces of the substrate, the metal and metal impurities contained in the substrate are rarely or hardly diffused out of the substrate, and during device manufacturing Less likely to contaminate the process line. Further, by bonding the single crystal semiconductor substrate to the bonding support substrate, a bonded substrate with small warpage and reduced voids at the bonding interface can be obtained.
  • the bonded substrate has a thin amorphous film formed on the surface of the sintered substrate, the thermal conductivity is good and the loss in the high frequency region is small, which makes it suitable for applications such as high frequency devices.
  • the bonded substrate and the bonded support substrate can be used as a transfer substrate used in a manufacturing process of a back-illuminated CMOS sensor, a high-frequency semiconductor device, and the like. When used, the transfer substrate can be easily removed by back grinding or the like.
  • a method of manufacturing a bonded substrate including a single crystal semiconductor layer on a support substrate via a film wherein a coating process is performed on all surfaces of the sintered substrate.
  • the surface of the upper amorphous film has a concentration of Al, Fe, and Ca of less than 5.0 ⁇ 10 11 atoms / cm 2 and a surface roughness Rms of 0.2 nm or less in the ICP-MS method. It is a manufacturing method of a laminated substrate.
  • the present invention relates to a bonding support substrate having an amorphous film on the surface of the support substrate. That is, another aspect of the present invention is a bonding support substrate including a sintered body substrate and at least one amorphous film provided on all surfaces of the sintered body substrate.
  • the surface of the substrate is an ICP-MS method in which the concentrations of Al, Fe, and Ca are less than 5.0 ⁇ 10 11 atoms / cm 2 and the surface roughness Rms is 0.2 nm or less. It is.
  • the single crystal semiconductor substrate is preferably a single crystal silicon substrate.
  • the sintered substrate is preferably an insulating inorganic sintered body (ceramics) substrate.
  • the sintered body is obtained by heating and solidifying an aggregate of inorganic powders at a temperature lower than the melting point of the inorganic substance constituting the aggregate. For example, after a raw material powder having an average particle size of 0.1 to 50 ⁇ m (for example, silicon nitride or aluminum nitride) is formed into a plate shape by using, for example, mold forming, cold isostatic pressing, doctor blade method, or the like.
  • the sintered body substrate can be produced by heating at 1400 to 2000 ° C.
  • the sintered body substrate are not particularly limited, but are preferably 150 to 300 mm in outer diameter and 500 to 1000 ⁇ m in thickness. Since the sintered substrate is opaque to visible light, it can be recognized by an optical sensor used for confirming the presence of the support substrate and positioning the wafer in the device manufacturing process.
  • the sintered substrate has good thermal conductivity and the difference in thermal expansion coefficient from silicon is small compared to sapphire, warpage is unlikely to occur when a bonded substrate is used, and even when warpage occurs, warpage occurs. Is easy to increase the diameter.
  • silicon nitride Si 3 N 4
  • AlN aluminum nitride
  • Sialon Si-alumina nitride, Si 6-x Al x O x N 8-x (X is It is a number exceeding 0 and 4 or less.
  • Sialon is Si 3 N 4 engineering ceramics produced by dissolving alumina (Al 2 O 3 ) in silicon nitride (Si 3 N 4 ).
  • the sintered body substrate is most preferably made of silicon nitride as the main material because it has high resistance to chemicals used during the device manufacturing process and is low in cost.
  • the thermal conductivity of the sintered substrate is desirably higher than, for example, 1.5 W / m ⁇ K, which is the thermal conductivity of SiO 2 , preferably 5.0 W / m ⁇ K or more, more preferably 10 W / m ⁇ K. K or more, more preferably 100 W / m ⁇ K or more.
  • the thermal conductivity can be measured, for example, by a laser flash method and a technique based on ASTM 5470.
  • the volume resistivity of the sintered body substrate is preferably 1.0 ⁇ 10 8 ⁇ ⁇ cm or more, more preferably 1.0 ⁇ 10 10 ⁇ ⁇ cm or more.
  • the volume resistivity can be measured by, for example, a four-end needle method and a two-end needle method.
  • the linear expansion coefficient of the sintered body substrate is preferably 5.0 ⁇ 10 ⁇ 6 / ° C. or less, more preferably 2.0 ⁇ 10 ⁇ 6 to 4.0 ⁇ 10 ⁇ 6 / ° C. If the linear expansion coefficient is greater than 5.0 ⁇ 10 ⁇ 6 / ° C., when the bonded substrate is heated to 200 ° C. or more, the bonded substrate is warped because the difference in thermal expansion coefficient from silicon is large. Or may be damaged.
  • the linear expansion coefficient can be measured by, for example, a thermomechanical analysis method.
  • the sintered body substrate contains, for example, a raw metal (for example, silicon, aluminum, etc.), a sintering aid or binder such as alumina, or a metal impurity such as iron, calcium.
  • Metal impurities such as aluminum, iron, and calcium may diffuse from the sintered body substrate to the single crystal silicon layer when the single crystal silicon substrate is bonded directly onto the sintered body substrate. Further, these metals and metal impurities may be diffused and contaminated in an apparatus in a process for manufacturing a bonded substrate or a subsequent manufacturing process as a semiconductor device. In order to use a sintered body substrate in a semiconductor manufacturing process, it is important to prevent the metal and metal impurities from diffusing or adversely affecting the surface of the substrate.
  • the metal concentration on the surface of the sintered substrate is generally evaluated by collecting the components to be evaluated on the surface of the substrate and using the ICP-MS method (Inductively Coupled Plasma-Mass Spectrometry). The method is used.
  • the metal component to be evaluated can be collected, for example, by using a HF aqueous solution (50 mass%) to immerse the sintered body substrate in the solution, or by using a mist method, for example, a fixed amount of solution over the entire surface of the sintered body substrate , The metal component on the substrate surface can be dissolved and recovered in the HF aqueous solution.
  • the allowable metal concentration depends on the process.
  • the main metal impurities are aluminum, iron and calcium, although depending on the silicon nitride powder type, binder type, etc. used at the time of substrate production, the concentration of metal impurities is usually 1.0 ⁇ 10. 13 atoms / cm 2 or more.
  • the surface of the substrate has a diameter of about 0.01 to 2.0 ⁇ m and a depth of about 0.05 to 1.0 ⁇ m.
  • the surface roughness is large compared to a single crystal substrate such as sapphire or silicon or a glass substrate.
  • the diameter and depth of the recesses on the substrate surface can be evaluated by, for example, an atomic force microscope (AFM), a white light microscope (ZYGO), or the like.
  • a coating process is given to all the surfaces of a sintered compact substrate, and a support substrate provided with at least one layer of amorphous film is obtained.
  • the film to be provided is desirably amorphous in that the concave portion of the surface of the sintered body substrate can be filled without any gap and the surface roughness suitable for bonding to the single crystal semiconductor substrate can be obtained.
  • the amorphous film is a species generally used in a semiconductor manufacturing process, for example, SiO 2 , Si 3 N 4 , SiO x N y (wherein x and y are 0 ⁇ x ⁇ 2.0, 0 ⁇ y ⁇ It is preferably a number selected from amorphous silicon and amorphous polysilicon.
  • the means for forming the amorphous film is not particularly limited, and a solution of an organometallic precursor having a metal that forms the amorphous film in addition to the deposition by CVD (chemical vapor deposition) and PVD (physical vapor deposition). After the organic metal precursor is coated on all surfaces of the substrate or at least the surface to be bonded to the single crystal semiconductor substrate by immersing the substrate in, spin coating, etc., the organic matter is removed by heating or the like. A technique for forming an amorphous film is exemplified.
  • TEOS tetraethyl orthosilicate
  • the surface of the amorphous film to be bonded to at least the single crystal semiconductor substrate is subjected to CMP (after the step of obtaining a supporting substrate including at least one amorphous film by performing a coating process. Polishing may be performed by Chemical Mechanical Polishing or the like to make the film surface smoother.
  • the amorphous film is provided on all surfaces of the sintered substrate. The amorphous film not only smoothes the surface of the sintered body substrate but also diffuses Al contained in the sintered body substrate, metal impurities such as Fe and Ca, etc. into the semiconductor device layer or the single crystal silicon layer.
  • the amorphous film is provided on all surfaces of the sintered substrate, not only the surface to be bonded to the single crystal semiconductor substrate, but also the side surface and the back surface side are coated. It is also effective to prevent cross contamination to the apparatus in the subsequent manufacturing process as a semiconductor device.
  • the amorphous film provided on the surface of the sintered body substrate may be a single layer or two or more multilayers, but includes at least one layer.
  • the film type of each layer is selected from the materials described above, and the type of film may be changed for each layer, but may be the same, and can be manufactured by the above-described method.
  • the thickness of each layer may be the same or different. For example, by performing coating treatment on all sides of the sintered body substrate, after having the SiO 2 film, further, subjected to a coating treatment on the SiO 2 film, it may be provided with the Si 3 N 4 film.
  • the types of the first layer and the second layer amorphous film are different, the surface of the sintered substrate is more densely covered, so that it is possible to further prevent the diffusion of the metal component in the substrate. .
  • the film type and film thickness may be selected by the following method, for example.
  • the thermal conductivity in the direction perpendicular to the surface of the sintered substrate provided with the amorphous film, that is, the thickness direction of the amorphous film can be expressed using the overall heat transfer coefficient U (W / m 2 ⁇ K). .
  • the overall heat transfer coefficient U the larger the value, the better the thermal conductivity.
  • the heat conduction is evaluated by bringing the heat transfer pair into direct contact with the surface to be evaluated.
  • the stain coefficient is not included because it is about two orders of magnitude smaller than the transmission coefficient in the thickness direction of the amorphous film. Since the reciprocal of the overall heat transfer coefficient U becomes larger as the amorphous film becomes thicker, the reciprocal of the overall transfer coefficient in the thickness direction of the amorphous film is, for example, the overall direction in the thickness direction of the sintered body substrate provided with the amorphous film. In order to achieve a small fluctuation such as 50 to 98% of the reciprocal of the heat transfer coefficient, it is desirable to make the amorphous film thinner.
  • the amorphous film has the same thermal conductivity as that of the film type and film thickness formed on the sintered substrate on the substrate (for example, single crystal Si or SiO 2 ) used as an index.
  • the index substrate can be evaluated by measuring it with a thermophysical microscope (for example, TM3 manufactured by Bethel) in a direction perpendicular to the surface provided with the amorphous film.
  • the overall transmission coefficient of the sintered substrate before having the amorphous film can be calculated from the thermal conductivity measured by, for example, a laser flash method and a method based on ASTM 5470 and the thickness of the substrate.
  • the thermal conductivity of the entire substrate including the amorphous film becomes lower.
  • the thermal conductivity of the support substrate before bonding to the single crystal semiconductor substrate is higher than that of an SOS substrate generally used for a high-frequency device. From the standpoint of obtaining excellent heat dissipation, it is desirable that it be higher than sapphire (42 W / m ⁇ K), which is a support substrate for the SOS substrate.
  • the present inventors preferably, the overall heat transfer coefficient in the direction perpendicular to the surface of the sintered substrate provided with the amorphous film, that is, in the thickness direction of the amorphous film.
  • the type and thickness of the amorphous film so that the reciprocal (1 / overall heat transfer coefficient) is 50 to 98% of the reciprocal of the overall heat transfer coefficient in the thickness direction of the sintered body substrate before the amorphous film is provided. It has been found that by selecting this, it is possible to obtain a sintered body substrate having an amorphous film that has both heat dissipation and surface smoothness.
  • the thickness of the amorphous film is preferably more than 0.1 ⁇ m and less than 10 ⁇ m, more preferably more than 0.1 ⁇ m and 1.0 ⁇ m or less.
  • the total thickness of all the film layers formed on the sintered substrate is preferably more than 0.1 ⁇ m and less than 10 ⁇ m.
  • the thickness is less than 0.1 ⁇ m, filling of the recesses on the surface of the sintered substrate becomes insufficient, and the metal and metal impurities in the substrate may diffuse out of the substrate.
  • the film thickness is preferably more than 0.1 ⁇ m and 1 ⁇ m or less.
  • the thickness of the amorphous film may be designed in advance so as to be within the above preferable range when forming the film, or may be adjusted so as to be within the above preferable range by polishing or etching after the film is formed.
  • the thickness of the amorphous film is, for example, that an amorphous film having the same film type and film thickness formed on the sintered substrate is formed under the same conditions on a substrate (for example, single crystal Si or SiO 2 ) used as an index.
  • a substrate for example, single crystal Si or SiO 2
  • the polishing rate is calculated by polishing the amorphous film on the index substrate under a certain polishing condition using SiO 2 or the like, and measuring with a film thickness meter such as an optical interference method before and after polishing.
  • the film thickness can be set by controlling the polishing time.
  • the thickness of the silicon nitride sintered substrate before the Si 3 N 4 film has an inverse of the overall heat transfer coefficient in the thickness direction of the Si 3 N 4 film on the silicon nitride sintered substrate (1 / total heat transfer coefficient).
  • the reciprocal of the overall heat transfer coefficient in the vertical direction is suppressed to 50 to 98%, and higher thermal conductivity than that of the sapphire substrate can be obtained.
  • At least the surface of the amorphous film over the supporting substrate to be bonded to the single crystal semiconductor substrate has an Al, Fe, and Ca concentration of less than 5.0 ⁇ 10 11 atoms / cm 2 in the ICP-MS method.
  • the metal concentration is higher than 5.0 ⁇ 10 11 atoms / cm 2 , in the semiconductor manufacturing process, these metal components diffused from the substrate surface contaminate the single crystal silicon layer after bonding substrate, or bonding There is a risk of contaminating an apparatus in a process of manufacturing a substrate or a subsequent manufacturing process as a semiconductor device. Therefore, the ICP-MS method may further include a step of selecting a support substrate in which each concentration of Al, Fe, and Ca is less than 5.0 ⁇ 10 11 atoms / cm 2 .
  • the entire surface of the sintered body substrate may be coated again to further include an amorphous film. That is, as a result of evaluating the surface of the amorphous film on the supporting substrate to be bonded to the single crystal semiconductor substrate using the ICP-MS method, each concentration of Al, Fe, and Ca is 5.0 ⁇ 10 11 atoms / cm.
  • the surface of the support substrate already provided with at least one amorphous film may be further subjected to a coating treatment to obtain a support substrate provided with at least two layers of amorphous film.
  • the total of all the amorphous film thicknesses is more than 0.1 ⁇ m and less than 10 ⁇ m.
  • the metal concentration on the surface of the amorphous film can be evaluated in the same manner as the method for evaluating the metal concentration on the surface of the sintered substrate before the amorphous film is provided.
  • the surface roughness Rms of the amorphous film on the support substrate to be bonded to at least the single crystal semiconductor substrate is 0.2 nm or less.
  • the surface roughness Rms can be measured, for example, with an atomic force microscope (AFM), a white light microscope (ZYGO), or the like.
  • a support substrate including a sintered body substrate and at least one amorphous film provided on all surfaces of the sintered body substrate is obtained.
  • the obtained support substrate can be used not only as a support substrate for bonding, but also as a transfer substrate used in the production of a back-illuminated CMOS sensor, a high-frequency semiconductor device, or the like.
  • a semiconductor substrate or a surface of the sintered body substrate provided with the amorphous film obtained by the above-described method is provided on a surface opposite to the surface provided with the single crystal semiconductor substrate. You may use what stuck another insulator board
  • substrate is used not only as a support substrate for bonding, but also as a transfer substrate used in the production of a back-illuminated CMOS sensor, a high-frequency semiconductor device, or the like.
  • a technique for obtaining a bonded substrate including a single crystal semiconductor layer by bonding is not particularly limited.
  • the surface of a single crystal semiconductor substrate in which hydrogen ions are implanted into the inside from the surface side to be bonded Bonding the surface of the amorphous film on the support substrate to obtain a bonded substrate; and applying heat treatment to the bonded substrate preferably at 150 ° C. or more, more preferably 250 to 500 ° C.
  • the SmartCut method which includes at least a step of transferring a single crystal semiconductor layer onto a supporting substrate through an amorphous film to obtain a bonded substrate having the single crystal semiconductor layer on the amorphous film.
  • the single crystal semiconductor layer is transferred onto the supporting substrate through the amorphous film, and the single crystal semiconductor layer is bonded onto the amorphous film.
  • a method in which any one of the above-described SmartCut method and SiGen method is combined with or replaced with the other step may be used.
  • the surface of the single crystal semiconductor substrate and the surface of the amorphous film on the supporting substrate may be bonded together using an adhesive instead of a surface activation process such as a plasma process.
  • a single crystal semiconductor substrate may be used as it is, or may be thinned.
  • a single crystal semiconductor layer having a desired thickness may be formed by polishing, etching, or the like.
  • FIG. 1 shows an example of an embodiment of a method for producing a bonded substrate of the present invention.
  • an amorphous film 2 is formed on all surfaces of the sintered body substrate 1 to obtain a bonded support substrate 3 provided with the amorphous film 2.
  • the single crystal semiconductor substrate 4 is ion-implanted 6 from the surface side to be bonded to the bonding support substrate 3 as shown in FIG. Form.
  • FIGS. 1C and 1D the surface of the amorphous film of the bonding support substrate 3 to be bonded to the single crystal semiconductor substrate and the ion-implanted surface of the single crystal semiconductor substrate 4 are shown.
  • plasma treatment 7 is performed to activate the surface. As shown in FIG.
  • the bonded body 8 is obtained by bonding the surface of the surface-activated amorphous film of the bonding support substrate 3 and the surface of the single crystal semiconductor substrate 4 together.
  • a mechanical impact is applied to the ion implantation layer 5 of the bonded body 8 using a wedge, and a part 4b of the single crystal semiconductor substrate is peeled along the ion implantation layer 5 as shown in FIG.
  • the single crystal semiconductor layer 4a is transferred onto the sintered body substrate 1 through the film 2 to obtain a bonded substrate 9 provided with the single crystal semiconductor layer 4a.
  • a bonded substrate including a sintered body substrate, at least one amorphous film provided on all surfaces of the sintered body substrate, and a single crystal semiconductor layer disposed on the amorphous film is obtained. be able to.
  • Example 1 A silicon nitride (Si 3 N 4 ) sintered body substrate having an outer diameter of 200 mm and a thickness of 725 ⁇ m was used as the sintered body substrate.
  • the volume resistivity of the sintered body substrate used was 1.0 ⁇ 10 14 ⁇ ⁇ cm as measured by the two-end needle method.
  • the thermal conductivity was 100 W / m ⁇ K as measured using a laser flash method at 25 ° C. and atmospheric pressure.
  • the metal concentration on the surface of the sintered substrate was sprayed onto the surface of the sintered substrate with a mist of 50% by mass of HF aqueous solution.
  • ICP-MS analyzer 3300DV manufactured by Perkin Elmer
  • the metal species of Al, Fe, and Ca have a concentration of 1.0 ⁇ 10 13 atoms / cm 2 or more, and the concentrations of Al, Fe, and Ca are 5.0 ⁇ 10 13 , They were 2.0 ⁇ 10 14 and 3.0 ⁇ 10 14 atoms / cm 2 .
  • the overall heat transfer coefficient of the sintered substrate used was calculated by introducing the measurement result and thickness of the thermal conductivity into the formula (I) and found to be 1.38 ⁇ 10 5 m 2 ⁇ K / W. It was.
  • Si 3 N 4 films were formed on all the surfaces of the substrate, that is, the surface to be bonded to the single crystal semiconductor substrate, the back surface, and the side surfaces thereof.
  • CMP was performed using a polishing machine on the surface on which the Si 3 N 4 film was formed, and the thickness of the Si 3 N 4 film was set to 0.3 ⁇ m.
  • the thickness of the Si 3 N 4 film was determined by using a Si wafer as a monitor and simultaneously forming the Si 3 N 4 film on the sintered substrate, and determining the thickness of the amorphous film on the Si wafer.
  • the measurement was performed using an interference film thickness measuring instrument (Nanometrics 6100-KR, manufactured by Nanometrics).
  • the surface roughness Rms of the Si 3 N 4 film on the bonding support substrate thus obtained was measured by AFM (Bruker AXS, model number: NanoScope V / Dimension Icon).
  • the surface state was smooth with no defective portions (pits or the like) in which the recesses were insufficiently filled.
  • the metal concentration of the surface of the Si 3 N 4 film on the bonding support substrate is determined by spraying a 50% by mass HF aqueous solution mist onto the bonding support substrate, collecting the surface HF aqueous solution, and then recovering the ICP-
  • the concentrations of Al, Fe, and Ca were 1.0 ⁇ 10 10 , 2.0 ⁇ 10 11 , and 1.0 ⁇ 10 10 atoms / cm 2 , respectively. there were. Since any metal concentration was less than 5.0 ⁇ 10 11 atoms / cm 2 , a suitable substrate could be produced in the semiconductor manufacturing process.
  • the thermal conductivity of the Si 3 N 4 film was determined by using a Si wafer as a monitor and simultaneously forming the Si 3 N 4 film on the sintered substrate. It was 4.0 W / m ⁇ K when measured by TM3).
  • the single crystal semiconductor substrate As the single crystal semiconductor substrate, a single crystal silicon substrate having the same size as the sintered body substrate was used. H + ions were implanted from the surface of the single crystal silicon substrate under conditions of a dose amount of 7.0 ⁇ 10 16 atoms / cm 2 and an acceleration voltage of 70 keV. Surface activation treatment by plasma was performed on both the surface of the Si 3 N 4 film on the bonding support substrate to be bonded to the single crystal silicon substrate and the ion-implanted surface of the single crystal silicon substrate. The surface of the Si 3 N 4 film and the surface of the single crystal silicon substrate on the bonding support substrate subjected to the surface activation treatment were bonded to each other. The bonded substrate was heat-treated at 300 ° C. for 10 hours to obtain a joined body.
  • the single crystal silicon substrate side of the bonded body is peeled along the ion implanted layer, and the Si 3 N 4 film on the supporting substrate for bonding is bonded.
  • a bonded substrate provided with a single crystal silicon layer was obtained.
  • the thickness of the single crystal silicon layer of the obtained bonded substrate was 0.4 ⁇ m.
  • Table 1 shows the evaluation results of the bonded substrate.
  • the thermal conductivity of the bonded substrate was evaluated using a TIM Tester (Model 1400) manufactured by Anatech in accordance with ASTM5470. Specifically, the bonded substrate is obtained by bringing the surface of the bonded substrate on the single crystal silicon layer side into contact with a heating plate with a thermocouple at 80 ° C. and measuring the surface temperature on the bonded support substrate side. The thermal conductivity in the thickness direction was calculated. As a result, the thermal conductivity of the bonded substrate was 48.1 W / m ⁇ K.
  • Example 2 A supporting substrate for bonding and a bonded substrate were prepared and evaluated in the same manner as in Example 1 except that the thickness of the Si 3 N 4 film was 3 ⁇ m.
  • the surface roughness Rms of the Si 3 N 4 film on the supporting substrate for bonding is 0.13 nm, and the surface state shows no defective portions (pits or the like) in which the recesses are not sufficiently filled, It was smooth. Since the concentrations of Al, Fe, and Ca on the surface of the Si 3 N 4 film on the supporting substrate for bonding were 3.0 ⁇ 10 9 atoms / cm 2 or less, which is the detection lower limit of this method, the semiconductor A suitable substrate could be produced in the manufacturing process.
  • the overall heat transfer coefficient in the thickness direction of the Si 3 N 4 film of the supporting substrate for bonding is 1.14 ⁇ 10 5 m 2 ⁇ K / W, and the sintered body before forming the Si 3 N 4 film
  • the overall heat transfer coefficient of the substrate was 82.6%.
  • Table 1 shows the evaluation results of the bonded substrate. No void was found in the single crystal silicon layer of the bonded substrate, and it was confirmed that the concave portion on the surface of the sintered substrate was filled with the Si 3 N 4 film, and no void was generated at the bonded interface. Further, the thermal conductivity of the bonded substrate was 39.8 W / m ⁇ K.
  • Example 3 A silicon nitride (Si 3 N 4 ) sintered body substrate having a volume resistivity of 1.0 ⁇ 10 14 ⁇ ⁇ cm, a thermal conductivity of 50 W / m ⁇ K, an outer diameter of 200 mm, and a thickness of 725 ⁇ m is used as the sintered body substrate.
  • a support substrate for bonding and a bonded substrate were produced and evaluated in the same manner as in Example 1 except that.
  • the volume resistivity, thermal conductivity, and metal concentration of the silicon nitride sintered body substrate were measured by the same method as in Example 1.
  • the concentrations of Al, Fe, and Ca on the surface of the sintered body substrate used were 5.0 ⁇ 10 14 , 3.0 ⁇ 10 12 , and 1.0 ⁇ 10 13 atoms / cm 2 , respectively.
  • the surface roughness Rms of the Si 3 N 4 film on the obtained support substrate for bonding was 0.15 nm, and the surface state was such that defective portions (pits or the like) in which the recesses were not sufficiently filled were observed. It was not smooth.
  • the concentrations of Al, Fe, and Ca on the surface of the Si 3 N 4 film on the bonding support substrate are 2.0 ⁇ 10 11 , 1.0 ⁇ 10 10 , 3.0 ⁇ 10 9 atoms / cm 2 or less, respectively.
  • the overall heat transfer coefficient in the thickness direction of the Si 3 N 4 film of the supporting substrate for bonding is 0.69 ⁇ 10 5 m 2 ⁇ K / W, and the sintered body before forming the Si 3 N 4 film
  • the overall heat transfer coefficient of the substrate was 99.5%.
  • Table 1 shows the evaluation results of the bonded substrate. No void was found in the single crystal silicon layer of the bonded substrate, and it was confirmed that the concave portion on the surface of the sintered substrate was filled with the Si 3 N 4 film, and no void was generated at the bonded interface.
  • the thermal conductivity of the bonded substrate was 20.0 W / m ⁇ K.
  • the surface roughness Rms of the obtained support substrate for bonding on which the SiO 2 film is formed is 0.15 nm, and the surface state shows defective portions (pits and the like) in which the recesses are not sufficiently filled. It was smooth.
  • the concentrations of Al, Fe, and Ca on the surface of the SiO 2 film on the obtained support substrate for bonding are 1.0 ⁇ 10 11 , 3.0 ⁇ 10 11 , 6.0 ⁇ 10 10 atoms / cm 2, respectively.
  • the overall heat transfer coefficient in the thickness direction of the SiO 2 film of the bonding support substrate is 1.34 ⁇ 10 5 m 2 ⁇ K / W, and the overall transfer of the sintered body substrate before forming the SiO 2 film.
  • the thermal coefficient was 97.3%.
  • Table 1 shows the evaluation results of the bonded substrate. No void was found in the single crystal silicon layer of the bonded substrate, and it was confirmed that the concave portion on the surface of the sintered substrate was filled with the SiO 2 film, and no void was generated at the bonded interface. Further, the thermal conductivity of the bonded substrate was 32.5 W / m ⁇ K.
  • Example 5 Using the CVD method, a SiO 2 film is formed on all surfaces of the sintered body substrate by 3 ⁇ m using the same method as in Example 4. Further, an Si 3 N 4 film is formed on the SiO 2 film by 0.5 ⁇ m.
  • a bonded support substrate and a bonded substrate were prepared and evaluated in the same manner as in Example 1 except that CMP was performed using a polishing machine and the thickness of the Si 3 N 4 film was changed to 0.3 ⁇ m.
  • the surface roughness Rms of the amorphous film on the obtained support substrate for bonding is 0.14 nm, and the surface state does not show defective portions (pits or the like) in which the recesses are not sufficiently filled, It was smooth.
  • the concentration of Al, Fe, and Ca on the surface of the amorphous film on the bonding support substrate is 3.0 ⁇ 10 9 atoms / cm 2 or less, which is the detection lower limit of this method, and is a suitable substrate in the semiconductor manufacturing process.
  • the overall heat transfer coefficient in the thickness direction of the SiO 2 film and the Si 3 N 4 film of the bonding support substrate is 0.88 ⁇ 10 5 m 2 ⁇ K / W, and the SiO 2 film and the Si 3 N 4 film This was 63.8% of the overall heat transfer coefficient of the sintered body substrate before forming the film.
  • Table 1 shows the evaluation results of the bonded substrate.
  • the concave portion on the surface of the sintered substrate is filled with the SiO 2 film and the Si 3 N 4 film, and there is no void at the bonded interface. It could be confirmed.
  • the heat conductivity of the bonded substrate was 33.6 W / m ⁇ K.
  • ⁇ Comparative Example 1> Other than forming a Si 3 N 4 film of 0.15 ⁇ m on all surfaces of the sintered body substrate using CVD and performing CMP using a polishing machine, the thickness of the Si 3 N 4 film was changed to 0.10 ⁇ m Were produced and evaluated in the same manner as in Example 1 to produce a supporting substrate for bonding and a bonded substrate.
  • the surface roughness Rms of the bonded support substrate on which the obtained Si 3 N 4 film was formed was 1.20 nm, and a large number of defective portions (pits, etc.) of the recesses were observed on the surface.
  • the concentrations of Al, Fe, and Ca on the surface of the Si 3 N 4 film on the obtained support substrate for bonding were 4.0 ⁇ 10 13 , 2.0 ⁇ 10 14 , 2.0 ⁇ 10 14 atoms / cm 2 .
  • the overall heat transfer coefficient in the thickness direction of the support substrate for bonding is 1.37 ⁇ 10 5 m 2 ⁇ K / W, and the overall heat transfer coefficient of the sintered body substrate before forming the Si 3 N 4 film Of 99.3%.
  • Table 1 shows the evaluation results of the bonded substrate.
  • the thermal conductivity of the bonded substrate was 51.3 W / m ⁇ K.
  • Example 1 except that the SiO 2 film is formed to 0.15 ⁇ m on all surfaces of the sintered substrate using the CVD method, and CMP is performed using a polishing machine to set the thickness of the SiO 2 film to 0.1 ⁇ m.
  • a support substrate for bonding and a bonded substrate were prepared and evaluated.
  • the surface roughness Rms of the SiO 2 film on the obtained support substrate for bonding was 1.10 nm, and a large number of concave defects (pits, etc.) were observed on the surface.
  • the concentrations of Al, Fe, and Ca on the surface of the SiO 2 film on the obtained support substrate for bonding were 4.2 ⁇ 10 13 , 2.1 ⁇ 10 14 , 2.6 ⁇ 10 14 atoms / cm 2, respectively.
  • the overall heat transfer coefficient in the thickness direction of the supporting substrate for bonding is 1.35 ⁇ 10 5 m 2 ⁇ K / W, and is 97 of the overall heat transfer coefficient of the sintered body substrate before forming the SiO 2 film. It was 8%. Table 1 shows the evaluation results of the bonded substrate.
  • the thermal conductivity of the bonded substrate was 50.5 W / m ⁇ K.
  • ⁇ Comparative Example 3> Other than forming a Si 3 N 4 film of 0.15 ⁇ m on all surfaces of the sintered body substrate using CVD and performing CMP using a polishing machine, the thickness of the Si 3 N 4 film was changed to 0.10 ⁇ m Produced and evaluated the supporting substrate for bonding and the bonding substrate in the same manner as in Example 3.
  • the surface roughness Rms of the Si 3 N 4 film on the obtained support substrate for bonding was 1.20 nm, and many defective portions (pits, etc.) of the recesses were observed on the surface.
  • the concentrations of Al, Fe, and Ca on the surface of the Si 3 N 4 film on the obtained support substrate for bonding were 4.0 ⁇ 10 14 , 3.0 ⁇ 10 12 , 7.5 ⁇ 10 12 atoms / cm 2 .
  • the overall heat transfer coefficient in the thickness direction of the support substrate for bonding is 1.37 ⁇ 10 5 m 2 ⁇ K / W, and the overall heat transfer coefficient of the sintered body substrate before forming the Si 3 N 4 film It was 99.7% of the reciprocal of.
  • Table 1 shows the evaluation results of the bonded substrate.
  • the thermal conductivity of the bonded substrate was 28.1 W / m ⁇ K.
  • a bonded substrate provided with a single crystal silicon layer is exemplified.
  • it can be applied to a single crystal silicon substrate and a substrate in which a device layer is formed, or can be applied as a transfer substrate. it can.
  • the bonding support substrate of the present invention When the bonding support substrate of the present invention is used for bonding to a wafer on which a device layer is formed, it may be bonded directly to the single crystal semiconductor substrate or with an adhesive.
  • the surface of the amorphous film on the bonding support substrate has few defects such as pits, so that the thickness of the adhesive layer can be reduced and heat dissipation can be improved.
  • the silicon nitride sintered substrate is used as an example.
  • the present invention can also be applied to a substrate having a thermal expansion coefficient close to that of silicon, such as other aluminum nitride and sialon.
  • a substrate having a thermal expansion coefficient close to that of silicon such as other aluminum nitride and sialon.
  • Sintered substrate 2 Amorphous film 3: Support substrate for bonding 4: Single crystal semiconductor substrate 4a: Single crystal semiconductor layer 4b: Peeled single crystal semiconductor substrate 5: Ion implantation layer 6: Ion implantation 7: Plasma treatment 8: Bonded body 9: Bonded substrate provided with single crystal semiconductor layer

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Abstract

　貼り合わせ後の反りが小さく、且つ、熱伝導性が良く、高周波領域での損失が小さい、高周波デバイスなどの用途に好適な、焼結体基板上に単結晶半導体基板を備えた貼り合わせ基板の製造方法を提供する。具体的には、焼結体基板の全ての面にコーティング処理を施して、少なくとも１層のアモルファス膜を備える支持基板を得る工程と、アモルファス膜を介して支持基板と単結晶半導体基板を貼り合わせる工程とを少なくとも含み、単結晶半導体基板と貼り合わせる支持基板上のアモルファス膜の表面が、ＩＣＰ－ＭＳ法において、Ａｌ、Ｆｅ、Ｃａの各濃度が５．０×１０１１ａｔｏｍｓ/ｃｍ２未満であり、表面粗さＲｍｓが０．２ｎｍ以下である、貼り合わせ基板の製造方法である。

Description

貼り合わせ基板とその製造方法、および貼り合わせ用支持基板
　本発明は、支持基板上に単結晶半導体層を備えた貼り合わせ基板に関し、より詳しくは、熱伝導性の高い窒化珪素や窒化アルミニウムなどの絶縁性の焼結体基板上に、主に高周波用途に用いられる半導体デバイス層を有する単結晶シリコン層を備えた貼り合わせ基板に関する。
　近年、シリコン系半導体デバイスは、デザインルールの微細化に伴い、益々デバイス性能の向上がなされてきている。このデバイスに用いられる基板として、主にＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板が挙げられる。ＳＯＩ基板は、半導体素子において接合容量の低減やリーク電流の抑制、高周波特性などの観点からパワーデバイスや高周波デバイスなどの用途に適している。
　ＳＯＩ基板の代表的な製造方法として、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔａｔｉｏｎ　ｏｆ　Ｏｘｙｇｅｎ）法や貼り合わせ法が挙げられる。ＳＩＭＯＸ法では、半導体であるシリコン基板に酸素イオンを高濃度で注入した後に高温で熱処理を行い、基板内に絶縁体となる酸化膜を形成することによってＳＯＩ基板とする。一方、貼り合わせ法では、半導体であるシリコン基板と絶縁体の支持基板とを貼り合わせた後に、シリコン基板を薄化することによってＳＯＩ基板とする。なお、ＳＯＩ基板の支持基板は、一般的には絶縁体基板のみであるが、用途によって、少なくとも支持基板のシリコン層を備える表面部分に絶縁体層を有した半導体または絶縁体からなる基板も含まれる。この場合、絶縁体層と絶縁体基板の材料は、同じものでも異なるものでもよい。
　ＳＯＩ基板は、例えば、裏面照射型ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサ（特許文献１）や高周波半導体装置（特許文献２）などの作製に用いられる転写用基板としても応用されている。例えば、裏面照射型ＣＭＯＳセンサは、ＳＯＩ基板のシリコン層に半導体デバイス層を形成した後に、半導体デバイス層と別の支持用基板であるシリコン基板を接合し、シリコン基板と接合した半導体デバイス層の裏面側であるＳＯＩ基板の絶縁体基板部分若しくは絶縁体基板部分およびシリコン層の一部をバックグラインド等の手段または研磨、エッチングによって除去してシリコン層を表面とし、このシリコン層の上にカラーフィルタ、オンチップレンズを形成することで作製することができる。上述したＳＯＩ基板の絶縁体基板部分若しくは絶縁体基板部分およびシリコン層の一部の除去に用いられるバックグラインド等の手段は、裏面照射型固体撮像素子の製造で用いられる手段である。高周波半導体装置においても同様に、ＳＯＩ基板は、高周波半導体デバイス層を別の支持基板に転写するために用いられている。
特許第５２８６８２０号 国際公開２０１３／１１８６１８号
　転写用基板は、ＳＯＩ基板以外には一般的に安価であるシリコンやガラスが挙げられる。しかしながら、シリコンは高周波領域での損失が大きいため、高周波デバイス用途ではロスが発生しやすい場合があり、ガラスは熱伝導率が低いため、放熱しにくい場合があった。ガラスより熱伝導率が高いサファイアを支持基板としたＳＯＳ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｓａｐｐｈｉｒｅ）基板も挙げられるが、サファイア基板はシリコンとの熱膨張率の差が大きいため、反りが発生しやすく、また、発生した反りは大きいので、転写用基板に不向きである場合があった。このため、貼り合わせ後の反りが小さく、安価で熱伝導性が良好となる、転写用基板として好適な基板が望まれている。
　また、近年、デバイスの高パワー化や高集積化により、個々のトランジスタ、およびトランジスタ間を接続する金属配線からの発熱量が増加する傾向にあることから、ＳＯＩ基板の放熱性の改善が求められている。放熱性を改善するために、デバイスを形成したシリコン層を裏面側から百～数百μｍ程度まで薄化して、さらに、巨大なファンをデバイス上に取り付けて放熱を促したり、水冷チューブをデバイスの周囲にめぐらせて冷却させたりすることが検討されている。しかしながら、薄化した場合であっても、シリコン層は百～数百μｍ程度有しており、デバイスが形成される領域は表面から数μｍ程度しか有しておらず、残りの領域は、シリコンの誘電特性に基づいて高周波領域での損失が大きいため、熱溜まりとして作用し、放熱性が改善しない場合があった。また、高性能プロセッサーなどに用いられるＳＯＩ基板のように、シリコンの半導体デバイス層の直下にＳｉＯ２からなる絶縁層を介した構造とする場合、ＳｉＯ２の熱伝導率が１．３８Ｗ／ｍ・Ｋと低いため、より放熱しにくくなる場合があった。
　一方、ＳＯＳ基板は、熱伝導性が良く、且つ、高周波領域での損失が小さいという特性を有する。しかしながら、支持基板に用いるサファイア基板は、シリコンとの熱膨張率の差が大きいため、熱処理や成膜時に反りが発生しやすく、また、発生した反りは大きいので、大口径化しにくく、コストが高くなる場合があった。さらに、サファイア基板は可視光領域で透明であるため、デバイスの製造プロセスにおいて、支持基板の存在確認やウェハの位置決めに使用される光センサに反応しない場合があった。
　可視光に不透明で熱伝導性が良く、且つ安価なＳＯＩ基板の支持基板の材料として、窒化珪素や窒化アルミニウムなどの無機焼結体（セラミックス）を挙げることができる。無機焼結体基板（以下、焼結体基板という）は、サファイア基板と比べてシリコンとの熱膨張率の差が小さいため、貼り合わせ基板とした際にＳＯＳ基板と比べて反りが発生しにくく、反りが生じた場合でも反りが小さいので、大口径化しやすい。
　しかしながら、焼結体基板は、窒化珪素や窒化アルミニウムの粉体を焼結助剤で固めて作製されるため、サファイアやシリコンなどの単結晶基板、あるいはガラス基板と比べて表面粗さが大きく、そのままの状態ではシリコン基板と貼り合わせることが困難であり、貼り合わせ基板とすることができない場合があった。
　また、焼結体基板の原料粉体には、鉄、カルシウム等の金属が不純物として含まれる場合があった。これらの金属不純物、または、原料粉体としてアルミニウムを用いたり、焼結助剤としてアルミナ等を用いたりすることで焼結体基板中に含有し得るアルミニウムが、デバイス製造中に、基板の表面から拡散してプロセスラインを汚染する場合があった。
　以上のことから、本発明は、可視光に不透明で熱伝導性が良く、高周波領域での損失が小さく、反りが小さく、且つ安価となる、焼結体基板上に半導体デバイス層を形成するための単結晶半導体層を備えた、貼り合わせ基板の製造方法を提供することを目的とする。また、本発明は、デバイス製造中にプロセスラインを汚染する基板中に含まれる金属および金属不純物の拡散を減少させ、シリコン基板との貼り合わせに好適な平滑な表面を有する貼り合わせ用焼結体基板を提供することを目的とする。さらに、本発明は、転写用基板として好適な、すなわち、半導体デバイス層の裏面側からＳＯＩ基板の絶縁体基板部分若しくは絶縁体基板部分およびシリコン層の一部をバックグラインド等によって除去することが容易となる、貼り合わせ基板および貼り合わせ用支持基板を提供することを目的とする。
　上記現状を鑑み、本発明者らは、ＳＯＩ基板の支持基板として焼結体基板を用いる場合に、焼結体基板の全ての表面にアモルファス膜を形成して表面の凹部を埋めることによって、デバイス製造中にプロセスラインを汚染する基板中に含まれる金属および金属不純物の拡散を減少させ、さらに、必要に応じてアモルファス膜の表面を研磨することによって、シリコン基板との貼り合わせに適した表面粗さを有する貼り合わせ用支持基板が得られることを見出した。さらに、得られた貼り合わせ用支持基板に、単結晶半導体基板を貼り合わせることによって、反りが小さく、貼り合わせ界面のボイドを減少させた、貼り合わせ基板が得られることを見出した。
　すなわち、本発明の一つの形態によれば、焼結体基板の全ての面にコーティング処理を施して、少なくとも１層のアモルファス膜を備える支持基板を得る工程と、前記アモルファス膜を介して前記支持基板と単結晶半導体基板を貼り合わせる工程とを少なくとも含み、前記単結晶半導体基板と貼り合わせようとする支持基板上のアモルファス膜の表面が、ＩＣＰ－ＭＳ法において、Ａｌ、Ｆｅ、Ｃａの各濃度が５．０×１０１１ａｔｏｍｓ/ｃｍ２未満であり、表面粗さＲｍｓが０．２ｎｍ以下である、貼り合わせ基板の製造方法を提供することができる。
　また、本発明の他の形態によれば、焼結体基板と、前記焼結体基板の全ての面に備えられた少なくとも１層のアモルファス膜とを備えた貼り合わせ用支持基板であって、前記アモルファス膜の表面が、ＩＣＰ－ＭＳ法において、Ａｌ、Ｆｅ、Ｃａの各濃度が５．０×１０１１ａｔｏｍｓ/ｃｍ２未満であり、表面粗さＲｍｓが０．２ｎｍ以下である、貼り合わせ用支持基板を提供することができる。
　さらに、本発明の他の形態によれば、焼結体基板と、前記焼結体基板の全ての面に備えられた少なくとも１層のアモルファス膜と、前記アモルファス膜の上に配置した単結晶半導体層とを備えた貼り合わせ基板であって、前記単結晶半導体層を配置する前記アモルファス膜の表面が、ＩＣＰ－ＭＳ法において、Ａｌ、Ｆｅ、Ｃａの各濃度が５．０×１０１１ａｔｏｍｓ/ｃｍ２未満であり、表面粗さＲｍｓが０．２ｎｍ以下である、貼り合わせ基板を提供することができる。
　本発明によれば、焼結体基板の単結晶半導体基板と貼り合わせようとする面に少なくとも１層のアモルファス膜を形成することによって、支持基板に焼結体基板を用いた場合でも、表面の平滑性が良好となり、単結晶半導体基板との貼り合わせに好適な貼り合わせ用の支持基板が得られる。得られた貼り合わせ用支持基板は、基板の全ての面にアモルファス膜を備えているため、基板中に含まれる金属および金属不純物を基板の外に拡散させることが少なくまたはなく、デバイス製造中にプロセスラインを汚染する可能性が低い。また、貼り合わせ用支持基板に単結晶半導体基板を貼り合わせることによって、反りが小さく、貼り合わせ界面のボイドを減少させた、貼り合わせ基板が得られる。貼り合わせ基板は、焼結体基板の表面に形成されたアモルファス膜が薄いため、熱伝導性が良く、且つ高周波領域での損失が小さくなり、高周波デバイスなどの用途に好適となる。さらに、貼り合わせ基板および貼り合わせ用支持基板は、裏面照射型ＣＭＯＳセンサや高周波半導体装置などの製造工程で使用される転写用基板として用いることが可能であり、反りが小さいため、転写用基板として用いた場合にバックグラインド等による転写用基板の除去が容易となる。
本発明に係る貼り合わせ基板の製造工程の一態様を示す模式図である。
　本発明は、一実施の形態によれば、支持基板上に膜を介して単結晶半導体層を備えた貼り合わせ基板の製造方法であって、焼結体基板の全ての面にコーティング処理を施して、少なくとも１層のアモルファス膜を備える支持基板を得る工程と、アモルファス膜を介して支持基板と単結晶半導体基板を貼り合わせる工程とを少なくとも含み、単結晶半導体基板と貼り合わせようとする支持基板上のアモルファス膜の表面が、ＩＣＰ－ＭＳ法において、Ａｌ、Ｆｅ、Ｃａの各濃度が５．０×１０１１ａｔｏｍｓ/ｃｍ２未満であり、表面粗さＲｍｓが０．２ｎｍ以下である、貼り合わせ基板の製造方法である。
　また、本発明の別の実施形態によれば、支持基板の表面にアモルファス膜を備えた貼り合わせ用支持基板に関する。すなわち、本発明の別の一態様は、焼結体基板と、焼結体基板の全ての面に備えられた少なくとも１層のアモルファス膜とを備えた貼り合わせ用支持基板であって、アモルファス膜の表面が、ＩＣＰ－ＭＳ法において、Ａｌ、Ｆｅ、Ｃａの各濃度が５．０×１０１１ａｔｏｍｓ/ｃｍ２未満であり、表面粗さＲｍｓが０．２ｎｍ以下である、貼り合わせ用支持基板である。
　単結晶半導体基板としては、好ましくは単結晶シリコン基板が挙げられる。
　焼結体基板としては、好ましくは絶縁性の無機焼結体（セラミックス）の基板が挙げられる。焼結体は、無機物の粉体の集合体を、集合体を構成する無機物の融点よりも低い温度で加熱して固めたものである。例えば、平均粒径０．１～５０μｍの原料粉体（例えば窒化珪素や窒化アルミニウム等）を、例えば金型成形、冷間静水圧成形、あるいはドクターブレード法等を用いてプレート形状に成形した後に、大気条件下または窒素雰囲気下で、例えば窒化珪素の場合は１４００～２０００℃で加熱することで、焼結体基板を作製することができる。金型成形や冷間静水圧成形等の成形時に圧力を要する場合、その圧力は１００ＭＰａ以上が好ましい。場合によって、焼結の促進および形状の安定化のために、アルミナ、マグネシア、イットリア等の焼結助剤を添加してもよい。焼結体基板の寸法については、特に限定されるものではないが、外径１５０～３００ｍｍ、厚さ５００～１０００μｍとすることが好ましい。焼結体基板は、可視光に対して不透明であるため、デバイスの製造プロセスにおいて、支持基板の存在確認やウェハの位置決めに使用する光センサで認識することができる。また、焼結体基板は、熱伝導性が良く、サファイアと比べてシリコンとの熱膨張率の差は小さいため、貼り合わせ基板とした際に反りが発生しにくく、反りが生じた場合でも反りが小さいので、大口径化しやすい。絶縁性の焼結体基板としては、窒化珪素（Ｓｉ３Ｎ４）、窒化アルミニウム（ＡｌＮ）またはサイアロン（ＳＩＡＬＯＮ、シリコン・アルミナ窒化物、Ｓｉ６－ｘＡｌｘＯｘＮ８－ｘ（Ｘは０を超え、４以下の数である。））等が挙げられる。サイアロンは、窒化珪素（Ｓｉ３Ｎ４）にアルミナ（Ａｌ２Ｏ３）を固溶させて作製する、Ｓｉ３Ｎ４系のエンジニアリング・セラミックスである。焼結体基板の材料は、デバイス製造プロセス中に使用される薬液への耐性が高く、また、コストが安いという点で、窒化珪素を主材としたものが最も好ましい。
　焼結体基板の熱伝導率は、例えばＳｉＯ２の熱伝導率である１．５Ｗ／ｍ・Ｋより高いことが望ましく、好ましくは５．０Ｗ／ｍ・Ｋ以上、より好ましくは1０Ｗ／ｍ・Ｋ以上、さらに好ましくは１００Ｗ／ｍ・Ｋ以上である。熱伝導率が５．０Ｗ／ｍ・Ｋより低いと、放熱性が低く半導体デバイスに適さない場合がある。なお、熱伝導率は、例えばレーザーフラッシュ法、およびＡＳＴＭ５４７０に準拠した手法等により測定することができる。
　焼結体基板の体積抵抗率は、好ましくは１.０×１０８Ω・ｃｍ以上、より好ましくは１.０×１０１０Ω・ｃｍ以上である。体積抵抗率が１.０×１０８Ω・ｃｍより低いと、貼り合わせ基板とした後にデバイスとして用いた場合に、誘電特性による電力ロスを抑えることが困難となる。なお、体積抵抗率は、例えば４端針法および２端針法により測定することができる。
　焼結体基板の線膨張係数は、好ましくは５.０×１０－６／℃以下、より好ましくは２．０×１０－６～４．０×１０－６／℃である。線膨張係数が５.０×１０－６／℃より大きいと、貼り合わせ基板とした際に２００℃以上の熱がかかる場合、シリコンとの熱膨張係数の差が大きいため、貼り合わせ基板が反ったり破損したりすることがある。なお、線膨張係数は、例えば熱機械分析法等により測定することができる。
　焼結体基板は、例えば、原料の金属（例えば、珪素、アルミニウム等）または、アルミナ等の焼結助剤もしくはバインダー、または、鉄、カルシウム等の金属不純物を含んでいる。アルミニウムおよび、鉄、カルシウム等の金属不純物は、焼結体基板上に直接単結晶シリコン基板を貼り合わせた場合に、焼結体基板から単結晶シリコン層へ拡散する恐れがある。また、これらの金属および金属不純物は、貼り合わせ基板を作製する工程またはその後の半導体デバイスとしての製造工程における装置にも拡散して汚染する恐れがある。焼結体基板を半導体製造プロセスに用いるためには、基板の表面から金属および金属不純物を拡散させないまたは悪影響を及ぼさない程度となるようにすることが重要である。
　焼結体基板表面の金属濃度は、一般的に、基板表面上の評価対象の成分を回収して、ＩＣＰ－ＭＳ法（誘導結合プラズマ質量分析、Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ　-　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて評価する方法が用いられている。評価する金属成分の回収は、例えば、ＨＦ水溶液（５０質量％）を用いて、溶液中に焼結体基板を浸す、または、例えばミスト法を用いて焼結体基板表面全体に一定量の溶液をかけることで、基板表面の金属成分をＨＦ水溶液に溶解させて回収することができる。許容される金属濃度は，プロセスに依存するが、例えば、半導体デバイスを接合および転写するプロセスでは、５．０×１０１１ａｔｏｍｓ/ｃｍ２未満が好ましく、１．０×１０１１ａｔｏｍｓ/ｃｍ２未満がさらに好ましい。また、貼り合わせ基板とした後にデバイスを形成するプロセスでは、２．０×１０１０ａｔｏｍｓ/ｃｍ２未満が好ましく、１．０×１０１０ａｔｏｍｓ/ｃｍ２未満がさらに好ましい。窒化珪素焼結体基板の場合、基板作製時に使用する窒化珪素粉末種、バインダー種等に依存するが、主たる金属不純物はアルミニウム、鉄およびカルシウムであり、金属不純物の濃度は通常１．０×１０１３ａｔｏｍｓ/ｃｍ２以上である。
　また、焼結体基板は、上述したように粉体を成形して焼結させたものであるので、基板表面に直径約０．０１～２．０μｍ、深さ約０．０５～１．０μｍの凹部が多数存在し、サファイアやシリコンなどの単結晶基板あるいはガラス基板と比べて表面粗さが大きい。なお、基板表面の凹部の直径および深さは、例えば原子間力顕微鏡（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｅ；ＡＦＭ）、白色光顕微鏡（ＺＹＧＯ）等によって評価することができる。
　これらのことから、焼結体基板の全ての面にコーティング処理を施して、少なくとも１層のアモルファス膜を備える支持基板を得る。備える膜は、焼結体基板表面の凹部内を隙間なく凹部を埋めることができ、単結晶半導体基板との貼り合わせに好適な表面粗さが得られる点で、アモルファスとすることが望ましい。アモルファス膜は、一般的に半導体製造プロセスで用いられる種、例えば、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯｘＮｙ（式中、ｘとｙは、０＜ｘ＜２．０、０＜ｙ＜１．３を満たす数である。）、アモルファスシリコンおよびアモルファスポリシリコンから選ばれることが好ましい。特に、焼結体基板からの金属および金属不純物の拡散を生じさせにくく、膜自体の熱伝導率がより高い点から、Ｓｉ３Ｎ４を用いることが好ましい。アモルファス膜の形成手段は、特に限定されるものではなく、ＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）およびＰＶＤ（ｐｈｙｓｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）等の蒸着によるものの他に、アモルファス膜を形成する金属を有する有機金属前駆体の溶液中に基板を浸漬させたり、スピンコーティング等によって、基板の全ての面または少なくとも単結晶半導体基板との貼り合わせようとする面に有機金属前駆体をコーティングした後に、加熱等により有機物を除去してアモルファス膜とする手法等が挙げられる。ＣＶＤ法を用いる場合、例えば、大気圧下、８００～１０００℃で、例えばＳｉＣｌ２Ｈ２とＮＨ３の混合ガス（体積比で、ＳｉＣｌ２Ｈ２：ＮＨ３＝１：０．１～１：２００）を用いることでＳｉ３Ｎ４膜を形成することが可能である。また、例えば、温度を６００～１０００℃、雰囲気ガスをＳｉＨ４とＯ２の混合ガス（体積比で、ＳｉＨ４：Ｏ２＝１：０．１～１：１００）を用いることで、ＳｉＯ２膜を形成してもよいし、例えば、温度を５００～１０００℃、雰囲気ガスをオルトケイ酸テトラエチル（Ｔｅｔｒａｅｔｈｙｌ　ｏｒｔｈｏｓｉｌｉｃａｔｅ；ＴＥＯＳ、Ｓｉ（ＯＣ２Ｈ５）４）とＮＨ３とＯ２の混合ガス（体積比で、１：０．１：０．５～１：１０：５）を用いることでＳｉＯｘＮｙ膜（０＜ｘ＜２．０、０＜ｙ＜１．３）を形成してもよい。所望の表面粗さを得るために、コーティング処理を施して、少なくとも１層のアモルファス膜を備える支持基板を得る工程の後に、少なくとも単結晶半導体基板と貼り合わせようとするアモルファス膜の表面にＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）などによって研磨を施し、膜表面をより平滑なものとしてもよい。アモルファス膜は、焼結体基板の全ての面に備えられる。アモルファス膜は、焼結体基板の表面を平滑にするだけでなく、焼結体基板に含まれるＡｌや、金属不純物であるＦｅ、Ｃａ等が、半導体デバイス層または単結晶シリコン層へ拡散することを防止するのに有効である。このため、アモルファス膜を焼結体基板の全ての面に備えることで、単結晶半導体基板と貼り合わせる面だけでなく、側面および裏面側もコートされているので、貼り合わせ基板を作製する工程またはその後の半導体デバイスとしての製造工程における装置へのクロスコンタミネーションを防止することにも有効である。
　焼結体基板の表面に備えるアモルファス膜は、単層であっても２以上の多層であってもよいが、少なくとも１つの層を備える。アモルファス膜が２以上の多層からなる場合、各層の膜種は上述した材料から選択され、層ごとに膜の種類を変えてもよいが同じとしてもよく、上述の手法により作製することができる。また、各層の厚さは同じとしても異なるものとしてもよい。例えば、焼結体基板の全ての面にコーティング処理を施して、ＳｉＯ２膜を備えた後に、さらに、ＳｉＯ２膜の上にコーティング処理を施して、Ｓｉ３Ｎ４膜を備えてもよい。このように、１層目と２層目のアモルファス膜の種類が異なることで、焼結体基板の表面がより緻密に覆われるため、基板中の金属成分の拡散をより妨げることが可能となる。
　焼結体基板の表面に備えるアモルファス膜は、例えば、以下の手法によって、膜種および膜厚を選択してもよい。
　焼結体基板のアモルファス膜を備えた表面に対して垂直方向、つまりアモルファス膜の厚さ方向の熱伝導性は、総括伝熱係数Ｕ（Ｗ／ｍ２・Ｋ）を用いて表すことができる。総括伝熱係数Ｕは、数値が大きいほど熱伝導性が良好となる。例えば、Ｍ層からなるアモルファス膜を備えた支持基板の厚さ方向の総括伝熱係数Ｕの逆数は、ｉ番目（ｉ＝１，…，Ｍ）の層の厚さをＬｉ（ｍ）、ｉ番目の層の熱伝導率をλi（Ｗ／ｍ・Ｋ）とすると、
　　　　　　　１／Ｕ＝ΣＬｉ／λｉ　　(ｉ＝１，…，Ｍ)　　　（Ｉ）
と表すことができる。上記の式（Ｉ）において、熱伝導は評価する表面に直接伝熱対を接触させて評価しているため、一般的な式に含まれる支持基板自体のＬ／λ、基板周辺の熱伝達係数および汚れ係数については、アモルファス膜の厚さ方向の伝達係数よりも２桁ほど小さくなることから含めないものとした。総括伝熱係数Ｕの逆数は、アモルファス膜が厚くなるほど大きくなるので、アモルファス膜の厚さ方向の総括伝達係数の逆数を、例えば、アモルファス膜を備える前の焼結体基板の厚さ方向の総括伝熱係数の逆数の５０～９８％とするような、小さな変動とするためには、アモルファス膜をより薄くすることが望ましい。なお、アモルファス膜の熱伝導率は、例えば、指標とする基板（例えば単結晶ＳｉやＳｉＯ２等）上に、焼結体基板上に形成した膜種および膜厚と同じアモルファス膜を同様に形成し、この指標基板を熱物性顕微鏡（例えば、ベテル社製　ＴＭ３）などで、アモルファス膜を備えた表面に対して垂直方向に測定することで評価することが可能である。また、アモルファス膜を備える前の焼結体基板の総括伝達係数は、例えばレーザーフラッシュ法、およびＡＳＴＭ５４７０に準拠した手法等により測定した熱伝導率と基板の厚みから算出することができる。
　上述したように、焼結体基板の表面には、粒界による穴などの凹部が多数存在する。このため、焼結体基板の表面を所望の表面粗さとするには、基板上にアモルファス膜をより厚く形成することが考えられる。しかしながら、形成する膜は、アモルファス構造であるため熱伝導率が低く、膜を厚くするに従って、アモルファス膜を含む基板全体の熱伝導率はより低くなる。例えば、単結晶半導体基板と貼り合わせた貼り合わせ基板を高周波デバイスに用いる場合、単結晶半導体基板と貼り合わせる前の支持基板の熱伝導率は、高周波デバイスに一般的に用いられているＳＯＳ基板よりも優れた放熱性を得る観点からすれば、ＳＯＳ基板の支持基板であるサファイア（４２Ｗ/m・Ｋ）よりも高いことが望ましい。
　本発明者らは、所望の特性となる支持基板を検討した結果、好ましくは、焼結体基板のアモルファス膜を備えた表面に対して垂直方向、つまりアモルファス膜の厚さ方向の総括伝熱係数の逆数（１／総括伝熱係数）を、アモルファス膜を備える前の焼結体基板の厚さ方向の総括伝熱係数の逆数の５０～９８％とするように、アモルファス膜の種類と厚さを選択することによって、放熱性と表面平滑性を兼ね備えた、アモルファス膜を備えた焼結体基板を得ることが可能であることを見出した。この場合、アモルファス膜の厚さは、好ましくは、０．１μｍを超えて１０μｍ未満、より好ましくは０．１μｍを超えて１．０μｍ以下である。アモルファス膜が２以上の多層からなる場合、焼結体基板上に形成された全ての膜層の厚さの合計が、０．１μｍを超えて１０μｍ未満となることが好ましい。０．１μｍ未満では、焼結体基板表面の凹部の穴埋めが不十分となり、基板中の金属および金属不純物が基板の外へ拡散する場合がある。１０μｍを超えると、放熱性が悪くなるだけでなく、膜にクラックが入りやすくなり、基板表面に露出部分が発生して、基板中の金属および金属不純物の、基板外への拡散が生じる場合がある。特に、アモルファス膜がＳｉ３Ｎ４である場合、膜厚は０．１μｍを超えて１μｍ以下であることが好ましい。アモルファス膜の厚さは、膜形成の際に上記の好ましい範囲となるように予め設計してもよいし、膜形成後に研磨やエッチング等によって上記の好ましい範囲となるように調整してもよい。なお、アモルファス膜の厚さは、例えば、指標とする基板（例えば単結晶ＳｉやＳｉＯ２等）に、焼結体基板上に形成した膜種および膜厚と同じアモルファス膜を同様の条件で形成し、光干渉法等による膜厚測定計を用いて測定することが可能である。また、アモルファス膜の表面をＣＭＰ等によって研磨を行う場合は、焼結体基板上に形成した膜と同じ膜種および膜厚のアモルファス膜を同様の条件で形成した指標基板（例えば単結晶ＳｉやＳｉＯ２等）を用いて、指標基板上のアモルファス膜を一定の研磨条件で研磨し、研磨の前後で光干渉法等による膜厚測定計を用いて測定することで、研磨レートを算出することが可能であり、これにより、研磨時間を制御することで膜厚を設定し得る。
　本発明によれば、例えば、窒化珪素焼結体（熱伝導率 １００Ｗ／ｍ・Ｋ）の表面に、厚さ０．１μｍを超えて１０μｍ未満のＳｉ３Ｎ４のアモルファス膜を備えた場合、窒化珪素焼結体基板上のＳｉ３Ｎ４膜の厚さ方向の総括伝熱係数の逆数（１／総括伝熱係数）がＳｉ３Ｎ４膜を備える前の窒化珪素焼結体基板の厚さ方向の総括伝熱係数の逆数の５０～９８％に抑えられ、サファイア基板よりも高い熱伝導性を得ることが可能となる。
　少なくとも単結晶半導体基板と貼り合わせようとする支持基板上のアモルファス膜の表面は、ＩＣＰ－ＭＳ法において、Ａｌ、Ｆｅ、Ｃａの各濃度が５．０×１０１１ａｔｏｍｓ/ｃｍ２未満である。金属濃度が５．０×１０１１ａｔｏｍｓ/ｃｍ２より高いと、半導体製造プロセスにおいて、基板表面から拡散したこれらの金属成分が、貼り合わせ基板とした後に単結晶シリコン層を汚染したり、貼り合わせ基板を作製する工程またはその後の半導体デバイスとしての製造工程における装置を汚染したりする恐れがある。このため、ＩＣＰ－ＭＳ法において、Ａｌ、Ｆｅ、Ｃａの各濃度が５．０×１０１１ａｔｏｍｓ/ｃｍ２未満となる支持基板を選択する工程をさらに含んでいてもよい。金属濃度が５．０×１０１１ａｔｏｍｓ/ｃｍ２より高い場合には、再度、焼結体基板の全ての面にコーティング処理を施して、さらにアモルファス膜を備えてもよい。つまり、単結晶半導体基板と貼り合わせようとする支持基板上のアモルファス膜の表面をＩＣＰ－ＭＳ法を用いて評価した結果、Ａｌ、Ｆｅ、Ｃａの各濃度が５．０×１０１１ａｔｏｍｓ/ｃｍ２以上であった場合に、既に少なくとも１層のアモルファス膜を備えた支持基板の表面に対して、さらにコーティング処理を施して、少なくとも２層のアモルファス膜を備える支持基板を得てもよい。この場合も、全てのアモルファス膜厚の合計が、０．１μｍを超えて１０μｍ未満であることが好ましい。なお、アモルファス膜の表面の金属濃度は、アモルファス膜を備える前の焼結体基板の表面の金属濃度を評価する手法と同様にして評価することができる。
　また、少なくとも単結晶半導体基板と貼り合わせようとする支持基板上のアモルファス膜の表面粗さＲｍｓは、０．２ｎｍ以下であることが好ましい。表面粗さＲｍｓを０．２ｎｍ以下とすることにより、所望の表面平滑性が得られ、単結晶半導体基板と貼り合わせる際に貼り合わせ界面においてボイド欠陥等の要因となる空隙を生じにくくすることができる。なお、表面粗さＲｍｓは、例えば原子間力顕微鏡（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｅ：ＡＦＭ）、白色光顕微鏡（ＺＹＧＯ）等で測定することができる。
　上記の手法によって、焼結体基板と焼結体基板の全ての面に備えられた少なくとも１層のアモルファス膜とを備えた支持基板が得られる。得られた支持基板は、貼り合わせ用支持基板として用いることができる他に、裏面照射型ＣＭＯＳセンサや高周波半導体装置等の作製時に用いられる転写用基板としても用いることができる。また、貼り合わせ用支持基板および転写用基板として用いる場合、上記の手法により得られたアモルファス膜を備えた焼結体基板の単結晶半導体基板を備える面とは反対側の面に、半導体基板または別の絶縁体基板を貼り合わせたものを用いてもよい。
　次に、アモルファス膜を介して支持基板と単結晶半導体基板を貼り合わせる。貼り合わせにより単結晶半導体層を備えた貼り合わせ基板を得る手法としては、特に限定されるものではなく、例えば、貼り合わせようとする表面側から内部に水素イオンを注入した単結晶半導体基板の表面と、支持基板上のアモルファス膜の表面を貼り合わせて貼り合わせ基板を得る工程と、前記貼り合わせ基板に、好ましくは１５０℃以上、より好ましくは２５０～５００℃で熱処理を施して、イオン注入層に沿って熱剥離させ、アモルファス膜を介して支持基板上に単結晶半導体層を転写し、アモルファス膜の上に単結晶半導体層を備えた貼り合わせ基板を得る工程を少なくとも含む、ＳｍａｒｔＣｕｔ法を利用する方法が挙げられる。また、支持基板上のアモルファス膜の表面と、貼り合わせようとする表面から水素イオンを注入した単結晶半導体基板の表面との少なくとも一方または両方に、プラズマ処理等により表面活性化処理を施す工程と、少なくとも一方または両方に表面活性化処理を施した、支持基板上のアモルファス膜の表面と単結晶半導体基板の表面とを貼り合わせて貼り合わせ基板を得る工程と、低温（例えば、１００～３５０℃）で熱処理を施して貼り合わせ界面の接合強度を高めて接合体を得る工程と、加熱や冷却しない常温条件下で前記接合体のイオン注入層に楔などにより機械的衝撃を与えてイオン注入層に沿って剥離させ、アモルファス膜を介して支持基板上に単結晶半導体層を転写し、アモルファス膜の上に単結晶半導体層を備えた貼り合わせ基板を得る工程を少なくとも含む、ＳｉＧｅｎ法を利用する方法等が挙げられる。上述したＳｍａｒｔＣｕｔ法とＳｉＧｅｎ法のいずれか一方の工程を、他方の工程と組み合わせるまたは置換する等のアレンジを加えた方法を用いてもよい。貼り合わせの際に、プラズマ処理等の表面活性化処理の代わりに接着剤を用いて、単結晶半導体基板の表面と、支持基板上のアモルファス膜の表面とを貼り合わせてもよい。また、貼り合わせ基板は、単結晶半導体基板をそのまま使用してもよいし、薄化してもよい。貼り合わせ基板を薄化する手法は、上記の手法の他に、研磨やエッチング等によって、所望の厚みの単結晶半導体層としてもよい。
　図１に、本発明の貼り合わせ基板の製造方法の実施態様の一例を示す。図１（ａ）に示すように、焼結体基板１の全ての面にアモルファス膜２を形成し、アモルファス膜２を備えた貼り合わせ用支持基板３を得る。一方、単結晶半導体基板４は、図（ｂ）に示すように、貼り合わせ用支持基板３と貼り合わせようとする面側からイオン注入６を行い、単結晶半導体基板４内にイオン注入層５を形成する。単結晶半導体基板と貼り合わせようとする貼り合わせ用支持基板３のアモルファス膜の表面と、単結晶半導体基板４のイオン注入した面とに、図１（ｃ）と図１（ｄ）に示すように、プラズマ処理７を行い、表面を活性化する。表面活性化した貼り合わせ用支持基板３のアモルファス膜の表面と単結晶半導体基板４の表面を、図１（ｅ）に示すように、貼り合わせて接合体８を得る。接合体８のイオン注入層５に楔を用いて機械的衝撃を与え、図１（ｆ）に示すように、イオン注入層５に沿って単結晶半導体基板の一部４ｂを剥離させて、アモルファス膜２を介して焼結体基板１上に単結晶半導体層４ａを転写し、単結晶半導体層４ａを備えた貼り合わせ基板９を得る。このようにして、焼結体基板と、焼結体基板の全ての面に備えた少なくとも１層のアモルファス膜と、アモルファス膜の上に配置した単結晶半導体層とを備えた貼り合わせ基板を得ることができる。
　以下に本発明を、実施例を用いてより詳細に説明する。以下の実施例は本発明を例示する目的であって、本発明を限定するものではない。
　＜実施例１＞
　焼結体基板として、外径２００ｍｍ、厚さ７２５μｍの窒化珪素（Ｓｉ３Ｎ４）焼結体基板を用いた。用いた焼結体基板の体積抵抗率は、２端針法で測定したところ、１．０×１０１４Ω・ｃｍであった。熱伝導率は、２５℃、大気圧下で、レーザーフラッシュ法を用いて測定したところ、１００Ｗ／ｍ・Ｋであった。焼結体基板表面の金属濃度は、焼結体基板に５０質量％のＨＦ水溶液のミストを基板表面に噴霧し、表面のＨＦ水溶液を回収後、ＩＣＰ－ＭＳ分析装置３３００ＤＶ（Ｐｅｒｋｉｎ　Ｅｌｍｅｒ社製）で測定したところ、Ａｌ、ＦｅおよびＣａの金属種が、１．０×１０１３ａｔｏｍｓ/ｃｍ２以上の濃度を呈しており、Ａｌ、ＦｅおよびＣａの濃度はそれぞれ、５．０×１０１３、２．０×１０１４、３．０×１０１４ａｔｏｍｓ/ｃｍ２であった。また、用いた焼結体基板の総括伝熱係数は、式（Ｉ）に熱伝導率の測定結果および厚みを導入して算出したところ、１．３８×１０５ｍ２・Ｋ／Ｗであった。
　次に、ＣＶＤ法を用いて、大気圧下、８００℃、ＳｉＣｌ２Ｈ２とＮＨ３の混合ガス雰囲気中（体積比で、ＳｉＣｌ２Ｈ２：ＮＨ３＝１：２０）で、焼結体基板の全ての面、つまり、単結晶半導体基板と貼り合わせようとする面、その裏面、および側面にＳｉ３Ｎ４膜を形成した。Ｓｉ３Ｎ４膜を形成した表面に、研磨機を用いてＣＭＰを行い、Ｓｉ３Ｎ４膜の厚さを０．３μｍとした。Ｓｉ３Ｎ４膜の厚さは、モニターとしてＳｉウェハを用い、焼結体基板上にＳｉ３Ｎ４膜を成膜する際に同時に成膜し、このＳｉウェハ上のアモルファス膜の厚さを干渉式膜厚測定器（ナノメトリクス社製、ナノスペック　６１００－ＫＲ）を用いて測定した。
　このようにして得られた貼り合わせ用支持基板上のＳｉ３Ｎ４膜の表面粗さＲｍｓは、ＡＦＭ（ブルカー・エイエックスエス社製、型番：ＮａｎｏＳｃｏｐｅ　Ｖ/Ｄｉｍｅｎｓｉｏｎ　Ｉｃｏｎ）で測定したところ、０．１８ｎｍであり、また、表面状態は、凹部の穴埋めが不十分である欠陥部分（ピットなど）は見られず、平滑であった。貼り合わせ用支持基板上のＳｉ３Ｎ４膜の表面の金属濃度は、貼り合わせ用支持基板に５０質量％のＨＦ水溶液のミストを基板表面に噴霧し、表面のＨＦ水溶液を回収後、ＩＣＰ－ＭＳ分析装置３３００ＤＶ（Ｐｅｒｋｉｎ　Ｅｌｍｅｒ社製）で測定したところ、Ａｌ、Ｆｅ、Ｃａの濃度はそれぞれ、１．０×１０１０、２．０×１０１１、１．０×１０１０ａｔｏｍｓ/ｃｍ２であった。いずれの金属濃度も５．０×１０１１ａｔｏｍｓ/ｃｍ２未満であることから、半導体製造プロセスにおいて好適な基板を作製することができた。
　Ｓｉ３Ｎ４膜の熱伝導率は、モニターとしてＳｉウェハを用い、焼結体基板上にＳｉ３Ｎ４膜を成膜する際に同時に成膜し、このＳｉウェハを熱物性顕微鏡（ベテル社製　ＴＭ３）で測定したところ、４．０Ｗ／ｍ・Ｋであった。焼結体基板のＳｉ３Ｎ４膜を形成した表面に対して垂直方向、つまり、Ｓｉ３Ｎ４膜の厚さ方向の総括伝熱係数は、Ｓｉ３Ｎ４膜の熱伝導率４．０Ｗ／ｍ・Ｋおよび膜の厚さ０．３μｍから算出したところ、１．３７×１０５ｍ２・Ｋ／Ｗとなった。このことから、貼り合わせ用支持基板のＳｉ３Ｎ４膜の厚さ方向の総括伝熱係数は、Ｓｉ３Ｎ４膜を形成する前の焼結体基板の厚さ方向の総括伝熱係数の９９．０％となった。
　単結晶半導体基板には、焼結体基板と同サイズの単結晶シリコン基板を用いた。単結晶シリコン基板の表面から、Ｈ＋イオンをドーズ量７．０×１０１６ ａｔｏｍ／ｃｍ２、加速電圧７０ｋｅＶの条件でイオン注入した。単結晶シリコン基板と貼り合わせようとする貼り合わせ用支持基板上のＳｉ３Ｎ４膜の表面と、単結晶シリコン基板のイオン注入した面との両方に、プラズマによる表面活性化処理を行った。表面活性化処理した貼り合わせ用支持基板上のＳｉ３Ｎ４膜の表面と単結晶シリコン基板の表面とを貼り合わせた。貼り合わせた基板を、１０時間、３００℃で熱処理して接合体を得た。その後、接合体のイオン注入層に、ブレードを用いて機械的衝撃を与え、接合体の単結晶シリコン基板側をイオン注入層に沿って剥離し、貼り合わせ用支持基板上のＳｉ３Ｎ４膜の上に単結晶シリコン層を備えた貼り合わせ基板を得た。得られた貼り合わせ基板の単結晶シリコン層の厚さは、０．４μｍであった。
　表１に貼り合わせ基板の評価結果を示す。貼り合わせ基板の単結晶シリコン層の表面を超音波顕微鏡（日立建機ファインテック社製、Ｆｉｎｅ　ＳＡＴ　ＦＳ２００２）で観察したところ、ボイドは見られず、焼結体基板の表面の凹部がＳｉ３Ｎ４膜によって埋められ、貼り合わせ界面に空隙が生じていないことが確認できた。また、貼り合わせ基板の熱伝導率を、ＡＳＴＭ５４７０に準拠し、Ａｎａｔｅｃｈ社製ＴＩＭ　Ｔｅｓｔｅｒ(Ｍｏｄｅｌ　１４００)を用いて評価した。具体的には、貼り合わせ基板の単結晶シリコン層側の表面に熱電対を付した加熱プレートを接触させ８０℃とし、貼り合わせ用支持基板側の表面の温度を測定することによって、貼り合わせ基板の厚さ方向の熱伝導率を算出した。結果、貼り合わせ基板の熱伝導率は、４８．１Ｗ／ｍ・Ｋであった。
　＜実施例２＞
　Ｓｉ３Ｎ４膜の厚さを３μｍとした以外は、実施例１と同様にして貼り合わせ用支持基板および貼り合わせ基板を作製し、評価した。貼り合わせ用支持基板上のＳｉ３Ｎ４膜の表面粗さＲｍｓは、０．１３ｎｍであり、また、表面状態は、凹部の穴埋めが不十分である欠陥部分（ピットなど）は見られず、平滑であった。貼り合わせ用支持基板上のＳｉ３Ｎ４膜の表面のＡｌ、Ｆｅ、Ｃａの濃度はそれぞれ、本手法の検出下限である３．０×１０９ａｔｏｍｓ/ｃｍ２以下であったことから、半導体製造プロセスにおいて好適な基板を作製することができた。貼り合わせ用支持基板のＳｉ３Ｎ４膜の厚さ方向の総括伝熱係数は、１．１４×１０５ｍ２・Ｋ／Ｗであり、Ｓｉ３Ｎ４膜を形成する前の焼結体基板の総括伝熱係数の８２．６％となった。表１に貼り合わせ基板の評価結果を示す。貼り合わせ基板の単結晶シリコン層には、ボイドは見られず、焼結体基板の表面の凹部がＳｉ３Ｎ４膜によって埋められ、貼り合わせ界面に空隙が生じていないことが確認できた。また、貼り合わせ基板の熱伝導率は、３９．８Ｗ／ｍ・Ｋであった。
　＜実施例３＞
　焼結体基板として、体積抵抗率１．０×１０１４Ω・ｃｍ、熱伝導率５０Ｗ／ｍ・Ｋの外径２００ｍｍ、厚さ７２５μｍの窒化珪素（Ｓｉ３Ｎ４）焼結体基板を用いた以外は、実施例１と同様にして貼り合わせ用支持基板および貼り合わせ基板を作製し、評価した。なお、窒化珪素焼結体基板の体積抵抗率、熱伝導率および金属濃度は、実施例１と同じ方法で測定した。用いた焼結体基板表面のＡｌ、Ｆｅ、Ｃａの濃度はそれぞれ、５．０×１０１４、３．０×１０１２、１．０×１０１３ａｔｏｍｓ/ｃｍ２であった。得られた貼り合わせ用支持基板上のＳｉ３Ｎ４膜の表面粗さＲｍｓは、０．１５ｎｍであり、また、表面状態は、凹部の穴埋めが不十分である欠陥部分（ピットなど）は見られず、平滑であった。貼り合わせ用支持基板上のＳｉ３Ｎ４膜の表面のＡｌ、Ｆｅ、Ｃａの濃度はそれぞれ、２．０×１０１１、１．０×１０１０、３．０×１０９ａｔｏｍｓ/ｃｍ２以下であり、半導体製造プロセスにおいて好適な基板を作製することができた。貼り合わせ用支持基板のＳｉ３Ｎ４膜の厚さ方向の総括伝熱係数は、０．６９×１０５ｍ２・Ｋ／Ｗであり、Ｓｉ３Ｎ４膜を形成する前の焼結体基板の総括伝熱係数の９９．５％となった。表１に貼り合わせ基板の評価結果を示す。貼り合わせ基板の単結晶シリコン層には、ボイドは見られず、焼結体基板の表面の凹部がＳｉ３Ｎ４膜によって埋められ、貼り合わせ界面に空隙が生じていないことが確認できた。また、貼り合わせ基板の熱伝導率は、２０．０Ｗ／ｍ・Ｋであった。
　＜実施例４＞
　ＣＶＤ法を用いて、大気圧下、６００℃、ＳｉＨ４とＯ２の混合ガス雰囲気中（体積比で、ＳｉＨ４：Ｏ２＝１：３）で、焼結体基板の全ての面、つまり、単結晶半導体基板と貼り合わせようとする面、その裏面、および側面にＳｉＯ２膜を形成し、研磨機を用いてＣＭＰを行い、ＳｉＯ２膜の厚さを０．３μｍとした以外は、実施例１と同様にして貼り合わせ用支持基板および貼り合わせ基板を作製し、評価した。得られたＳｉＯ２膜を形成した貼り合わせ用支持基板の表面粗さＲｍｓは、０．１５ｎｍであり、また、表面状態は、凹部の穴埋めが不十分である欠陥部分（ピットなど）は見られず、平滑であった。得られた貼り合わせ用支持基板上のＳｉＯ２膜の表面のＡｌ、Ｆｅ、Ｃａの濃度はそれぞれ、１．０×１０１１、３．０×１０１１、６．０×１０１０ａｔｏｍｓ/ｃｍ２であり、半導体製造プロセスにおいて好適な基板を作製することができた。貼り合わせ用支持基板のＳｉＯ２膜の厚さ方向の総括伝熱係数は、１．３４×１０５ｍ２・Ｋ／Ｗであり、ＳｉＯ２膜を形成する前の焼結体基板の総括伝熱係数の９７．３％となった。表１に貼り合わせ基板の評価結果を示す。貼り合わせ基板の単結晶シリコン層には、ボイドは見られず、焼結体基板の表面の凹部がＳｉＯ２膜によって埋められ、貼り合わせ界面に空隙が生じていないことが確認できた。また、貼り合わせ基板の熱伝導率は、３２．５Ｗ／ｍ・Ｋであった。
　＜実施例５＞
　ＣＶＤ法を用いて焼結体基板の全ての面にＳｉＯ２膜を実施例４と同様の手法を用いて３μｍ形成し、さらに、ＳｉＯ２膜上にＳｉ３Ｎ４膜を０．５μｍ形成し、研磨機を用いてＣＭＰを行い、Ｓｉ３Ｎ４膜の厚さを０．３μｍとした以外は、実施例１と同様にして貼り合わせ用支持基板および貼り合わせ基板を作製し、評価した。得られた貼り合わせ用支持基板上のアモルファス膜の表面粗さＲｍｓは、０．１４ｎｍであり、また、表面状態は、凹部の穴埋めが不十分である欠陥部分（ピットなど）は見られず、平滑であった。貼り合わせ用支持基板上のアモルファス膜の表面のＡｌ、Ｆｅ、Ｃａの濃度はそれぞれ、本手法の検出下限である３．０×１０９ａｔｏｍｓ/ｃｍ２以下であり、半導体製造プロセスにおいて好適な基板を作製することができた。貼り合わせ用支持基板のＳｉＯ２膜およびＳｉ３Ｎ４膜の厚さ方向の総括伝熱係数は、０．８８×１０５ｍ２・Ｋ／Ｗであり、ＳｉＯ２膜およびＳｉ３Ｎ４膜を形成する前の焼結体基板の総括伝熱係数の６３．８％となった。表１に貼り合わせ基板の評価結果を示す。貼り合わせ基板の単結晶シリコン層には、ボイドは見られず、焼結体基板の表面の凹部がＳｉＯ２膜およびＳｉ３Ｎ４膜によって埋められ、貼り合わせ界面に空隙が生じていないことが確認できた。また、貼り合わせ基板の熱伝導率は、３３．６Ｗ／ｍ・Ｋであった。
　＜比較例１＞
　ＣＶＤ法を用いて焼結体基板の全ての面にＳｉ３Ｎ４膜を０．１５μｍ形成し、研磨機を用いてＣＭＰを行い、Ｓｉ３Ｎ４膜の厚さを０．１０μｍとした以外は、実施例１と同様にして貼り合わせ用支持基板および貼り合わせ基板を作製し、評価した。得られたＳｉ３Ｎ４膜を形成した貼り合わせ用支持基板の表面粗さＲｍｓは、１．２０ｎｍであり、表面には凹部の欠陥部分（ピットなど）が多数観察された。得られた貼り合わせ用支持基板上のＳｉ３Ｎ４膜の表面のＡｌ、Ｆｅ、Ｃａの濃度はそれぞれ、４．０×１０１３、２．０×１０１４、２．０×１０１４ａｔｏｍｓ/ｃｍ２であった。貼り合わせ用支持基板の厚さ方向の総括伝熱係数は、１．３７×１０５ｍ２・Ｋ／Ｗであり、Ｓｉ３Ｎ４膜を形成する前の焼結体基板の総括伝熱係数の９９．３％となった。表１に貼り合わせ基板の評価結果を示す。貼り合わせ基板の単結晶シリコン層には、ボイドが多数みられ、焼結体基板の表面の凹部がＳｉ３Ｎ４膜によって十分に埋められておらず、単結晶シリコン層との間に空隙が生じていることを確認した。また、貼り合わせ基板の熱伝導率は、５１．３Ｗ／ｍ・Ｋであった。
　＜比較例２＞
　ＣＶＤ法を用いて焼結体基板の全ての面にＳｉＯ２膜を０．１５μｍ形成し、研磨機を用いてＣＭＰを行い、ＳｉＯ２膜の厚さを０．１μｍとした以外は、実施例４と同様にして貼り合わせ用支持基板および貼り合わせ基板を作製し、評価した。得られた貼り合わせ用支持基板上のＳｉＯ２膜の表面粗さＲｍｓは、１．１０ｎｍであり、表面には凹部の欠陥（ピットなど）が多数観察された。得られた貼り合わせ用支持基板上のＳｉＯ２膜の表面のＡｌ、Ｆｅ、Ｃａの濃度はそれぞれ、４．２×１０１３、２．１×１０１４、２．６×１０１４ａｔｏｍｓ/ｃｍ２であった。貼り合わせ用支持基板の厚さ方向の総括伝熱係数は、１．３５×１０５ｍ２・Ｋ／Ｗであり、ＳｉＯ２膜を形成する前の焼結体基板の総括伝熱係数の９７．８％となった。表１に貼り合わせ基板の評価結果を示す。貼り合わせ基板の単結晶シリコン層には、ボイドが多数みられ、焼結体基板の表面の凹部がＳｉＯ２膜によって十分に埋められておらず、単結晶シリコン層との間に空隙が生じていることを確認した。また、貼り合わせ基板の熱伝導率は、５０．５Ｗ／ｍ・Ｋであった。
　＜比較例３＞
　ＣＶＤ法を用いて焼結体基板の全ての面にＳｉ３Ｎ４膜を０．１５μｍ形成し、研磨機を用いてＣＭＰを行い、Ｓｉ３Ｎ４膜の厚さを０．１０μｍとした以外は、実施例３と同様にして貼り合わせ用支持基板および貼り合わせ基板を作製し、評価した。得られた貼り合わせ用支持基板上のＳｉ３Ｎ４膜の表面粗さＲｍｓは、１．２０ｎｍであり、表面には凹部の欠陥部分（ピットなど）が多数観察された。得られた貼り合わせ用支持基板上のＳｉ３Ｎ４膜の表面のＡｌ、Ｆｅ、Ｃａの濃度はそれぞれ、４．０×１０１４、３．０×１０１２、７．５×１０１２ａｔｏｍｓ/ｃｍ２であった。貼り合わせ用支持基板の厚さ方向の総括伝熱係数は、１．３７×１０５ｍ２・Ｋ／Ｗであり、Ｓｉ３Ｎ４膜を形成する前の焼結体基板の総括伝熱係数の逆数の９９．７％となった。表１に貼り合わせ基板の評価結果を示す。貼り合わせ基板の単結晶シリコン層には、ボイドが多数みられ、焼結体基板の表面の凹部がＳｉ３Ｎ４膜によって十分に埋められておらず、単結晶シリコン層との間に空隙が生じていることを確認した。また、貼り合わせ基板の熱伝導率は、２８．１Ｗ／ｍ・Ｋであった。
Figure JPOXMLDOC01-appb-T000001
　本実施例では、単結晶シリコン層を備えた貼り合わせ基板で例示したが、単結晶シリコン基板にデバイス層を形成した基板との貼り合わせに応用したり、転写用基板として適用したりすることができる。本発明の貼り合わせ用支持基板を、デバイス層を形成したウェハとの接合に用いる場合、単結晶半導体基板と直接接合しても接着剤によって接合してもよい。接着剤を介して接合する場合、貼り合わせ用支持基板上のアモルファス膜の表面はピット等の欠陥が少ないので、接着層の厚さを薄くでき、放熱性を高めることが可能である。また、本実施例では、窒化珪素焼結体基板を用いて例示したが、他の窒化アルミニウムやサイアロンなど、熱膨張係数がシリコンと近い基板についても適用することが可能である。支持基板の熱膨張係数を５×１０－６／℃以下とすることで、単結晶半導体基板と直接接合する場合や接着剤によって接合する場合でも、貼り合わせた後の基板の反りを小さくすることができ、貼り合わせ基板の大口径化やデバイスウェハ接合後のバックグラインド加工も容易にすることができる。
　　１：　焼結体基板
　　２：　アモルファス膜
　　３：　貼り合わせ用支持基板
　　４：　単結晶半導体基板
　　４ａ：　単結晶半導体層
　　４ｂ：　剥離した単結晶半導体基板
　　５：　イオン注入層
　　６：　イオン注入
　　７：　プラズマ処理
　　８：　接合体
　　９：　単結晶半導体層を備えた貼り合わせ基板

Claims (17)

  1. 　焼結体基板の全ての面にコーティング処理を施して、少なくとも１層のアモルファス膜を備える支持基板を得る工程と、
    　前記アモルファス膜を介して前記支持基板と単結晶半導体基板を貼り合わせる工程とを少なくとも含み、
    　前記単結晶半導体基板と貼り合わせようとする前記支持基板上の前記アモルファス膜の表面が、ＩＣＰ－ＭＳ法において、Ａｌ、Ｆｅ、Ｃａの各濃度が５．０×１０１１ａｔｏｍｓ/ｃｍ２未満であり、表面粗さＲｍｓが０．２ｎｍ以下である、貼り合わせ基板の製造方法。
  2. 　前記アモルファス膜の種類と厚さが、前記アモルファス膜の厚さ方向の総括伝熱係数の逆数（１／総括伝熱係数）を、前記アモルファス膜を備える前の前記焼結体基板の厚さ方向の総括伝熱係数の逆数の５０～９８％とするように選択される、請求項１に記載の貼り合わせ基板の製造方法。
  3. 　前記コーティング処理を施して、少なくとも１層のアモルファス膜を備える支持基板を得る工程の後で、前記貼り合わせる工程の前に、少なくとも前記単結晶半導体基板と貼り合わせようとする前記支持基板上の前記アモルファス膜の表面に、研磨を施す工程を含む、請求項１または２に記載の貼り合わせ基板の製造方法。
  4. 　前記焼結体基板が、５.０Ｗ／ｍ・Ｋ以上の熱伝導率、１.０×１０８Ω・ｃｍ以上の体積抵抗率、および５.０×１０－６／℃以下の線膨張係数を有する、請求項１～３のいずれか１項に記載の貼り合わせ基板の製造方法。
  5. 　前記アモルファス膜が、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯｘＮｙ（式中、ｘおよびｙは、０＜ｘ＜２．０、０＜ｙ＜１．３を満たす数である。）、アモルファスシリコンおよびアモルファスポリシリコンから選ばれる、請求項１～４のいずれか１項に記載の貼り合わせ基板の製造方法。
  6. 　前記アモルファス膜の厚さが、０．１μｍを超えて１０μｍ未満である、請求項１～５のいずれか１項に記載の貼り合わせ基板の製造方法。
  7. 　前記アモルファス膜がＳｉ３Ｎ４であり、膜厚が０．１μｍを超えて１μｍ以下である、請求項１～４のいずれか１項に記載の貼り合わせ基板の製造方法。
  8. 　前記焼結体基板が、窒化珪素、窒化アルミニウムまたはサイアロンである、請求項１～７のいずれか１項に記載の貼り合わせ基板の製造方法。
  9. 　前記単結晶半導体基板が、単結晶シリコンである、請求項１～８のいずれか１項に記載の貼り合わせ基板の製造方法。
  10. 　焼結体基板と、前記焼結体基板の全ての面に備えられた少なくとも１層のアモルファス膜とを備えた貼り合わせ用支持基板であって、
    　前記アモルファス膜の表面が、ＩＣＰ－ＭＳ法において、Ａｌ、Ｆｅ、Ｃａの各濃度が５．０×１０１１ａｔｏｍｓ/ｃｍ２未満であり、表面粗さＲｍｓが０．２ｎｍ以下である、貼り合わせ用支持基板。
  11. 　前記アモルファス膜の種類と厚さが、前記アモルファス膜の厚さ方向の総括伝熱係数の逆数（１／総括伝熱係数）を、前記アモルファス膜を備える前の前記焼結体基板の厚さ方向の総括伝熱係数の逆数の５０～９８％とするように選択される、請求項１０に記載の貼り合わせ用支持基板。
  12. 　前記焼結体基板が、５.０Ｗ／ｍ・Ｋ以上の熱伝導率、１.０×１０８Ω・ｃｍ以上の体積抵抗率、および５.０×１０－６／℃以下の線膨張係数を有する、請求項１０または１１に記載の貼り合わせ用支持基板。
  13. 　前記アモルファス膜が、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯｘＮｙ（式中、ｘおよびｙは、０＜ｘ＜２．０、０＜ｙ＜１．３を満たす数である。）、アモルファスシリコンおよびアモルファスポリシリコンから選ばれる、請求項１０～１２のいずれか１項に記載の貼り合わせ用支持基板。
  14. 　前記アモルファス膜の厚さが、０．１μｍを超えて１０μｍ未満である、請求項１０～１３のいずれか１項に記載の貼り合わせ用支持基板。
  15. 　前記アモルファス膜がＳｉ３Ｎ４であり、膜厚が０．１μｍを超えて１μｍ以下である、請求項１０～１２のいずれか１項に記載の貼り合わせ用支持基板。
  16. 　前記焼結体基板が、窒化珪素、窒化アルミニウムまたはサイアロンである、請求項１０～１５のいずれか１項に記載の貼り合わせ用支持基板。
  17. 　焼結体基板と、前記焼結体基板の全ての面に備えられた少なくとも１層のアモルファス膜と、前記アモルファス膜の上に配置した単結晶半導体層とを備えた貼り合わせ基板であって、
    　前記単結晶半導体層を配置する前記アモルファス膜の表面が、ＩＣＰ－ＭＳ法において、Ａｌ、Ｆｅ、Ｃａの各濃度が５．０×１０１１ａｔｏｍｓ/ｃｍ２未満であり、表面粗さＲｍｓが０．２ｎｍ以下である、貼り合わせ基板。
     
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018056210A1 (ja) * 2016-09-20 2018-03-29 日本碍子株式会社 複合基板，その製法及び電子デバイス
WO2019039475A1 (ja) * 2017-08-25 2019-02-28 日本碍子株式会社 接合体および弾性波素子
US11069560B2 (en) 2016-11-01 2021-07-20 Shin-Etsu Chemical Co., Ltd. Method of transferring device layer to transfer substrate and highly thermal conductive substrate

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202406024A (zh) 2016-06-24 2024-02-01 美商克若密斯股份有限公司 工程基板結構
US10204778B2 (en) * 2016-12-28 2019-02-12 QROMIS, Inc. Method and system for vertical power devices
SG11201912503WA (en) 2017-07-14 2020-01-30 Shinetsu Chemical Co Device substrate with high thermal conductivity and method of manufacturing the same
US10436577B2 (en) * 2017-09-21 2019-10-08 Central Iron And Steel Research Institute Full-field statistical and characterizing method of fluid micro-explored strain for alloy microstructure
CN111492496B (zh) * 2017-12-28 2024-01-12 日本碍子株式会社 压电性材料基板与支撑基板的接合体以及弹性波元件
JP7063050B2 (ja) * 2018-03-28 2022-05-09 住友金属鉱山株式会社 熱伝導性グリース用表面処理粉末の製造方法および熱伝導性グリース用表面処理粉末
FR3079662B1 (fr) * 2018-03-30 2020-02-28 Soitec Substrat pour applications radiofrequences et procede de fabrication associe

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001064080A (ja) * 1999-06-23 2001-03-13 Ngk Insulators Ltd 窒化珪素焼結体及びその製造方法
WO2009011152A1 (ja) * 2007-07-13 2009-01-22 National University Corporation Tohoku University Ｓｏｉ基板およびｓｏｉ基板を用いた半導体装置
JP2010278160A (ja) * 2009-05-27 2010-12-09 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
WO2013094665A1 (ja) * 2011-12-22 2013-06-27 信越化学工業株式会社 複合基板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4781970A (en) * 1987-07-15 1988-11-01 International Business Machines Corporation Strengthening a ceramic by post sinter coating with a compressive surface layer
JPH01203270A (ja) * 1988-02-08 1989-08-16 Sumitomo Electric Ind Ltd 高熱伝導性窒化アルミニウム焼結体及びその製造法
US5213877A (en) * 1991-05-02 1993-05-25 Mitsubishi Materials Corporation Ceramic substrate used for fabricating electric or electronic circuit
KR100304161B1 (ko) * 1996-12-18 2001-11-30 미다라이 후지오 반도체부재의제조방법
JP4301623B2 (ja) * 1999-03-26 2009-07-22 株式会社東芝 耐摩耗部材
US6391812B1 (en) 1999-06-23 2002-05-21 Ngk Insulators, Ltd. Silicon nitride sintered body and method of producing the same
DE10165080B4 (de) * 2000-09-20 2015-05-13 Hitachi Metals, Ltd. Siliciumnitrid-Pulver und -Sinterkörper sowie Verfahren zu deren Herstellung und Leiterplatte damit
US6953761B2 (en) * 2002-12-27 2005-10-11 Hitachi, Ltd. Aluminum nitride sintered body and substrate for electronic devices
JP5286820B2 (ja) 2008-02-22 2013-09-11 ソニー株式会社 固体撮像素子の製造方法
JP2010278338A (ja) 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 界面近傍における欠陥密度が低いｓｏｓ基板
EP2733132B9 (en) * 2011-07-14 2017-04-12 A.L.M.T. Corp. Aln substrate and method for producing same
TWI529939B (zh) 2012-02-08 2016-04-11 Sony Corp High frequency semiconductor device and its manufacturing method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001064080A (ja) * 1999-06-23 2001-03-13 Ngk Insulators Ltd 窒化珪素焼結体及びその製造方法
WO2009011152A1 (ja) * 2007-07-13 2009-01-22 National University Corporation Tohoku University Ｓｏｉ基板およびｓｏｉ基板を用いた半導体装置
JP2010278160A (ja) * 2009-05-27 2010-12-09 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
WO2013094665A1 (ja) * 2011-12-22 2013-06-27 信越化学工業株式会社 複合基板

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3203495A4 *

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10998881B2 (en) 2016-09-20 2021-05-04 Ngk Insulators, Ltd. Composite substrate, method for producing the same, and electronic device
CN109690943A (zh) * 2016-09-20 2019-04-26 日本碍子株式会社 复合基板及其制法以及电子器件
DE112017004718T5 (de) 2016-09-20 2019-06-13 Ngk Insulators, Ltd. Verbundsubstrat, Verfahren zu seiner Herstellung und elektronische Vorrichtung
WO2018056210A1 (ja) * 2016-09-20 2018-03-29 日本碍子株式会社 複合基板，その製法及び電子デバイス
CN109690943B (zh) * 2016-09-20 2023-10-13 日本碍子株式会社 复合基板及其制法以及电子器件
US11069560B2 (en) 2016-11-01 2021-07-20 Shin-Etsu Chemical Co., Ltd. Method of transferring device layer to transfer substrate and highly thermal conductive substrate
US11876014B2 (en) 2016-11-01 2024-01-16 Shin-Etsu Chemical Co., Ltd. Method of transferring device layer to transfer substrate and highly thermal conductive substrate
WO2019039475A1 (ja) * 2017-08-25 2019-02-28 日本碍子株式会社 接合体および弾性波素子
JP6507326B1 (ja) * 2017-08-25 2019-04-24 日本碍子株式会社 接合体および弾性波素子
CN110945786A (zh) * 2017-08-25 2020-03-31 日本碍子株式会社 接合体及弹性波元件
TWI699015B (zh) * 2017-08-25 2020-07-11 日商日本碍子股份有限公司 接合體及彈性波元件
CN110945786B (zh) * 2017-08-25 2021-02-19 日本碍子株式会社 接合体及弹性波元件
US10931256B2 (en) 2017-08-25 2021-02-23 Ngk Insulators, Ltd. Joined body and elastic wave element

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