KR101846931B1 - 접합 soi 웨이퍼의 제조방법 - Google Patents

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Abstract

본 발명은, 이온주입 박리법에 의해 얻어진 박리 후의 접합 SOI 웨이퍼에 대하여 RTO처리를 행하고, 이 RTO처리에 의해 상기 SOI층 표면에 형성된 산화막을 제거한 후, 상기 SOI층 표면의 실리콘 원자에 마이그레이션을 발생시키는 평탄화 열처리를 행하여 상기 SOI층 표면을 평탄화하고, 그 후, 희생 산화처리를 행하여 상기 SOI층의 막두께를 조정하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법이다. 이에 의해, SOI층 표면의 표면 거칠기를 충분히 저감하고, 또한, SOI층 표면의 깊은 피트가 저감된 고품질의 SOI층을 갖는 SOI 웨이퍼를 효율좋게 제조할 수 있는 접합 SOI 웨이퍼의 제조방법이 제공된다.

Description

접합 SOI 웨이퍼의 제조방법{BONDED SOI WAFER MANUFACTURING METHOD}
본 발명은, 이온주입 박리법을 이용한 접합 SOI 웨이퍼의 제조방법에 관한 것으로, 특히, 수소이온 등을 주입한 실리콘 단결정 웨이퍼를 지지기판이 되는 베이스 웨이퍼와 접합한 후에 박리하여 접합 SOI 웨이퍼를 제조하는 방법에 관한 것이다.
최근, 접합 SOI 웨이퍼의 제조방법으로서, 이온주입한 본드 웨이퍼를 접합 후에 박리하여 접합 웨이퍼를 제조하는 방법(이온주입 박리법: 스마트커트법(スマ―トカット法)(등록상표)라고도 불리는 기술)이 새롭게 주목되기 시작했다. 이 이온주입 박리법은, 2장의 웨이퍼 중, 적어도 한쪽에 산화막을 형성함과 함께, 한쪽 웨이퍼(본드 웨이퍼)의 상면으로부터 수소이온이나 희가스이온 등의 가스이온을 주입하고, 이 웨이퍼 내부에 미소기포층(봉입층)을 형성시킨 후, 이 이온을 주입한 쪽의 면을 산화막(절연막)을 개재하여 다른쪽 웨이퍼(베이스 웨이퍼)와 밀착시키고, 그 후 열처리(박리 열처리)를 가해 미소기포층을 벽개(劈開)면으로 하여 한쪽 웨이퍼(본드 웨이퍼)를 박막형상으로 박리하고, 추가로 열처리(결합 열처리)를 가해 강고하게 결합하여 베이스 웨이퍼 상에 박막(SOI층)을 갖는 접합 웨이퍼를 제작하는 기술(특허문헌 1 참조)이다. 이 방법에서는, 벽개면(박리면)은 양호한 경면(鏡面)이고, 박막, 특히 SOI층의 막두께의 균일성도 어느 정도 높은 SOI 웨이퍼가 용이하게 얻어지고 있다.
그러나, 이온주입 박리법에 의해 접합 SOI 웨이퍼를 제작하는 경우에는, 박리 후의 접합 웨이퍼 표면에 이온주입에 의한 데미지층(ダメ―ジ層)이 존재하고, 또한 표면 거칠기가 통상의 제품 레벨인 실리콘 웨이퍼의 경면에 비해 큰 것이 된다. 따라서, 이온주입 박리법에서는, 이러한 데미지층을 제거하여, 표면 거칠기를 저감하는 것이 필요해진다.
종래, 이 데미지층 등을 제거하기 위하여, 결합 열처리 후의 최종 공정에서, 터치 폴리시(タッチポリッシュ)라 불리는 연마 마진(代, margin,)이 매우 적은 경면연마(절삭량(取代): 100nm 정도)가 행해지고 있었다.
그런데, SOI층에 기계가공적 요소를 포함하는 연마를 해버리면, 연마의 절삭량이 균일하지 않기 때문에, 수소이온 등의 주입, 박리에 의해 어느 정도 달성된 SOI층의 막두께 균일성이 악화된다는 문제가 발생한다.
이러한 문제점을 해결하는 방법으로서, 상기 터치 폴리시 대신에 고온 열처리를 행해 표면 거칠기를 개선하는 평탄화 처리가 행해지게 되었다.
예를 들어, 특허문헌 2에서는, 박리 열처리 후(또는 결합 열처리 후)에, SOI층의 표면을 연마하는 일 없이 수소를 포함하는 환원성 분위기 하의 열처리(급속가열·급속냉각 열처리(RTA(Rapid Thermal Annealing) 처리))를 가하는 것을 제안하고 있다. 그리고, 특허문헌 3에서는, 박리 열처리 후(또는 결합 열처리 후)에, 산화성 분위기 하의 열처리에 의해 SOI층에 산화막을 형성한 후에 이 산화막을 제거하고, 다음에 환원성 분위기의 열처리(급속가열·급속냉각 열처리(RTA처리))를 가하는 것을 제안하고 있다.
또한, 특허문헌 4에서는, 박리 후의 SOI 웨이퍼에, 불활성가스, 수소가스, 혹은 이들 혼합가스 분위기 하에서의 평탄화 열처리 후에 희생 산화처리를 행함으로써, 박리면의 평탄화와 OSF의 회피를 동시에 달성하고 있다.
이처럼, 터치 폴리시 대신에 고온 열처리를 행해 표면 거칠기를 개선하는 평탄화 처리가 행해지게 됨에 따라, 현재는, 직경 300mm이고 SOI층의 막두께 레인지(면내의 최대 막두께값에서 최소 막두께값을 뺀 값)이 3nm 이내의 막두께 균일성을 갖는 SOI 웨이퍼가, 이온주입 박리법에 의해 양산 레벨로 얻어지고 있다.
또한, 특허문헌 5에서는, 특허문헌 4에 기재된 평탄화 열처리(비산화성 가스 분위기 하의 열처리)를 행하기 전에, 특허문헌 2에 기재된 수소를 포함하는 환원성 분위기 하의 RTA처리(이하, 간단히 수소 RTA처리라고 하는 경우가 있다)와 희생 산화처리를 행함으로써, 표면 거칠기의 향상과 오목형상 결함의 발생을 억제하는 것이 기재되어 있다.
일본특허공개 H5-211128호 공보 일본특허공개 H11-307472호 공보 일본특허공개 2000-124092호 공보 WO2003/009386 일본특허공개 2009-32972호 공보
박리 후의 SOI층 표면을 효율좋게 평탄화하기 위해서는, 특허문헌 5에 기재되어 있는 바와 같이, Ar어닐 등의 평탄화 열처리(배치로(バッチ爐)에 의한 열처리) 전에, 마이그레이션(マイグレ―ション) 효과가 높은 수소를 포함하는 분위기 하의 RTA처리를 도입하는 것이 효과적이지만, 박리 후에 수소 RTA처리를 행하는 경우, 그 직후에 희생 산화처리를 행하지 않고 Ar어닐을 행하면 SOI층 표면에 깊은 피트(ピット)가 형성되어, SOI층의 표면 거칠기가 악화된다.
이를 회피하기 위해서는, 수소 RTA처리 후에 희생 산화처리를 행하고 나서 Ar어닐을 행할 필요가 있으므로, 최종제품인 SOI 웨이퍼를 완성시키기 위해서는, Ar어닐 후에, 추가로 SOI층의 막두께를 조정하기 위한 희생 산화처리를 행한다는 복잡한 프로세스(박리→수소 RTA처리→희생 산화처리→Ar어닐→희생 산화처리)가 필요해지는 문제가 있었다.
본 발명은, 이러한 문제점에 감안하여 이루어진 것으로, SOI층 표면의 표면 거칠기를 충분히 저감하고, 또한, SOI층 표면의 깊은 피트가 저감된 고품질의 SOI층을 갖는 SOI 웨이퍼를 효율좋게 제조하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명에서는, 실리콘 단결정으로 이루어진 본드 웨이퍼의 표면으로부터 수소이온, 희가스이온 중 적어도 1종류의 가스이온을 이온주입하여 이 본드 웨이퍼 내부에 이온주입층을 형성하고, 상기 본드 웨이퍼의 이온주입된 측의 표면과 베이스 웨이퍼의 표면을 절연막을 개재하여 접합한 후, 상기 본드 웨이퍼의 일부를 상기 이온주입층에서 박리하여, 상기 베이스 웨이퍼 상에 상기 본드 웨이퍼의 박막으로 이루어진 SOI층을 갖는 접합 SOI 웨이퍼를 제작하는 접합 SOI 웨이퍼의 제조방법에 있어서,
상기 박리 후의 접합 SOI 웨이퍼에 대하여 RTO처리를 행하고, 이 RTO처리에 의해 상기 SOI층 표면에 형성된 산화막을 제거한 후, 상기 SOI층 표면의 실리콘 원자에 마이그레이션을 발생시키는 평탄화 열처리를 행하여 상기 SOI층 표면을 평탄화하고, 그 후, 희생 산화처리를 행하여 상기 SOI층의 막두께를 조정하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법을 제공한다.
또한, 본 발명에서는, 실리콘 단결정으로 이루어진 본드 웨이퍼의 표면으로부터 수소이온, 희가스이온 중 적어도 1종류의 가스이온을 이온주입하여 이 본드 웨이퍼 내부에 이온주입층을 형성하고, 상기 본드 웨이퍼의 이온주입된 측의 표면과 베이스 웨이퍼의 표면을 절연막을 개재하여 접합한 후, 상기 본드 웨이퍼의 일부를 상기 이온주입층에서 박리하여, 상기 베이스 웨이퍼 상에 상기 본드 웨이퍼의 박막으로 이루어진 SOI층을 갖는 접합 SOI 웨이퍼를 제작하는 접합 SOI 웨이퍼의 제조방법에 있어서,
상기 박리 후의 접합 SOI 웨이퍼에 대하여 RTO처리를 행하고, 이 RTO처리에 의해 상기 SOI층 표면에 형성된 산화막을 제거한 후에 희생 산화처리를 행하거나, 또는, 이 RTO처리에 의해 상기 SOI층 표면에 형성된 산화막을 제거하지 않고 희생 산화처리를 행하여 상기 SOI층의 막두께를 조정하고, 그 후, 상기 SOI층 표면의 실리콘 원자에 마이그레이션을 발생시키는 평탄화 열처리를 행하여 상기 SOI층 표면을 평탄화하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법을 제공한다.
또한 이 경우, 상기 평탄화 열처리를 행한 후, 추가로, 희생 산화처리를 행하여 상기 SOI층의 막두께를 조정하는 것이 바람직하다.
이러한 접합 SOI 웨이퍼의 제조방법에 따르면, SOI층 표면의 표면 거칠기를 충분히 저감하고, 또한, SOI층 표면의 깊은 피트가 저감된 고품질의 SOI층을 갖는 SOI 웨이퍼를 효율좋게 제조할 수 있다. 또한, 후자의 접합 SOI 웨이퍼의 제조방법의 경우, SOI층의 막두께 조정을 행하기 위한 희생 산화처리(열산화+열산화막 제거)를 평탄화 열처리 전에 실시하므로, 평탄화 열처리를 행함으로써 제품이 되는 SOI 웨이퍼가 완성되지만, 그 후에, 새롭게 희생 산화처리를 추가하여 SOI 막두께의 미조정을 행할 수도 있다.
또한 이 경우, 상기 RTO처리에 의해 상기 SOI층 표면에 형성하는 산화막의 막두께를 5nm 이상으로 하는 것이 바람직하다.
이처럼, RTO처리로 형성하는 산화막의 막두께를 5nm 이상으로 한다면, 한층 더, RTO처리에 의해 피트의 깊이를 저감할 수 있다.
또한 이 경우, 상기 RTO처리를, 1100℃ 이상, 10초 이상의 조건으로 행하는 것이 바람직하다.
RTO처리의 열처리 조건을 이와 같이 함으로써, 한층 더, SOI층 표면의 표면 거칠기를 충분히 저감할 수 있다.
또한 이 경우, 상기 평탄화 열처리를, 수소가스, 불활성가스, 또는, 이들의 혼합가스 분위기 하에서 행하는 것이 바람직하다. 또한, 상기 평탄화 열처리를, RTA로(爐), 또는, 저항가열식 열처리로(爐)로 행하는 것이 바람직하다.
평탄화 열처리는, SOI층 표면의 실리콘 원자에 마이그레이션을 발생시키는 열처리이면 특별히 한정되지 않으나, 특히, 저항가열식 열처리로를 이용한 Ar어닐이나, RTA로를 이용한 수소분위기 하, 또는 Ar과 수소의 혼합가스 분위기 하에서의 RTA처리가 바람직하다.
이상 설명한 바와 같이, 본 발명의 접합 SOI 웨이퍼의 제조방법에 따르면, SOI층 표면의 표면 거칠기를 충분히 저감하고, 또한, SOI층 표면의 깊은 피트가 저감된 고품질의 SOI층을 갖는 SOI 웨이퍼를 효율좋게 제조할 수 있다.
도 1은, 본 발명의 접합 SOI 웨이퍼의 제조방법의 일례를 나타낸 공정 플로우도를 나타낸다.
도 2는, 본 발명의 접합 SOI 웨이퍼의 제조방법의 다른 일례를 나타낸 공정 플로우도를 나타낸다.
도 3은, 이온주입 박리법을 이용하여 SOI 웨이퍼를 제조하는 순서의 일례를 나타내는 플로우도이다.
상기와 같이, SOI층 표면의 표면 거칠기를 충분히 저감하고, 또한, SOI층 표면의 깊은 피트가 저감된 고품질의 SOI층을 갖는 SOI 웨이퍼를 효율좋게 제조하는 방법이 요구되고 있었다.
본 발명자들은, 박리면의 평탄화 열처리로서, SOI 웨이퍼의 생산상의 효율 좋음을 고려하여, 다수의 웨이퍼를 일괄적으로 처리할 수 있는 배치로에 의한 Ar분위기 하의 열처리(Ar어닐)를 중심으로 검토를 행한 바, Ar어닐에 의한 마이그레이션 효과에 의해 충분히 평탄한 SOI 표면을 얻기 위해서는, 고온 장시간의 열처리 조건이 필요하고, 이에 따라 슬립 전위의 발생빈도가 높아진다는 문제가 있는 것을 알 수 있었다. 이에, Ar어닐 전에, 마이그레이션 효과가 높은 수소를 포함하는 분위기 하의 RTA(수소 RTA)처리를 도입하여, Ar어닐의 부하를 저감하는 것을 발상하였다.
그러나, 수소 RTA처리의 직후에 Ar어닐을 행하면, SOI층 표면에는 AFM(Atom Force Microscope)에 의한 가로세로 30μm의 관찰에서 측정되는 피트(직경 0.5~수10μm, 깊이 수nm)가 발생하고, 이것이 표면 거칠기를 악화시키는 것이 판명되었다. 또한, 이러한 피트는, SOI층의 표면(박리면)에 대하여 수소 RTA처리를 행하지 않고, 직접 Ar어닐을 행하더라도 발생하는 것을 알 수 있었다. 한편으로, 통상의 PW(경면연마 웨이퍼)에 수소 RTA처리와 Ar어닐을 계속해서 행하더라도 피트는 발생하지 않았다. 이 점으로부터, 이러한 피트가 발생하는 현상은, 이온주입박리 후의 SOI층의 박리면과 같은 표면 거칠기가 큰 표면에 특유한 현상이라 할 수 있다.
또한, 수소 RTA처리 직후에 희생 산화처리를 추가하고, 그 후에 Ar어닐을 행하면, 피트의 깊이를 저감할 수 있고, 표면 거칠기를 개선할 수 있는 것이 판명되었다. 그러나, 이처럼 수소 RTA처리와 Ar어닐 사이에 희생 산화처리를 행하면, 최종제품인 SOI 웨이퍼를 완성시키기 위해서는, 박리→수소 RTA처리→희생 산화처리→Ar어닐→희생 산화처리(SOI 막두께 조정)라고 하는 복잡한 프로세스(특허문헌 5에 기재된 프로세스와 동등한 프로세스)가 필요해지기 때문에, 생산성의 저하가 우려되었다.
이에 본 발명자들은, 박리 직후에 행하는 수소 RTA처리+희생 산화처리라고 하는 공정을, 산화성 분위기 하에서 행하는 RTA처리(급속가열·급속냉각 열처리), 즉, RTO(Rapid Thermal Oxidation)처리로 대용하는 것을 발상하여, 예의 검토를 거듭한 결과, 본 발명을 완성시켰다.
도 1에 본 발명의 접합 SOI 웨이퍼의 제조방법의 일례를 나타낸 공정 플로우도를 나타낸다.
우선, 이온주입 박리법을 이용하여 제작한 박리 후의 SOI 웨이퍼를 준비한다(도 1(A)). 즉, 도 3에 나타내는 바와 같은 순서로 박리 후의 SOI 웨이퍼(박리SOI 웨이퍼)를 제조한다.
도 3의 이온주입 박리법에 있어서, 공정(1)에서는, 디바이스의 사양에 맞는 지지기판이 되는 베이스 웨이퍼(1)와 SOI층이 되는 실리콘 단결정으로 이루어진 본드 웨이퍼(2)를 준비한다. 베이스 웨이퍼(1)로는, 실리콘 단결정 웨이퍼를 이용할 수 있으나, 특별히 한정되지 않는다.
다음에, 공정(2)에서는, 본드 웨이퍼(2) 및 베이스 웨이퍼(1) 중 적어도 한쪽 웨이퍼, 여기에서는 본드 웨이퍼(2)의 표면에 절연막(3)을 형성한다. 절연막(3)으로는, 예를 들어, 약 10~2000nm 두께의 산화막을 형성할 수 있다.
공정(3)에서는, 표면에 절연막(3)을 형성한 본드 웨이퍼(2)의 편면에 대하여 수소이온, 희가스이온 중 적어도 1종류의 가스이온을 이온주입하여 본드 웨이퍼(2) 내부에 이온주입층(4)을 형성한다. 한편, 본 발명에서는, 수소분자이온도 「수소이온」에 포함되는 것으로 한다.
공정(4)에서는, 본드 웨이퍼(2)의 이온주입면에, 베이스 웨이퍼(1)를 절연막(3)을 개재하여 접합시킨다. 통상은, 상온의 청정한 분위기 하에서 베이스 웨이퍼(1)와 본드 웨이퍼(2)의 표면끼리 접촉시킴으로써, 접착제 등을 이용하는 일 없이 웨이퍼끼리 접착된다.
공정(5)에서는, 본드 웨이퍼(2)의 일부를 이온주입층에서 박리하여 베이스 웨이퍼 상에 본드 웨이퍼의 박막으로 이루어진 SOI층(5)을 갖는 접합 SOI 웨이퍼(6)를 제작한다. 예를 들어, 불활성가스 분위기 하 약 500℃ 이상의 온도에서 열처리를 가하면, 이온주입층에서 본드 웨이퍼를 박리시킬 수 있다. 또한, 상온에서의 접합면에 미리 플라즈마 처리를 실시하여 접합계면의 결합강도를 높임으로써, 열처리를 가하지 않고(혹은 박리되지 않을 정도의 열처리를 가한 후), 외력을 가하여 박리할 수도 있다.
이어서, 상기와 같이 하여 얻어진 박리 후의 접합 SOI 웨이퍼에 대하여, 산화성 분위기 하에서 행하는 RTA처리(급속가열·급속냉각처리), 즉 RTO처리를 행한다(도 1(B)).
상기 RTO처리를, 1100℃ 이상, 10초 이상(특히 10초 이상 300초 이하)의 조건으로 행하는 것이 바람직하다. RTO처리의 열처리 온도를 1100℃ 이상으로 함으로써, 한층 더, SOI층 표면의 표면 거칠기를 충분히 저감할 수 있다. 또한, 이 RTO처리에 의해, SOI층 표면에, 5nm 이상의 막두께를 갖는 산화막을 형성하는 것이 바람직하다.
또한, 이 RTO처리에서 이용되는 급속가열·급속냉각장치로는, RTA처리를 행할 수 있는 장치(이하, RTA로(爐)라고도 함)이면 특별히 한정되지 않으며, 예를 들어 매양식(枚樣式) 램프가열장치를 이용할 수 있다.
이어서, RTO처리에 의해 SOI층(5)표면에 형성된 산화막을 제거한다(도 1(C)). 산화막 제거를 행함으로써, 이후의 평탄화 열처리에서 실리콘 원자에 마이그레이션을 쉽게 일으킬 수 있으므로, SOI층 표면의 표면 거칠기를 충분히 저감할 수 있다.
이러한 산화막 제거방법으로는, HF를 함유하는 수용액 등으로 제거함으로써 실시할 수 있다.
이어서, SOI층 표면의 실리콘 원자에 마이그레이션을 발생시키는 평탄화 열처리를 행하여, SOI층 표면을 평탄화한다(도 1(D)).
이 평탄화 열처리로는, 마이그레이션을 발생시키는 열처리이면 특별히 한정되지 않고, RTA로 또는 저항가열식 열처리로를 이용하여 수소가스, 불활성가스, 또는, 이들의 혼합가스 분위기 하에서 행하는 것이 가능하다. 특히, 저항가열식의 배치식 열처리로를 이용한 Ar어닐(통상, 1000℃ 이상, 1시간 이상)이나, RTA로를 이용한 수소 RTA처리 혹은 Ar과 수소의 혼합가스 분위기에 의한 RTA처리(통상, 1100℃ 이상, 10초 이상 300초 이하)를 들 수 있다. 이하에서는, Ar어닐을 행하는 경우를 예로 설명하나, 다른 마이그레이션을 발생시키는 열처리를 행한 경우여도 동등한 효과가 얻어진다.
그 후, 희생 산화처리를 행하여, SOI층의 막두께를 조정하고(도 1(E)), 접합 SOI 웨이퍼를 제조한다.
즉, 우선, 산화성 가스 분위기 하에서 열처리를 행해, SOI 웨이퍼의 표층에 원하는 막두께의 열산화막을 형성한 후, 그 열산화막을 HF수용액 등에 의해 제거함으로써, SOI층의 막두께를 조정한다.
도 1(B)에서 행하는 RTO처리는, 산화성 분위기에서 행하는 RTA처리이므로, 수소 RTA처리와 같은 SOI 표면의 실리콘 원자의 마이그레이션에 의한 평탄화 효과는 거의 없다. 그러나, 종래의 수소 RTA처리 직후에 희생 산화처리를 행한 경우와 마찬가지로, 피트의 깊이를 저감할 수 있는 효과가 확인되었다. 이 때문에, RTO처리에서 형성된 산화막을 제거한 후에 Ar어닐을 행한다면, 마이그레이션에 의한 평탄화 효과에 의해 충분한 표면 거칠기를 얻을 수 있다.
즉, 종래의 박리→수소 RTA처리→희생 산화처리→Ar어닐→희생 산화처리(SOI 막두께 조정)라고 하는 복잡한 프로세스에서 얻어진 표면 거칠기와 동등 이상으로 개선된 표면 거칠기가, 본 발명에 있어서는, 박리→RTO처리→Ar어닐→희생 산화처리(SOI 막두께 조정)라고 하는 간단한 프로세스에서 얻을 수 있다.
이 현상은, 전자의 프로세스에서는, 마이그레이션에 의한 평탄화 효과가 얻어지는 공정이 수소 RTA처리와 Ar어닐의 2공정에 있는 것에 반해, 후자(본 발명)의 프로세스에서는 Ar어닐의 1공정만인 것을 고려할 때, 후자(본 발명)의 프로세스에서 전자의 프로세스와 동등 이상으로 개선된 표면 거칠기가 얻어지는 것은, 당업자이더라도 전혀 예측할 수 없었던 현저한 효과이다.
또한, 본 발명의 박리→RTO처리→Ar어닐→희생 산화처리(SOI 막두께 조정)라 하는 프로세스에 관한 것으로, Ar어닐과 희생 산화처리(SOI 막두께 조정)의 순서를 반대로 하여, 박리→RTO처리→희생 산화처리(SOI 막두께 조정)→Ar어닐이라 하는 프로세스로 하더라도, 마찬가지의 효과가 얻어지는 것을 확인할 수 있었다. 이 경우, RTO처리 후에 희생 산화처리(SOI 막두께 조정)를 행한다는 순서가 되므로, RTO처리에 의해 형성된 산화막을 제거하는 공정은 반드시 필요한 것은 아니므로 생략할 수도 있다.
즉, 본 발명에서는, 도 2에 나타나는 바와 같이, 박리 후의 접합 SOI 웨이퍼(도 2(A))에 대하여 RTO처리를 행하고(도 2(B)), 이 RTO처리에 의해 상기 SOI층 표면에 형성된 산화막을 제거한 후에 희생 산화처리를 행하거나, 또는, 이 RTO처리에 의해 상기 SOI층 표면에 형성된 산화막을 제거하지 않고 희생 산화처리를 행하여 상기 SOI층의 막두께를 조정하고(도 2(C), (D)), 그 후, 상기 SOI층 표면의 실리콘 원자에 마이그레이션을 발생시키는 평탄화 열처리를 행하여 상기 SOI층 표면을 평탄화하는(도 2(E)) 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법을 제공한다.
이 경우, SOI층의 막두께 조정을 행하기 위한 희생 산화처리를 평탄화 열처리(Ar어닐) 전에 실시하므로, 평탄화 열처리를 행함으로써 제품이 되는 SOI 웨이퍼가 완성되지만, 그 후에, 새롭게 희생 산화처리를 추가하여 SOI 막두께의 미조정을 행할 수도 있다.
실시예
이하에 본 발명의 실시예 및 비교예를 들어, 본 발명을 보다 상세하게 설명하나, 이것이 본 발명을 한정하는 것은 아니다.
[SOI 웨이퍼의 제법(박리공정까지): 기계적 박리] (실시예 1~12, 비교예 1, 2)
본드 웨이퍼 및 베이스 웨이퍼로서, 직경 300mm, 결정방위<100>의 경면연마된 실리콘 단결정 웨이퍼를 준비하고, 본드 웨이퍼의 표면에 150nm의 열산화막을 형성하고, 이 열산화막을 통과하여, 수소이온주입(도즈(ド―ズ)량: 6×1016/cm2, 주입 에너지: 50keV)을 행하고, 접합면을 플라즈마 처리에 의해 활성화한 베이스 웨이퍼와 산화막을 개재하여 실온에서 접합하고, 350℃, 1시간의 열처리(이 열처리에서 박리는 발생하지 않음)를 행한 후, 이온주입층에 기계적인 외력을 가하여 박리하였다.
[SOI 웨이퍼의 제법(박리공정까지): 열처리 박리] (실시예 13, 14, 비교예 3~5)
본드 웨이퍼 및 베이스 웨이퍼로서, 직경 300mm, 결정방위<100>의 경면연마된 실리콘 단결정 웨이퍼를 준비하고, 본드 웨이퍼의 표면에 150nm의 열산화막을 형성하고, 이 열산화막을 통과하여, 수소이온주입(도즈량: 5×1016/cm2, 주입 에너지: 50keV)을 행하고, 베이스 웨이퍼의 표면에 산화막을 개재하여 실온에서 접합하고, 500℃, 0.5시간의 열처리를 가하여 박리하였다.
상기 박리 후의 SOI 웨이퍼에 대하여, 하기 표 1에 나타내는 처리를 순서대로 실시하였다. 즉, 실시예 1~8, 13에서는, 도 1에 나타내는 바와 같은 순서로 처리를 행하여(RTO처리→산화막 제거→평탄화 열처리→희생 산화처리) 접합 SOI 웨이퍼를 제조하였다. 실시예 9~12, 14에서는, 도 2에 나타내는 바와 같은 순서로 처리를 행하여(RTO처리→(산화막 제거)→희생 산화처리→평탄화 열처리) 접합 웨이퍼를 제조하였다. 비교예 1~5에 관해서는, 표 1에 나타내는 순서로 처리를 실시하였다.
[표면 거칠기 평가]
모든 처리가 종료된 SOI층의 표면을 AFM(Atom Force Microscope)으로 복수점 측정(측정범위 가로세로 30μm)하여, 표면 거칠기(RMS, Rmax)의 평균값을 구하였다. 또한, SOI층 표면 전체면의 LPD(Light Point Defect) 측정을 행하였다. 측정장치는 레이저 산란 방식의 표면검사장치(KLA-Tencor Corporation제 SP1)를 이용하여, 직경 90nm 이상의 LPD와, 직경 65nm 이상의 LPD를 측정하였다. 결과를, 하기 표 1에 나타낸다.
AFM에 의한 측정은, 측정범위가 가로세로 30μm로 좁은 영역이기 때문에, 그 범위에 피트가 1개 관찰된 것만으로도 1×105/cm2의 밀도가 되어 버리기 때문에, 피트의 정량적인 평가에는 적합하지 않다. 한편, 피트의 발생 등의 원인에 의해, 표면 거칠기(RMS, Rmax)의 면내 불균일이 커지면, SOI 표면의 헤이즈 레벨이 악화되어 LPD 측정이 불가능해지고, 헤이즈 기인의 거칠기가 큰 영역은 LPD로서 검출된다. 따라서, SOI 표면의 LPD를 측정함으로써, SOI층의 표면 거칠기를 상대적으로 비교할 수 있다.
표 1의 실시예, 비교예에서, LPD의 측정결과가 20개/wafer 이하인 경우, SOI 표면의 헤이즈 레벨의 영향을 받지 않고, 파티클이나 표면결함 등이 LPD로서 정확하게 측정되고 있는 것을 나타내고 있다.
Figure 112014069361992-pct00001
실시예 1~14에서는, AFM으로 측정한 표면 거칠기(RMS, Rmax)의 평균값은, 거의 차가 없고, 비교예 1~4에 비해 양호한 값이 얻어졌다. 또한, 직경 90nm 이상의 LPD에 대해서도, 모두 20개/wafer 이하의 양호한 값이었다. 단, 직경 65nm 이상의 LPD를 측정한 경우에는, RTO처리의 온도가 1100℃ 미만(1000℃, 1050℃)이 되면, 검출되는 LPD가 증가하는 것을 알 수 있었다. 이는, 표면 거칠기(RMS, Rmax)의 면내 불균일이 커진 결과, 헤이즈 기인의 거칠기가 큰 영역이 직경 65nm 이상의 LPD로서 검출된 것에 기인한다. 따라서, RTO처리의 온도는, 1100℃ 이상으로 하는 것이 바람직한 것을 알 수 있다.
비교예 1은, 실시예 1의 RTO처리와 수소 RTA처리의 순서를 반대로 한 프로세스인데, 이 경우, 표면 거칠기(RMS, Rmax)의 평균값은 실시예에 비해 큰 값이 되어, 표면 거칠기를 충분히 저감할 수 없게 되어 있다. 또한, 그 영향에 따라 헤이즈 레벨이 나빠, LPD의 측정을 할 수 없었다.
비교예 2는, 실시예 1의 RTO처리를 마이그레이션 효과가 높은 수소 RTA처리로 대체한 프로세스인데, 이 경우에도, 표면 거칠기(RMS, Rmax)의 평균값은 실시예에 비해 큰 값이 되어, 표면 거칠기를 충분히 저감할 수 없었고, 그 영향에 따라 헤이즈 레벨이 나빠, LPD의 측정을 할 수 없었다.
비교예 3은, 실시예 13의 RTO처리를 마이그레이션 효과가 높은 수소 RTA처리로 대체한 프로세스인데, 이 경우에는, 큰 피트가 표면에 발생했기 때문에, 표면 거칠기(RMS, Rmax)의 평균값은 실시예에 비해 큰 값이 되고, 그 영향에 따라 헤이즈 레벨이 나쁘고, 헤이즈 기인의 거칠기가 큰 영역이 LPD로서 검출되었기 때문에, LPD(≥90nm)가 큰 값이 되었다.
비교예 4는, 박리 후에 RTO처리나 수소 RTA처리를 행하는 일 없이, 바로 배치식 열처리로에 의한 평탄화 열처리를 행한 프로세스인데, 이 경우에도, 큰 피트가 표면에 발생했기 때문에, 표면 거칠기(RMS, Rmax)의 평균값은 실시예에 비해 큰 값이 되고, 그 영향에 따라 헤이즈 레벨이 나쁘고, 헤이즈 기인의 거칠기가 큰 영역이 LPD로서 검출되므로, LPD(≥90nm)가 큰 값이 되었다.
비교예 5는, 특허문헌 5에 기재된 박리→수소 RTA처리→희생 산화처리→Ar어닐→희생 산화처리(SOI 막두께 조정)라고 하는 프로세스와 동등한 프로세스를 행한 경우인데, 이 경우에는, 표면 거칠기나 LPD의 측정결과는 실시예와 동등한 결과가 얻어지고 있으나, 공정이 복잡하고 길기 때문에 제조비용이 비싸진다는 결점을 갖는다.
한편, 본 발명은, 상기 실시형태에 한정되는 것은 아니다. 상기 실시형태는 예시일 뿐이고, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며, 동일한 작용 효과를 나타내는 것이라면 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (15)

  1. 실리콘 단결정으로 이루어진 본드 웨이퍼의 표면으로부터, 수소이온, 희가스이온 중에서 선택되는 가스이온을 이온주입하여 이 본드 웨이퍼 내부에 이온주입층을 형성하고, 상기 본드 웨이퍼의 이온주입된 측의 표면과 베이스 웨이퍼의 표면을 절연막을 개재하여 접합한 후, 상기 본드 웨이퍼의 일부를 상기 이온주입층에서 박리하여, 상기 베이스 웨이퍼 상에 상기 본드 웨이퍼의 박막으로 이루어진 SOI층을 갖는 접합 SOI 웨이퍼를 제작하는 접합 SOI 웨이퍼의 제조방법에 있어서,
    상기 박리 후의 접합 SOI 웨이퍼에 대하여 RTO처리를 행하고, 이 RTO처리에 의해 상기 SOI층 표면에 막두께가 5nm 이상인 산화막을 형성하고,
    이 RTO처리에 의해 상기 SOI층 표면에 형성된 산화막을 제거한 후, 상기 SOI층 표면의 실리콘 원자에 마이그레이션(マイグレ―ション)을 발생시키는 평탄화 열처리를 행하여 상기 SOI층 표면을 평탄화하고, 그 후, 희생 산화처리를 행하여 상기 SOI층의 막두께를 조정하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  2. 실리콘 단결정으로 이루어진 본드 웨이퍼의 표면으로부터, 수소이온, 희가스이온 중에서 선택되는 가스이온을 이온주입하여 이 본드 웨이퍼 내부에 이온주입층을 형성하고, 상기 본드 웨이퍼의 이온주입된 측의 표면과 베이스 웨이퍼의 표면을 절연막을 개재하여 접합한 후, 상기 본드 웨이퍼의 일부를 상기 이온주입층에서 박리하여, 상기 베이스 웨이퍼 상에 상기 본드 웨이퍼의 박막으로 이루어진 SOI층을 갖는 접합 SOI 웨이퍼를 제작하는 접합 SOI 웨이퍼의 제조방법에 있어서,
    상기 박리 후의 접합 SOI 웨이퍼에 대하여 RTO처리를 행하고, 이 RTO처리에 의해 상기 SOI층 표면에 막두께가 5nm 이상인 산화막을 형성하고, 이 RTO처리에 의해 상기 SOI층 표면에 형성된 산화막을 제거한 후에 희생 산화처리를 행하거나, 또는, 이 RTO처리에 의해 상기 SOI층 표면에 형성된 산화막을 제거하지 않고 희생 산화처리를 행하여 상기 SOI층의 막두께를 조정하고, 그 후, 상기 SOI층 표면의 실리콘 원자에 마이그레이션을 발생시키는 평탄화 열처리를 행하여 상기 SOI층 표면을 평탄화하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  3. 제2항에 있어서,
    상기 평탄화 열처리를 행한 후, 추가로, 희생 산화처리를 행하여 상기 SOI층의 막두께를 조정하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  4. 제1항에 있어서,
    상기 RTO처리를, 1100℃ 이상, 10초 이상의 조건으로 행하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  5. 제2항에 있어서,
    상기 RTO처리를, 1100℃ 이상, 10초 이상의 조건으로 행하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  6. 제3항에 있어서,
    상기 RTO처리를, 1100℃ 이상, 10초 이상의 조건으로 행하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 평탄화 열처리를, 수소가스, 불활성가스, 또는, 이들의 혼합가스 분위기 하에서 행하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 평탄화 열처리를, RTA로(爐), 또는, 저항가열식 열처리로(爐)로 행하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  9. 제7항에 있어서,
    상기 평탄화 열처리를, RTA로(爐), 또는, 저항가열식 열처리로(爐)로 행하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
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