KR102327330B1 - Soi웨이퍼의 제조방법 - Google Patents

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KR102327330B1
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히로지 아가
노리히로 코바야시
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신에쯔 한도타이 가부시키가이샤
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Abstract

본 발명은, 본드웨이퍼의 이온주입한 표면과, 베이스웨이퍼의 표면을, 베이스웨이퍼 표면에 형성된 실리콘산화막을 개재하여 접합한 후, 박리열처리를 행하여 본드웨이퍼를 박리함으로써 SOI웨이퍼를 제작하고, 아르곤가스함유 분위기에서 평탄화열처리를 행하는 SOI웨이퍼의 제조방법에 있어서, 박리열처리 후에, 다른 열처리를 개재하지 않고, SOI웨이퍼의 테라스부의 실리콘산화막 상에 존재하는 실리콘박편을 제거하는 처리를 행한 후에, 아르곤가스함유 분위기에서 평탄화열처리를 행하는 SOI웨이퍼의 제조방법이다. 이에 따라, 이온주입박리법에 의한 박리열처리를 행하여 제작된 테라스부에 산화막을 갖는 SOI웨이퍼의 박리면을 아르곤가스함유 분위기에서 평탄화열처리를 행할 때, 테라스부에 불요한 오목부를 형성하는 일 없이 박리면을 평탄화하는 것을 가능하게 하는 접합웨이퍼의 제조방법이 제공된다.

Description

SOI웨이퍼의 제조방법
본 발명은, SOI웨이퍼의 제조방법에 관한 것으로, 특히, 이온주입박리법을 이용한 SOI웨이퍼의 제조방법에 관한 것이다.
SOI(Silicon on Insulator)웨이퍼의 제조방법, 특히 선단집적회로의 고성능화를 가능하게 하는 박막SOI웨이퍼의 제조방법으로서, 이온주입한 웨이퍼를 접합후에 박리하여 SOI웨이퍼를 제조하는 방법(이온주입박리법: 스마트컷법(등록상표)이라고도 불리는 기술)이 주목받고 있다.
이 이온주입박리법은, 2매의 실리콘웨이퍼 중, 적어도 일방에 산화막을 형성함과 함께, 일방의 실리콘웨이퍼(본드웨이퍼)의 상면으로부터 수소이온 또는 희가스이온 등의 가스이온을 주입하고, 이 웨이퍼 내부에 이온주입층(미소기포층 또는 봉입층이라고도 함)을 형성한다. 그 후, 이온을 주입한 쪽의 면을, 산화막을 개재하여 타방의 실리콘웨이퍼(베이스웨이퍼)와 밀착시키고, 그 후 열처리(박리열처리)를 가하고 미소기포층을 벽개면으로 하여 일방의 웨이퍼(본드웨이퍼)를 박막상으로 박리한다. 나아가, 열처리(결합열처리)를 가하여 강고하게 결합해서 SOI웨이퍼를 제조하는 기술이다(특허문헌 1 참조). 이 단계에서는, 벽개면(박리면)이 SOI층의 표면으로 되어 있고, SOI막두께가 얇고 또한 균일성도 높은 SOI웨이퍼가 비교적 용이하게 얻어지고 있다.
그러나, 박리후의 SOI웨이퍼 표면에는 이온주입에 의한 데미지층이 존재하고, 또한, 표면거칠기가 통상의 실리콘웨이퍼의 경면에 비해 큰 것으로 되어 있다. 따라서, 이온주입박리법에서는, 이러한 데미지층과 표면거칠기를 제거하는 것이 필요해진다.
종래, 이 데미지층 등을 제거하기 위하여, 결합열처리후의 최종공정에 있어서, 터치폴리쉬라 불리는 연마량이 매우 적은 경면연마(절삭량: 100nm 정도)가 행해지고 있었다. 그런데, SOI층에 기계가공적 요소를 포함하는 연마를 하면, 연마의 절삭량이 균일하지 않으므로, 수소이온 등의 주입과 박리에 의해 달성된 SOI층의 막두께균일성이 악화된다는 문제가 발생한다.
이러한 문제점을 해결하는 방법으로서, 상기 터치폴리쉬 대신에 고온열처리를 행하여 표면거칠기를 개선하는 평탄화처리가 행해지게 되고 있다. 예를 들어, 특허문헌 2에서는, 박리열처리후(또는 결합열처리후)에, SOI층의 표면을 연마하는 일 없이 수소를 포함하는 환원성 분위기하의 열처리(급속가열·급속냉각열처리(RTA처리))를 가하는 것을 제안하고 있다.
여기서, 특허문헌 2의 (0065)단락에 기재되어 있는 바와 같이, 박리후의 SOI층 표면(박리면)에 대하여 열처리를 행하기 전에는, 파티클이나 불순물 등에 의한 오염을 피하기 위해, 이른바 RCA세정이라 불리고, 널리 알려져 있는 웨트세정을 행하는 것이 필수이다.
또한, 특허문헌 3의 (0050)단락에 따르면, 테라스부에 산화막을 갖는 SOI웨이퍼를 이온주입박리법에 의해 제작한 경우, 본드웨이퍼의 박리시에 테라스부의 산화막 상에 실리콘박편이 부착되므로, 그 후의 에피택셜 성장에 의해 파티클오염 등의 원인이 된다. 특허문헌 3에는, 이 문제를 회피하기 위하여, 에피택셜 성장전에, 테라스부에 존재하는 실리콘박편을 제거하는 세정공정으로서, SC1세정(NH4OH와 H2O2의 혼합수용액에 의한 세정)이나 HF세정 등의 웨트세정을 행하는 것이 기재되어 있다.
여기서, 테라스부에 산화막을 갖는 SOI웨이퍼 중, 특히, BOX(매립산화막)층두께가 수μm로 두꺼운 경우는, 웨이퍼의 휨발생을 억제하기 위하여, 동일 정도 두께의 이면산화막이 형성된다. 이러한 BOX층두께가 두꺼운 SOI웨이퍼는, 최근, Si포토닉스나, RF디바이스(고주파 디바이스)용으로 용도가 확대되고 있다.
일본특허공개 H5-211128호 공보 일본특허공개 H11-307472호 공보 일본특허공개 2009-27124호 공보
특허문헌 3에 기재되어 있는 바와 같이, 박리직후의 접합웨이퍼의 테라스부에는 실리콘박편 등의 파티클이 부착되어 있는 것이 알려져 있다.
발명자들이 검토한 결과, 테라스부에 실리콘산화막을 갖는 SOI웨이퍼의 테라스부의 산화막 상에 이러한 실리콘박편이 존재한 채로 아르곤가스함유 분위기에서 평탄화열처리를 행하면, 실리콘박편과 산화막이 반응하고, Si+SiO2→2SiO(기체)의 반응식에 기초하여, 실리콘박편의 주위에서, 테라스부의 실리콘산화막이 크게 에칭되어 오목부가 형성되는 것이 판명되었다. 테라스부에 이러한 오목부가 형성되어 있는 상태에서 디바이스 제조프로세스가 행해지면, 오목부에 포토레지스트가 잔류하기 쉬워, 오염이나 파티클의 발생원이 된다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 이온주입박리법에 의한 박리열처리를 행하여 제작된, 테라스부에 실리콘산화막을 갖는 SOI웨이퍼의 박리면을 아르곤가스함유 분위기에서 평탄화열처리를 행할 때, 테라스부에 불필요한 오목부를 형성하는 일 없이 박리면을 평탄화하는 것을 가능하게 하는 SOI웨이퍼의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은, 실리콘 단결정으로 이루어진 본드웨이퍼의 표면으로부터 수소이온 및 희가스이온 중 적어도 1종류의 가스이온을 이온주입하여 이온주입층을 형성하고, 상기 본드웨이퍼의 상기 이온주입한 표면과, 실리콘 단결정으로 이루어진 베이스웨이퍼의 표면을, 이 베이스웨이퍼 표면에 형성된 실리콘산화막을 개재하여 접합한 후, 박리열처리를 행하여 상기 이온주입층에서 상기 본드웨이퍼를 박리함으로써, 상기 베이스웨이퍼 상에 매립산화막층과 SOI층을 갖는 SOI웨이퍼를 제작하고, 이 SOI웨이퍼에 대하여 아르곤가스함유 분위기에서 평탄화열처리를 행하는 SOI웨이퍼의 제조방법에 있어서,
상기 박리열처리 후에, 다른 열처리를 개재하지 않고, 상기 SOI웨이퍼의 테라스부의 실리콘산화막 상에 존재하는 실리콘박편을 제거하는 처리를 행한 후에, 상기 아르곤가스함유 분위기에서 평탄화열처리를 행하는 것을 특징으로 하는 SOI웨이퍼의 제조방법을 제공한다.
이와 같이, 박리열처리 후에, 다른 열처리를 개재하지 않고, SOI웨이퍼의 테라스부의 산화막(이하, 테라스산화막이라고도 함) 상에 존재하는 실리콘박편을 제거하는 처리를 행한 후에, 아르곤가스함유 분위기에서 평탄화열처리를 행함으로써, 아르곤가스함유 분위기에서 평탄화열처리를 행할 때에 테라스부에 불요한 오목부를 형성하는 일 없이, 박리면을 평탄화할 수 있다.
이때, 상기 실리콘박편을 제거하는 처리로서, HF를 함유하는 수용액을 이용하여, 상기 테라스부의 실리콘산화막을 두께감소하는 에칭을 행함으로써 상기 실리콘박편을 제거할 수 있다.
이와 같이, HF(불화수소)를 함유하는 수용액을 이용하여 테라스부의 실리콘산화막을 두께감소함으로써, 실리콘박편과 테라스부의 사이의 실리콘산화막이 제거되어, 실리콘박편을 리프트오프시킬 수 있다.
또한, 본 발명의 SOI웨이퍼의 제조방법으로는, 상기 실리콘박편을 제거하는 처리로서, 물리적 작용으로 세정을 행할 수도 있다.
이와 같이, 물리적 작용에 의한 세정(웨이퍼면을 마찰하는 세정 등)을 행함으로써, 실리콘박편을 효과적으로 제거할 수 있다.
또한, 본 발명의 SOI웨이퍼의 제조방법으로는, 상기 실리콘박편을 제거하는 처리를 행한 후, 상기 아르곤가스함유 분위기에서 평탄화열처리를 행하기 전에, 상기 SOI웨이퍼의 SOI층에 희생산화처리를 행하는 것이 바람직하다.
이와 같이, SOI웨이퍼의 SOI층에 대하여 희생산화처리를 행함으로써, 박리면의 데미지를 충분히 제거할 수 있으므로, 결정성이 우수한 SOI층을 얻을 수 있다.
본 발명에 따르면, 박리열처리 직후의 부착강도가 약한 단계에서, 테라스산화막 상의 실리콘박편을 제거할 수 있으므로, 테라스산화막 상에 실리콘박편이 없는 접합SOI웨이퍼를 제작할 수 있다. 이 상태를 유지한 다음, 아르곤가스함유 분위기하에서의 고온어닐에 의한 SOI층 표면의 평탄화를 행함으로써, 테라스부의 휘점(오목부)의 발생을 억제할 수 있다.
도 1은 본 발명의 SOI웨이퍼의 제조방법의 일례를 나타낸 공정플로우도이다.
도 2는 테라스부의 산화막에 발생하는 오목부의 발생원인 및 그 메커니즘의 설명도이다.
도 3은 본 발명의 SOI웨이퍼의 제조방법을 설명하는 개략도이다.
도 4는 테라스부와 SOI층의 경계부근의 현미경 사진이다. (A)는 실시예 2에서의 결과를 나타낸 사진이다. (B)는 비교예 2에서의 결과를 나타낸 사진이다.
이하, 본 발명의 계기가 된, 아르곤가스함유 분위기에서 평탄화열처리를 행했을 때에 테라스부의 산화막에 발생하는 오목부의 발생원인이나 그 메커니즘에 대해서 도 2를 이용하여 상세하게 설명한다.
이온주입박리법을 이용하여, SOI웨이퍼(20)의 제작을 행하면, 웨이퍼주변부는, 테라스부(21)라 불리는, SOI층(22)이 전사하지 않은 영역이 형성된다(도 2(a)). 이는, 접합하기 전의 재료웨이퍼의 주변부가, 연마 등에 의해 처짐형상으로 되어 있으므로, 웨이퍼를 접합하면, 웨이퍼주변부를 완전히 접합할 수 없고, 이 미결합부분의 Si층을 전사할 수 없기 때문에 형성되는 영역이며, 테라스부(21)라 불린다.
테라스부(21)에는, SOI층(22)이 전사되지 않지만, 테라스부(21)에 대응하는 본드웨이퍼의 위치에는, 박리용 수소이온 등의 가스이온이 주입되어 있다. 이 때문에, 이온주입된 수소가 박리열처리로 블리스터링하여 이 위치에서 본드웨이퍼가 박리되고, 실리콘박편(23)이 형성된다. 이 실리콘박편(23)이 테라스부(21)에 부착되면, 박리열처리에 의해 부착력이 높아진다. 또한, 박리열처리시에, SOI층(22)의 엣지부에서 박리와 균열이 일어나, 실리콘박편(23)이 생기고, 테라스부(21)에 실리콘박편(23)이 놓이게 되는 경우도 있다. 따라서, 박리열처리후, SC-1세정 등의 웨트세정이 행해지는 경우가 있다(도 2(b)).
그런데, SOI층(22)이 비교적 두꺼운 SOI웨이퍼(20)를 제작하는 경우, 박리시의 SOI층(22)이 두꺼워지면(예를 들어 500nm 이상), 박리시에 벗겨지는 실리콘박편(23)도 두꺼워진다. 그러면, 실리콘박편 자체의 강성이 높아지므로, 박리하는 실리콘박편(23)의 면적이 상대적으로 커진다. 이러한 상황에서, 박리후의 세정을 행해도, 실리콘박편(23)의 표면적이 크므로, 실리콘박편(23)과 Si기판의 사이에, 세정액이 혼입되기 어려워진다. 즉, 실리콘박편(23)을 세정시에 리프트오프하고, 웨이퍼로부터 박리할 수 없어, 후공정에 실리콘박편(23)을 남기게 된다. 즉, 실리콘박편(23)의 두께가 두꺼울수록(본드웨이퍼에 대한 이온주입깊이가 깊을수록), 형성된 실리콘박편(23)은 제거되기 어려워진다.
또한, 예를 들어 수100nm 이상의 두꺼운 BOX층(26)(산화막(24) 중, 베이스웨이퍼와 SOI층(22)에 끼인 매립산화막층)을 갖는 SOI웨이퍼(20)를 제작하는 경우, 이온주입기의 가속전원의 제약으로, 본드웨이퍼 표면에 형성된 두꺼운 산화막을 개재하여, Si층에 이온주입할 수 없는 경우가 있다. 이 경우, 베이스웨이퍼에 BOX층(26)이 되는 주된 산화막(24)을 형성하고, 베어웨이퍼(또는, 얇은 산화막이 형성된 산화막부착 웨이퍼)에 이온주입하여, 웨이퍼의 박리를 행한다.
여기서, 산화막부착 웨이퍼에 이온주입하여 박리를 행하면, 박리한 실리콘박편은 산화막과 Si층으로 구성되어 있다. 이 경우, Si와 산화막의 열팽창계수의 차이로부터, 바이메탈과 같이, 실리콘박편이 휘어져 있다. 한편, 베어웨이퍼에 이온주입하여 박리를 행하면, 실리콘박편은 Si만으로 구성되어 있기 때문에 휘지 않는다. 이러한 상황에서, 박리후의 세정을 행하면, 실리콘박편이 휘지 않으므로, 실리콘박편과 Si기판의 사이에 간극이 생기지 않아, 세정액이 들어갈 수 없다. 즉, 실리콘박편을 세정시에 리프트오프하고, 웨이퍼로부터 박리하는 것이 매우 곤란해져, 후공정에 실리콘박편을 남기게 된다. 즉, 산화막을 개재하지 않고 본드웨이퍼에의 이온주입을 행하는 편이, 산화막을 개재하여 이온주입을 행하는 것보다, 형성된 실리콘박편은 제거되기 어려워진다.
본 발명자들은, 이러한 테라스부(21)의 실리콘산화막(24) 상에 부착한 실리콘박편(23)이, 그 후 평탄화열처리를 행했을 때에, 테라스부(21)의 오목부(25)가 되는 것을 발견하였다(도 2(c)). 즉, 박리면의 평탄화를 행하는 아르곤가스함유 분위기하에서의 고온어닐시에 있어서, 테라스부(21)의 실리콘산화막(24) 상에 실리콘박편(23)이 놓여 있으면, 실리콘박편(23)과 실리콘산화막(24)이 반응하고, Si+SiO2→2SiO(기체)의 반응식에 기초하여, 실리콘박편(23)의 주위에서, 테라스부(21)의 실리콘산화막(24)이 크게 에칭된다. 이 에칭으로 생긴 오목부(25)가, 최종검사시의 감응검사에서 휘점으로서 검출된다. 그리고, 테라스부(21)에 이러한 오목부(25)가 형성되어 있는 상태로 디바이스 제조프로세스가 행해지면 포토레지스트가 잔류되기 쉽고, 오염이나 파티클의 발생원이 되므로, 이러한 오목부(25)를 발생시키지 않는 것, 나아가서는, 테라스부의 산화막 상의 실리콘박편(23)을 충분히 제거한 상태로 아르곤가스함유 분위기하에서의 평탄화열처리를 행할 필요가 있는 것을 본 발명자들은 발견하였다.
테라스부의 산화막 상에 부착한 실리콘박편이 미치는 영향에 대해서는, 특허문헌 3에, 에피택셜 성장에 의한 테라스부의 폴리실리콘성장이 개시되어 있으나, 아르곤가스함유 분위기하에서의 평탄화열처리와 같은 막성장을 수반하지 않는 열처리에 있어서, 테라스부에 오목부가 발생한다는 문제점에 대해서는, 종래는 전혀 알려져 있지 않았고, 본 발명자들이 처음 발견한 현상이다.
본 발명은, 이러한 테라스부의 오목부를 형성하는 일 없이 박리면을 평탄화하는 것을 목적으로 한다. 이하, 본 발명에 대하여 더욱 상세히 서술한다.
도 1에 본 발명의 SOI웨이퍼의 제조방법의 일례를 나타낸 공정플로우도를 나타낸다.
우선, 실리콘 단결정으로 이루어진 베이스웨이퍼의 표면에, 실리콘산화막을 열산화 등에 의해 형성한다(도 1(A)). 또한, 형성하는 실리콘산화막의 두께는 특별히 한정되지 않으나, 본 발명에서는 예를 들어 2μm 두께로 할 수 있다.
또한, 실리콘 단결정으로 이루어진 본드웨이퍼의 표면으로부터 수소이온 및 희가스이온 중 적어도 1종류의 가스이온을 이온주입하여, 본드웨이퍼의 소정깊이에 이온주입층을 형성한다(도 1(B)). 이때의 이온주입층의 깊이는, 박리 후에 형성되는 SOI층의 두께에 반영된다. 따라서, 주입에너지 등을 제어하여 이온주입함으로써, SOI층의 두께를 제어할 수 있다. 또한, 이때, 표면에 산화막이 없는 실리콘 단결정으로 이루어진 본드웨이퍼에 이온주입을 행해도 되고, 본드웨이퍼에 얇은 실리콘산화막을 형성하고, 이 산화막을 개재하여 이온주입을 행해도 된다.
상기 베이스웨이퍼에 대한 처리와 상기 본드웨이퍼에 대한 처리는, 독립적으로 행할 수 있고, 어느 쪽을 먼저 행해도 되고, 병행하여 행해도 된다.
이어서, 본드웨이퍼의 이온주입한 표면과, 실리콘 단결정으로 이루어진 베이스웨이퍼의 표면을, 이 베이스웨이퍼 표면에 형성된 실리콘산화막을 개재하여 접합한다(도 1(C)). 이 접합은, 예를 들어, 상온의 청정한 분위기하에서 본드웨이퍼와 베이스웨이퍼를 접촉시킴으로써, 접착제 등을 이용하는 일 없이 웨이퍼끼리가 접착된다.
이어서, 박리열처리를 행하여 이온주입층에서 본드웨이퍼를 박리함으로써, 베이스웨이퍼 상에 매립산화막층(BOX층)과 SOI층을 갖는 SOI웨이퍼를 제작한다(도 1(D)). 이 박리열처리로는, 예를 들어, Ar 등의 불활성 가스분위기하, 통상 400℃이상 700℃ 이하, 30분 이상 열처리를 가하면 본드웨이퍼를 이온주입층에서 박리할 수 있고, 예를 들어 500℃, 30분으로 할 수 있다.
이와 같이, 표면에 산화막이 형성된 베이스웨이퍼를 이용하여 이온주입박리법에 의해 접합SOI웨이퍼를 제작하면, 도 3(a)에 나타낸 바와 같이, 박리열처리를 행한 박리직후의 SOI웨이퍼(10)의 테라스부(1)의 실리콘산화막(4) 상에는, 실리콘박편(3)이 다수 부착되어 있다.
본 발명에 있어서는, 박리열처리 후에, 다른 열처리를 개재하지 않고, SOI웨이퍼(10)의 테라스부(1)의 실리콘산화막(4) 상에 존재하는 실리콘박편(3)을 제거하는 처리를 행한다(도 1(E)).
이 실리콘박편(3)의 제거는, RCA세정 등의 통상의 세정으로 제거할 수 있으면 문제 없으나, 박리두께가 두꺼운 웨이퍼, 혹은, 베어웨이퍼의 본드웨이퍼를 이용한 경우에는, RCA세정만으로는, 실리콘박편(3)을 제거할 수 없는 경우가 있다.
이에, 박리후 세정에, HF(불화수소)를 함유하는 수용액을 이용하여, 테라스부(1)의 산화막두께를 두께감소하는 에칭을 행함으로써, 실리콘박편(3)과 테라스부(1)의 사이의 실리콘산화막(4)을 제거하고, 실리콘박편(3)을 리프트오프시킬 수 있어, 테라스산화막 상의 실리콘박편(3)을 효과적으로 제거할 수 있다(도 3(b)). HF를 함유하는 수용액으로는, 예를 들어 15% HF수용액을 이용할 수 있다. 두께감소해야 하는 두께는 박리온도나 박리시의 SOI층두께에 의존하므로, 실리콘박편을 제거할 수 있으면 특별히 한정되지 않으나, 예를 들어 1~100nm로 할 수 있고, 5nm 이상으로 하는 것이 바람직하다.
또한 이때, 도 3(d)와 같이 테라스부(1)의 실리콘산화막(4)을 완전히 제거해도 실리콘박편(3)은 제거할 수 있으나, BOX층(6)의 오버에칭에 의해 SOI층(2)의 주변부가 오버행 형상이 되는 것에 더하여, 그 후의 아르곤가스함유 분위기하에서의 고온어닐(평탄화열처리)에 의해, SOI층(2)과 BOX층(6) 계면의 에칭이 진행되어 박막상의 SOI층이 형성되고, 새로운 파티클발생원이 될 수 있으므로, 테라스산화막은 완전히 제거하지 않는 편이 바람직하다.
HF를 함유하는 수용액을 이용하는 방법 외에, 스크럽세정과 같이, 스폰지 등을 이용하여 웨이퍼 표면을 마찰하는 세정(물리적 작용에 의한 세정)을 행해도 실리콘박편(3)을 효과적으로 제거할 수 있다.
여기서, 이온주입박리법을 이용한 접합SOI웨이퍼의 제조공정에서는, 이온주입시, 및, 박리시에 발생한 데미지층을 제거하기 위해, 박리후의 SOI층 표면에 희생산화처리(희생산화+산화막제거)를 행하거나, 웨이퍼 내부의 산소석출을 제어하거나, 혹은, 면거칠기 개선 등 품질개선을 위해, RTA(Rapid Thermal Anneal) 등을 실시하는 경우가 있다. 그러나, 이들 열처리는 박리열처리에 비해 열처리온도가 높기 때문에, 실리콘박편과 테라스부 산화막의 사이의 부착강도가 높아지고, 이들 열처리를 거친 후에 HF세정을 행해도, 실리콘박편을 제거할 수 없는 경우가 있다. 그러므로, 본 발명에 있어서는, 테라스부의 산화막 상의 실리콘박편의 제거는, 박리열처리 후에, (박리열처리 이외의) 다른 열처리를 개재하지 않고 행할 필요가 있다.
이와 같이 하여 실리콘박편을 제거하는 처리를 행한 후, 필요에 따라 일반적인 RCA세정(예를 들어 SC-1세정)을 행할 수도 있다. 이상의 프로세스에 의해, 테라스산화막 상에, 실리콘박편이 없는 상태를 만들어낼 수 있다.
이와 같이 하여, 실리콘박편을 제거한 후는, 아르곤가스함유 분위기에서 평탄화열처리를 행하는 것이나, 그 전에, SOI웨이퍼의 SOI층에 희생산화처리를 행하는 것이 바람직하다(도 1(F)). 예를 들어 900℃ 정도의 온도에서 희생산화열처리를 행함으로써, SOI층 표면의 데미지를 산화하는 것과 동시에 접합계면 결합강도를 강화시킬 수 있다. 계속해서, SOI층 표면의 희생산화막을 제거하기 위해, 15%의 HF세정, 및, 필요에 따라, RCA세정을 행한다. 이러한 희생산화처리를 가함으로써, 박리면의 데미지를 충분히 제거할 수 있으므로, 결정성이 우수한 SOI층을 얻을 수 있다.
이어서, 테라스부(1)의 실리콘산화막(4) 상의 실리콘박편(3)이 제거된 SOI웨이퍼(10)에 대하여, 아르곤가스함유 분위기하에서의 평탄화열처리를 행한다(도 1(G), 도 3(c), (e)). 이 평탄화열처리 조건으로는, 예를 들어 100% Ar가스분위기하에서의 1200℃, 2시간의 열처리로 할 수 있다.
평탄화열처리에 의해, 이온주입층에서의 박리에 기인하는 표면거칠기가 개선되고, 디바이스로서 사용할 수 있는 레벨의 웨이퍼 표면을 형성할 수 있다. 또한, 본 발명에 있어서는, 테라스부의 산화막 상에 실리콘박편이 없는 SOI웨이퍼를 제작하고, 이에 반해, 아르곤가스함유 분위기하에서의 평탄화열처리를 행함으로써, 종래는, 아르곤가스함유 분위기하에서의 평탄화열처리 후에 테라스부에 발생했던, 실리콘박편 기인의 휘점(즉 오목부)의 발생을 억제하고, 테라스부를 깨끗하게 유지할 수 있다. 그 결과, 디바이스 제조프로세스에서의 오염이나 파티클의 발생을 회피할 수 있다.
이 후, 추가적인 잔존데미지층의 제거, 및, SOI층 막두께조정을 위해, 희생산화를 행해도 된다.
또한, 평탄화를 위한 아르곤가스함유 분위기에서의 고온열처리의 부하를 경감하고, 슬립전위의 발생을 억제하기 위해, 아르곤가스함유 분위기에서의 평탄화열처리 전에, 수소분위기의 RTA(H2RTA)를 행할 수도 있다. 이 경우의 공정순은 이하와 같다.
박리열처리 → 실리콘박편제거 → H2RTA → 희생산화처리 → Ar어닐
이와 같이, H2RTA(예를 들어, 1150℃, 60초)를 첨가함으로써, Ar어닐의 온도를 1200℃ 미만으로 낮출 수도 있다.
[실시예]
이하, 실시예 및 비교예를 나타내어 본 발명을 보다 구체적으로 설명하나, 본 발명은 이들 실시예로 한정되는 것은 아니다.
(실시예 1~3)
본드웨이퍼 및 베이스웨이퍼로서, 직경 300mm, 결정방위 <100>의 실리콘 단결정웨이퍼를 이용하여, 표 1의 조건으로 접합SOI웨이퍼를 제조하고(실시예 1~3), 테라스부의 오목부의 유무를 현미경 관찰을 행하였다. 실시예 1~3에 있어서, 휘점(오목부)은 관찰되지 않고, 깨끗한 테라스부가 형성되었다. 한편, 실시예 2의 현미경 사진을 도 4(A)에 나타낸다.
[표 1]
Figure 112017122013427-pct00001
(실시예 4)
실리콘박편제거공정을, 순수 중에서 스폰지를 이용하여 웨이퍼 표면을 마찰하는 스크럽세정으로 한 것 이외는, 실시예 3과 동일조건으로 Ar어닐까지 행한 후, 테라스부의 오목부의 현미경 관찰을 행한 결과, 오목부는 관찰되지 않았다.
(비교예 1~3)
본드웨이퍼 및 베이스웨이퍼로서, 직경 300mm, 결정방위 <100>의 실리콘 단결정웨이퍼를 이용하여, 표 2의 조건으로, 즉, 박리열처리 후에, SC-1세정만을 행하고(SOI웨이퍼의 테라스부의 실리콘산화막 상에 존재하는 실리콘박편을 제거하는 처리를 행하지 않고), SOI웨이퍼를 제조하여(비교예 1~3), 테라스부의 오목부의 유무를 현미경 관찰을 행하였다. 한편, 비교예 2의 현미경 사진을 도 4(B)에 나타낸다.
[표 2]
Figure 112017122013427-pct00002
비교예 1에서는, 테라스부의 실리콘박편을 제거하지 않은 채로 평탄화열처리를 행하였기 때문에, Ar어닐로 테라스부에 오목부가 발생하였다. 비교예 2 및 3에서는, 평탄화열처리(Ar어닐) 전의 희생산화처리시의 산화막제거에 의해, 테라스부의 산화막도 두께감소되나, 산화열처리나 H2RTA에 의해 실리콘박편이 강고하게 부착되어 있기 때문에 제거되지 않고, Ar어닐로 오목부가 발생하였다.
한편, 본 발명은, 상기 실시형태로 한정되는 것은 아니다. 상기 실시형태는, 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (4)

  1. 실리콘 단결정으로 이루어진 본드웨이퍼의 표면으로부터 수소이온 및 희가스이온 중으로부터 선택되는 가스이온을 이온주입하여 이온주입층을 형성하고, 상기 본드웨이퍼의 상기 이온주입한 표면과, 실리콘 단결정으로 이루어진 베이스웨이퍼의 표면을, 이 베이스웨이퍼 표면에 형성된 실리콘산화막을 개재하여 접합한 후, 박리열처리를 행하여 상기 이온주입층에서 상기 본드웨이퍼를 박리함으로써, 상기 베이스웨이퍼 상에 매립산화막층과 SOI층을 갖는 SOI웨이퍼를 제작하고, 이 SOI웨이퍼에 대하여 아르곤가스함유 분위기에서 평탄화열처리를 행하는 SOI웨이퍼의 제조방법에 있어서,
    상기 박리열처리 후에, 다른 열처리를 개재하지 않고, 상기 SOI웨이퍼의 테라스부의 실리콘산화막 상에 존재하는 실리콘박편을 제거하는 처리를 행한 후에, 상기 아르곤가스함유 분위기에서 평탄화열처리를 행하는 SOI웨이퍼의 제조방법이며,
    상기 실리콘박편을 제거하는 처리를 행한 후, 상기 아르곤가스함유 분위기에서 평탄화열처리를 행하기 전에, 상기 SOI웨이퍼의 SOI층에 희생산화처리를 행하고,
    상기 실리콘박편을 제거하는 처리로서, HF를 함유하는 수용액을 이용하여, 상기 테라스부의 실리콘산화막을 두께감소하는 에칭을 행하거나, 또는 물리적 작용으로 세정을 행하는 것을 특징으로 하는 SOI웨이퍼의 제조방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6473970B2 (ja) * 2015-10-28 2019-02-27 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
CN109037031B (zh) * 2018-07-11 2021-11-19 华东师范大学 一种掺镍氧化铜薄膜晶体管及制备方法
CN110739285A (zh) * 2019-10-30 2020-01-31 北京工业大学 硅基金属中间层化合物半导体晶圆的结构及制备方法
KR102456461B1 (ko) 2020-11-26 2022-10-19 현대제철 주식회사 딥러닝을 이용한 철강 미세 조직 분석 방법 및 시스템
CN112582332A (zh) * 2020-12-08 2021-03-30 上海新昇半导体科技有限公司 一种绝缘体上硅结构及其方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP2004071836A (ja) * 2002-08-06 2004-03-04 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法
JP2006156858A (ja) * 2004-12-01 2006-06-15 Shin Etsu Chem Co Ltd 酸化膜付きシリコン基板の製造方法及び酸化膜付きシリコン基板
JP2007317988A (ja) 2006-05-29 2007-12-06 Shin Etsu Handotai Co Ltd 貼り合わせウエーハの製造方法
JP2009027124A (ja) * 2007-06-21 2009-02-05 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
JP2009032972A (ja) 2007-07-27 2009-02-12 Shin Etsu Handotai Co Ltd 貼り合わせウエーハの製造方法
JP2011151267A (ja) 2010-01-22 2011-08-04 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
US20130078785A1 (en) 2004-12-28 2013-03-28 Commissariat A L' Energie Atomique Method for trimming a structure obtained by the assembly of two plates
JP2013153016A (ja) 2012-01-24 2013-08-08 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウェーハの製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH11307472A (ja) 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 水素イオン剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP4304879B2 (ja) * 2001-04-06 2009-07-29 信越半導体株式会社 水素イオンまたは希ガスイオンの注入量の決定方法
FR2860842B1 (fr) * 2003-10-14 2007-11-02 Tracit Technologies Procede de preparation et d'assemblage de substrats
JP2008028070A (ja) 2006-07-20 2008-02-07 Sumco Corp 貼り合わせウェーハの製造方法
JP5477277B2 (ja) * 2010-12-20 2014-04-23 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP5704039B2 (ja) 2011-10-06 2015-04-22 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP2013143407A (ja) * 2012-01-06 2013-07-22 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウェーハの製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP2004071836A (ja) * 2002-08-06 2004-03-04 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法
JP2006156858A (ja) * 2004-12-01 2006-06-15 Shin Etsu Chem Co Ltd 酸化膜付きシリコン基板の製造方法及び酸化膜付きシリコン基板
US20130078785A1 (en) 2004-12-28 2013-03-28 Commissariat A L' Energie Atomique Method for trimming a structure obtained by the assembly of two plates
JP2007317988A (ja) 2006-05-29 2007-12-06 Shin Etsu Handotai Co Ltd 貼り合わせウエーハの製造方法
JP2009027124A (ja) * 2007-06-21 2009-02-05 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
JP2009032972A (ja) 2007-07-27 2009-02-12 Shin Etsu Handotai Co Ltd 貼り合わせウエーハの製造方法
JP2011151267A (ja) 2010-01-22 2011-08-04 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2013153016A (ja) 2012-01-24 2013-08-08 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウェーハの製造方法

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TW201643938A (zh) 2016-12-16

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