KR101111436B1 - Ｓｏｉ 웨이퍼의 제조 방법 및 ｓｏｉ 웨이퍼 - Google Patents

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Abstract

베이스 웨이퍼(7)와 본드 웨이퍼(1)를 실리콘 산화막을 통하여 본딩하는 본딩 공정과, 본드 웨이퍼(1)의 두께를 줄여 SOI층을 형성하는 두께 감소 공정과, 실리콘 산화막(2)을 통한 SOI층(15)의 베이스 웨이퍼(7)에 대한 결합을 증가시키기 위한 결합 열처리 공정을 갖는다. 본딩 후의 실리콘 산화막(2)의 두께(t1)와 SOI층의 두께(t2)가, 실리콘 산화막(2)을 이루는 SiO2의 적외 파장 영역의 굴절률을 n1=1.5, SOI층(15)을 이루는 Si의 굴절률(n2)을 3.5라고 하고, 이들 실리콘 산화막(2)과 SOI층(15)의 적외 파장 영역에서의 광학적 두께(tOP)를 tOP=n1×t1+n2×t2라고 하였을 때 0.1λ＜tOP＜2λ를 충족시키고, (t1×n1)/(t2×n2)가 0.2 이상 3 이하의 범위 내로 설정된다. 그리고, 결합 열처리에 앞서 수행되는 핵 킬러 열처리에 의해 결합 열처리 후의 베이스 웨이퍼 중의 산소 석출물의 형성 밀도를 1×109/cm3 미만으로 조정한다. 이에 따라, 비교적 얇은 실리콘 산화막과 SOI층을 가지며, 디바이스 공정에서 실시되는 열처리 시에 휨을 잘 발생시키지 않는 SOI 웨이퍼의 제조 방법을 제공한다.
SOI 웨이퍼, 열처리, 휨, 두께 감소, 본딩, 베이스 웨이퍼, 굴절률

Description

ＳＯＩ 웨이퍼의 제조 방법 및 ＳＯＩ 웨이퍼{SOI WAFER MANUFACTURING METHOD AND SOI WAFER}
본 발명은 SOI 웨이퍼의 제조 방법 및 SOI 웨이퍼에 관한 것이다.
특허 문헌 1 : 일본 특허 공개 평 9-64319호 공보
CMOS-IC나 고내압형 IC 등의 반도체 디바이스 등의 제조에 실리콘 단결정 기판(이하, 베이스 웨이퍼라고도 함) 상에 실리콘 산화막을 형성하고, 그 위에 다른 실리콘 단결정층을 SOI(Silicon on Insulator)층으로서 적층 형성한 소위 SOI 웨이퍼가 사용되고 있다. SOI 웨이퍼의 제조 방법으로는 본딩법이나 SIMOX법 등이 알려져 있다. 본딩법은 실리콘 산화막을 통하여 실리콘 단결정으로 이루어지는 베이스 웨이퍼와 본드 웨이퍼를 본딩한 후, 본드 웨이퍼를 연마 가공, 식각 또는 이온 주입층을 이용한 박리 처리(소위 스마트 컷(등록 상표)법)에 의해 두께를 줄여 SOI층을 형성하는 방법이다. 한편 SIMOX법은, 실리콘 단결정 기판 중에 고농도의 산소 이온을 주입한 후에, 내부 산화 열처리를 수행함으로써 매립 산화막을 형성하는 방법이다.
종래, SOI 웨이퍼에 있어서는, 실리콘 단결정으로 이루어지는 베이스 웨이퍼 및 SOI층과 실리콘 산화막층의 열팽창 계수가 서로 다르기 때문에 기판의 휨이 발 생하기 쉽다는 결점이 있었다. SOI 웨이퍼의 휨이 커지면 포트리소그래피 공정에서 초점을 맞추기가 어려워짐으로써 소자의 형성이 어려워지는 경우가 있다. 한편, 이러한 결점은 집적 회로의 집적율이 커질수록 현저해진다.
상기한 바와 같은 SOI 웨이퍼의 휨은, 종래, 상기한 본딩법에서의 결합 열처리나 SIMOX법에서의 내부 산화 열처리 시에 발생하는 휨에 주안점을 두고 다양한 방지 대책이 강구되어 왔다. 예를 들어 특허 문헌 1에는 베이스 웨이퍼의 실리콘 산화막과 접하는 영역에 산소 석출부의 형성 밀도가 제로인 무결함층을 만들고, 나머지 웨이퍼 영역을 이 무결함층보다 높은 산소 석출물 밀도를 갖는 산소 석출물층으로 하는 SOI 웨이퍼 구조가 개시되었으며, 전술한 열팽창율차에 기인한 웨이퍼의 휨을 방지할 수 있다고 되어 있다.
그러나 본 발명자들이 검토해 보았더니, SOI 웨이퍼의 휨의 원인은 실리콘 산화막과 베이스 웨이퍼나 SOI층을 이루는 실리콘과의 선 팽창 계수차에만 반드시 귀착되는 것은 아님을 알 수 있었다. 예를 들어 본 발명자들은 디바이스화의 처리에 사용하기 전의 상태에서는 휨이 그다지 현저하지 않던 SOI 웨이퍼의 휨이 디바이스화에서의 열처리 시에 나타난다고 하는, 상기한 휨 발생 메커니즘으로는 이해할 수 없는 현상에 종종 직면하곤 하였다. 이러한 현상은, 선팽창 계수차에 유래한 휨이 오히려 잘 발생하지 않는, SOI층이나 실리콘 산화막의 두께가 박막화(예를 들어 각각 2μm 이하)된 경우에 많이 보이며, 웨이퍼의 직경이 큰 경우(예를 들어 200mm 이상인 경우)에 특히 현저해진다.
본 발명의 과제는 비교적 얇은 실리콘 산화막과 SOI층을 가지며, 디바이스 공정에서 실시되는 열처리 시에 휨을 잘 발생시키지 않는 SOI 웨이퍼의 제조 방법과 그에 의해 제조되는 SOI 웨이퍼를 제공하는 데 있다.
상기 과제를 해결하기 위하여, 본 발명의 SOI 웨이퍼의 제조 방법은, 실리콘 단결정으로 이루어지는 베이스 웨이퍼의 제1 주표면에 실리콘 산화막을 통하여 반도체 단결정으로 이루어지는 SOI층이 결합된 구조를 가지며, SOI층 측에 있어서 피크 파장(λ)이 0.7μm 이상 2μm 이하인 적외선 조사에 의한 열처리가 예정된 SOI 웨이퍼의 제조 방법으로서, 실리콘 단결정으로 이루어지는 베이스 웨이퍼의 제1 주표면과 반도체 단결정으로 이루어지는 본드 웨이퍼의 제1 주표면을 그들 각 주표면 중 적어도 어느 하나에 형성된 실리콘 산화막을 통하여 본딩하는 본딩 공정과, 본드 웨이퍼의 두께를 줄여 SOI층을 형성하는 두께 감소 공정과, 상기 실리콘 산화막을 통한 SOI층의 상기 베이스 웨이퍼에 대한 결합을 증가시키기 위한 결합 열처리 공정을 가지며, 본딩 후의 실리콘 산화막의 두께(t1)와 SOI층의 두께(t2)가, 실리콘 산화막을 이루는 SiO2의 적외 파장 영역의 굴절률을 n1, SOI층을 이루는 반도체의 굴절률을 n2라고 하고, 이들 실리콘 산화막과 SOI층의 적외 파장 영역에서의 광학적 두께(tOP)를 tOP=n1×t1+n2×t2라고 하였을 때 0.1λ＜tOP＜2λ를 충족시키고, 또한, (t1×n1)/(t2×n2)가 0.2 이상 3 이하의 범위 내로 설정되며, 결합 열처리 후의 상기 베이스 웨이퍼 중의 산소 석출물의 형성 밀도를 1×109/cm3 미만으로 조정하는 것을 특징으로 한다. 한편, 본 발명에 있어서 SOI층이란, 실리콘 단결정으로 이루어지는 전형적인 SOI층 이외에, SiXGe1 -X(0≤X＜1)로 표시되는 SiGe층이나 Ge층, 또는 그 밖의 반도체 박층을 포함하는 넓은 의미의 SOI(Semiconductor On Insulator)층을 의미한다.
또한 본 발명의 SOI 웨이퍼는, 실리콘 단결정으로 이루어지는 베이스 웨이퍼의 제1 주표면에 실리콘 산화막을 통하여 반도체 단결정으로 이루어지는 SOI층이 결합된 구조를 가지며, SOI층 측에 있어서 피크 파장(λ)이 0.7μm 이상 2μm 이하인 적외선 조사에 의한 열처리가 예정된 SOI 웨이퍼로서, 실리콘 산화막의 두께(t1)와 SOI층의 두께(t2)가, 실리콘 산화막을 이루는 SiO2의 적외 파장 영역의 굴절률을 n1, SOI층을 이루는 반도체의 굴절률을 n2라고 하고, 이들 실리콘 산화막과 SOI층의 적외 파장 영역에서의 광학적 두께(tOP)를 tOP=n1×t1+n2×t2라고 하였을 때, 0.1λ＜tOP＜2λ를 충족시키고, (t1×n1)/(t2×n2)이 0.2 이상 3 이하의 범위 내로 설정되며, 베이스 웨이퍼 중의 산소 석출물의 형성 밀도가 1×109/cm3 미만으로 조정된 것을 특징으로 한다.
한편, 본 발명에 있어서, 베이스 웨이퍼 중의 산소 석출물의 형성 밀도는, 베이스 웨이퍼의 제2 주표면을 경면 연마면으로 하고, 주지의 적외 간섭법을 이용한 장치인 OPP(Optical Precipitate Profiler: High Yield Technology사 제조)에 의해 검출되는 치수 직경 50nm 이상의 미소 석출물(Bulk Micro-Defect: BMD)의 1cm3 당 개수를 말한다. 이하, 본 발명에 있어서 단순히 "산소 석출물"이라고 칭하는 경우에는 BMD를 의미하는 것으로 한다. 또한 본딩함에 있어서는 베이스 웨이퍼와 본드 웨이퍼 중 어느 한쪽에만 실리콘 산화막을 형성할 수도 있고, 양쪽 모두에 형성하여 본딩에 의해 두 산화막을 일체화시킬 수도 있다. 후자의 경우, 본딩 후의 실리콘 산화막의 두께는 양쪽에 형성한 실리콘 산화막의 총 두께에 대응하게 된다.
본 발명자는 SOI 웨이퍼를 디바이스화할 때의 열처리 조건과 발생하는 웨이퍼의 휨과의 관계를 상세하게 검토한 결과, 다음과 같은 사실을 파악하기에 이르렀다.
(1) 디바이스화의 처리에 사용하기 전의 상태에서는 휨이 그다지 현저하지 않았던 SOI 웨이퍼의 휨이 디바이스화에서의 열처리 시에 현재화하는 경우가 있다. 구체적으로는, SOI층 측으로부터의 적외선 조사에 의해 열처리 가열을 행하는 경우이다.
(2) 휨의 발생이 현저한 것은 조사할 적외선의 파장(이하, 피크 파장(λ)으로 대표함)과 실리콘 산화막과 SOI층의 적외 파장 영역에서의 상기 광학적 두께(tOP)가 일정한 관계를 만족시키는 경우이며, 특히 tOP=0.5λ에 가까운 관계를 충족하는 경우의 휨 발생이 현저하다.
(3) 휨이 발생한 SOI 웨이퍼는 베이스 웨이퍼의 산소 석출물의 형성 밀도가 모두 1×109/cm3 이상으로 높은 레벨을 보인다.
그리고 예의 검토를 더 거듭한 결과, 베이스 웨이퍼 전체의 산소 석출물의 형성 밀도를 1×109/cm3 미만으로 조정할 때, 상기 (1) 및 (2)의 상황 하에서도 디바이스화의 열처리 시에서의 SOI 웨이퍼의 휨 발생을 효과적으로 억제할 수 있음을 발견하고 본 발명을 완성시키기에 이르렀다.
적외선 조사의 열처리 시에, 상기 (2)의 조건을 충족시키는 경우에 특히 휨이 쉽게 발생한 원인으로는 다음과 같이 생각할 수 있다. 먼저, 열처리에 사용할 적외선원으로는 할로겐 램프 등의 저항 발열형 램프가 사용되는 경우가 많다. 도 12에 도시한 바와 같이, 그 피크 파장(λ)은 광원 온도에 따라 달라지는데, 0.7μm 이상 2μm 이하의 범위에 들어가는 것이 대부분이다. 또한 그 광학적인 스펙트럼은 대체적으로 넓은데, 가열에 기여하는 적외 영역의 주요한 성분은 0.5μm 이상 3μm 이하의 파장 영역 내에 들어가 있다.
상기한 피크 파장(λ)과의 관계에 있어서, 실리콘 산화막과 SOI층의 적외 파장 영역에서의 광학적 두께(tOP(=n1×t1+n2×t2))가 0.1λ＜tOP＜2λ를 충족시키고, (t1×n1)/(t2×n2)이 0.2 이상 3 이하라고 하는 상황은, 실리콘 산화막과 SOI층이 모두 4μm 미만의 얇은 두께로 형성되는 것을 의미한다(바람직하게는 실리콘 산화막의 두께(t1)는 예를 들어 10nm 이상 500nm 이하이고, SOI층의 두께(t2)는 예를 들어 10nm 이상 500nm 이하이다). 베이스 웨이퍼의 두께가 통상적인 경면 연마 웨이퍼의 수준(예를 들어 직경 200 mm에서 600μm 이상 800μm 이하)이라면, 이 정도의 실리콘 산화막의 두께에서는 Si과의 선 팽창 계수차에 따른 휨 발생의 정도는 예를 들어 특허 문헌 1 등에 기재된 구성과 비교하여 훨씬 작은 것으로 사료된다. 그러나, 베이스 웨이퍼의 산소 석출물의 형성 밀도가 1×109/cm3 이상으로 높은 상태에서는 SOI층 측으로부터의 적외선 조사에 의해 열처리를 수행하면 그 휨량은 예상 밖으로 크며, 예를 들어 직경 200mm의 SOI 웨이퍼에서는 200μm～300μm나 되는 커다란 휨이 발생할 수도 있다. 따라서, 해당 휨의 주요인은 종래 상정되었던 층간의 선 팽창 계수차가 아님은 명백하다. 본 발명자는 이러한 휨의 요인이 산소 석출물의 형성에 의한 베이스 웨이퍼의 강도 저하와 SOI층 측에서의 적외선 반사에 의한 가열 불균일에 있는 것은 아닐까 생각하는 것이다. 이하 구체적으로 설명하기로 한다.
SOI층 표면에서의 적외선 반사는 주위의 분위기(예를 들어 공기)와 SOI층과의 굴절률차에 유래한 전반사를 생각할 수 있는데, 이는 적외선의 입사 각도가 일정한 임계 각도 이상으로 큰 경우에만 발생하는 것으로서, 면 내에 넓은 광원으로 웨이퍼의 전면에 균일하게 적외선을 조사할 수 있는 경우에는 그다지 문제가 되는 것은 아니다. 그러나, 굴절률이 서로 크게 다른 실리콘 산화막과 SOI층이 조합된 경우에는 그 두께와 입사 적외선의 파장과의 관계에 따라서는 적외선의 입사 방향이 면 법선 방향으로 가까운 경우라도 매우 강한 반사가 발생하는 경우가 있다.
예를 들어 실리콘 산화막과 실리콘층이 교대로 적층된 구조와 같이 주기적으로 굴절률이 변화하는 적층체의 두께 방향으로는 광 양자화된 전자파(electromagnetic wave) 에너지에 대하여 결정 내의 전자 에너지와 유사한 밴드 구조가 형성되고, 굴절률 변화의 주기에 따른 특정 파장의 전자파가 적층체 구조 중으로 침입하는 것이 방해된다는 것이 알려져 있다. 이러한 구조를 포토닉 밴드구조라고 하며, 다층막의 경우 굴절률 변화가 두께 방향으로만 형성되므로 좁은 의미로는 일차원 포토닉 밴드 갭 구조라고도 한다.
이러한 포토닉 밴드 갭 구조는 적층 주기 수가 많아질수록 입사가 금지되는 파장 영역(즉, 반사율이 커지는 파장 영역: 이하, 포토닉 밴드 갭 영역이라고 함)이 넓어지는 경향이 있는데, 적층 주기 수가 1이어도 포토닉 밴드 갭 영역이 상대적으로 좁아질 뿐으로서, 갭 중심 파장 부근에서 매우 커다란 반사가 발생하는 것에 변함은 없다. 전형적인 SOI 웨이퍼 구조, 즉 베이스 웨이퍼 상에 실리콘 산화막과 SOI층이 한 층씩 형성된 구조는 이에 해당하며, 일차원 포토닉 밴드 갭 구조가 발생하기 위한 조건은 실리콘 산화막과 SOI층의 적외 파장 영역에서의 광학적 두께(tOP=n1×t1+n2×t2)가 입사 적외선의 파장(λ)의 1/2(즉, 0.5λ)을 만족시키는 경우이다. 실제로는 tOP=0.5λ 부근에서 반사율이 극대값을 보이는데, 이 조건에서 다소 벗어난 파장 영역에서도 반사율은 여전히 크며, 또한 입사 적외선 스펙트럼의 피크 파장이 λ이어도, 실제로는 도 12에 도시한 바와 같이, λ를 포함하는 넓은 범위에 입사선의 파장이 분포되어 있기 때문에, 이들의 영향을 고려하면 비교적 강한 반사가 발생하는 파장 영역도 0.1λ＜tOP＜2λ 정도로 확장되는 것이다. 또한 두 층의 광학적 두께의 비((t1×n1)/(t2×n2))는 0.2 이상 3 이하일 때 비교적 강한 반사가 발생하기 쉬워지며, 특히 이 비가 1 부근일 때(즉, 두 층의 광학적 두께가 서로 같을 때) 강반사가 일어나는 파장 영역이 가장 넓어지고 반사율도 높아진다. 한편, 실리콘 산화막의 적외 파장 영역의 굴절률(n1)은 1.5, SOI층의 굴절률(n2)은 실리콘 단결정의 경우에는 3.5, Ge(게르마늄)의 경우에는 4.0이고, SixGe1-x의 경우에는 Si를 3.5, Ge를 4.0으로 하여, 혼정비(混晶比)(x)의 값에 의해 선형 보간한 굴절률을 이용한다.
도 13은 다양한 두께의 SOI층과 실리콘 산화막의 조합에 있어서, 입사선의 파장과 반사율의 관계를 보이는 것으로서, 각 층의 총 광학적 두께(tOP)와 이에 대응하는 포토닉 밴드 갭의 중심 파장(λPBG(≡2tOP))을 모두 도시하였다(입사각은 5°). 어느 조건에서도 λPBG 부근에서 반사율이 극대화되어 있는 것이 명백한데, 50% 이상 반사가 발생하는 파장 영역은 적어도 700nm에서 1.6μm 부근까지의 넓은 범위에 미치고 있음을 알 수 있다. 본 발명은 이와 같이 입사 파장에 대한 반사율이 λPBG 부근에서 극대화되고, λPBG를 포함하는 넓은 파장 영역(적어도 500nm 이상의 영역 내)에 있어서 50% 이상의 반사율을 갖는 구조의 SOI 웨이퍼에 대하여 매우 효과적이다. 한편, 경면 연마 웨이퍼(PW)는 반사율의 극대를 갖지 않으며, 전 파장 영역에서 낮은 반사율을 보이고 있다.
실리콘 산화막과 SOI층이 형성하는 포토닉 밴드 갭의 중심 파장이 입사 적외선의 파장(λ)에 접근해 있으면, SOI층 표면에 균일하게 적외선이 조사되고 있어도 반사에 따른 영향으로 웨이퍼의 두께 방향의 가열 분포가 불균일해진다(이 불균일은 나중에 상세하게 설명하는 바와 같이 반드시 반사가 발생한 SOI층 측이 저온이 되도록 발생하는 것은 아니다). 베이스 웨이퍼의 두께 방향의 온도 불균일이 발생한 경우, 베이스 웨이퍼의 면내 열 응력도 두께 방향으로 분포를 발생시켜 휨 발생 응력으로서 작용한다. 다른 한편으로, 베이스 웨이퍼 내에 산소 석출물이 형성되어 있으면, 이 산소 석출물의 주위에 있어서 웨이퍼를 구성하는 실리콘 단결정 벌크 영역에서는 전위 등의 다수의 결정 결함이 도입되어 강도가 저하된 상태로 되고 있다. 그리고, 베이스 웨이퍼의 내부에 고밀도로 산소 석출물이 형성되어 있으면, 상기 가열 불균일에 유래한 두께 방향의 휨 응력에 베이스 웨이퍼의 강성이 저항하여 끊기지 않게 되어, 현저한 휨이 발생하는 것으로 사료된다. 따라서, 베이스 웨이퍼 전체의 산소 석출물의 형성 밀도를 1×109/cm3 미만으로 억제하면 포토닉 밴드 갭 효과에 의해 가열 불균일이 발생하여도 열처리 후의 SOI 웨이퍼에 강한 휨이 발생하는 것을 효과적으로 억제할 수 있다. 베이스 웨이퍼 중의 산소 석출물의 형성 밀도는 바람직하게는 5×108/cm3 미만, 보다 바람직하게는 5×107/cm3 미만인 것이 좋다.
특히 SOI 웨이퍼의 열처리가 SOI층의 표면 측에만 배치된 적외선 광원에 의해 수행되는, 소위 한쪽 면 가열 방식의 열처리 장치를 이용하여 수행되는 경우에는 본 발명의 효과가 특히 현저하게 발휘된다. 이러한 열처리 장치에서는 통상적으로 베이스 웨이퍼의 제2 주표면 측에 배치된 온도 센서(예를 들어 방사 온도계)에 의해 이 베이스 웨이퍼의 온도를 측정하면서 측정되는 베이스 웨이퍼의 온도가 설정 열처리 온도로 승온, 유지되도록 상기 적외선 광원의 발열 출력을 제어하여 가열을 행한다. 이 때, SOI층이 실리콘 산화막과 함께 포토닉 밴드 갭 구조를 형성하고 있으면 다음과 같은 상황을 초래한다.
즉, 초기 단계에서는 온도 센서가 검지하는 베이스 웨이퍼의 온도는 설정 온도보다 낮으므로 적외선 광원의 파워는 증가 방향으로 제어되어 승온이 시작된다. 그러나, SOI층 측에서는 도래한 적외선의 대부분이 반사되기 때문에 베이스 웨이퍼의 제2 주표면 측에서 검지되는 온도도 좀처럼 상승하지 않는다. 그 결과, 광원의 제어부는 검지 온도를 목표값에 근접시키고자 하여 적외선 파워를 점차 증가시킨다. 즉, 반사가 별로 발생하지 않은 경우(예를 들어 SOI층을 형성하지 않는 경면 연마 웨이퍼 등에 열처리하는 경우)와 비교하여 적외선 광원의 파워는 오버 측으로 시프트한 상태에서 제어되게 된다. 다른 한편, SOI층 표면에서 베이스 웨이퍼 측으로의 열 전달은 적외선의 직접 입사에 의한 복사열 전달뿐만 아니라, 당연히 주위 분위기로부터의 열전도도 관여한다. 그리고, 적외선 광원의 파워가 오버 측으로 시프트되어 있으면, 반사의 영향을 받지 않는 주위 분위기의 온도가 비정상적으로 높아지고, 이와 접하는 SOI층 측의 온도가 과도하게 상승하여 베이스 웨이퍼의 제1 주표면과 제2 주표면의 온도차도 매우 커진다. 그 결과, SOI 웨이퍼에는 점점 휨이 발생하기가 쉬워진다. 그러나, 본 발명과 같이 베이스 웨이퍼 전체의 산소 석출물의 형성 밀도를 1×109/cm3 미만으로 억제하면, 이러한 가열 방식을 채용하여 열처리를 수행한 경우에 있어서도, SOI 웨이퍼의 휨을 충분히 억제할 수 있다.
이러한 효과는 디바이스 프로세스에서의 열처리 설정 온도가 예를 들어 1000℃ 이상 1200℃ 이하로 높고, 또한 그 설정 온도까지의 온도 상승 속도가 예를 들어 50℃/초 이상 100℃/초 이하로 큰 경우에 특히 현저하다. 즉, 승온 속도가 크게 설정되어 있는 경우, 웨이퍼의 두께 방향의 열전도가 충분히 진행되기 전에 적외선 광원의 파워가 세져 온도 측정되는 베이스 웨이퍼의 제2 주표면 상에서의 온도 상승은 SOI층 측의 온도에 대하여 점차 지연되게 된다. 그 결과, 적외선 광원의 파워가 보다 오버 슈팅되기 쉬워지고 휨도 발생하기 쉽기 때문이다.
베이스 웨이퍼 중의 산소 석출물은 산소 함유율이 비교적 높은 실리콘 단결정에 의해 베이스 웨이퍼를 구성한 경우에 특히 발생하기 쉽고, 구체적으로는 석영 도가니를 이용한 초크랄스키법(CZ법)에 의해 제조된 것인 경우에 SOI 웨이퍼의 제조 도중에 가해지는 다양한 열 이력에 의해 휨의 원인이 되는 다량의 산소 석출물을 발생시키기 쉽다. 따라서, SOI 웨이퍼의 제조 공정에 있어서 산소 석출물을 감소시키는 열처리를 적당히 실시하는 것이 최종적인 SOI 웨이퍼의 산소 석출물의 형성 밀도를 저감시킨다는 관점에서 바람직하다.
CZ 웨이퍼 등 산소 농도가 비교적 높은 실리콘 단결정 웨이퍼(벌크의 실리콘 단결정의 산소 농도가 예를 들어 12ppma 이상 25ppma 이하)는 결정 인상 후의 냉각 시나 1000℃ 이상의 고온 열처리로 산소를 고용화시킨 후의 냉각 시에 있어서 500℃ 부근, 구체적으로는 써멀 도너(thermal donor)가 형성되는 450℃보다 약간 높은 480℃를 형성 중심 온도로 하는 온도 영역을 통과할 때 미소 산소 석출물(BMD)의 석출 핵(엠브리오: 치수는 통상 1nm 이하)을 생성하는 것이 알려져 있다. 상기 중심 온도 부근에서의 유지 시간이 길수록 형성되는 석출 핵의 밀도도 높아진다. 그리고, 이 석출 핵은 상기 핵 생성 온도 이상으로서 Si 단결정 벌크에 대한 재고용에 따른 어느 임계 온도 이하로 유지된 경우에는 핵이 BMD로 성장한다. SOI 웨이퍼의 제조 공정 상 주의할 필요가 있는 것은, SOI층과 베이스 웨이퍼와의 결합 강도를 높이기 위한 결합 열처리가, 처리 능률을 높이기 위하여, 배치식(batch type) 열처리 노에 의해 열처리 유지 온도를 1000℃ 이상 1200℃ 이하로 설정하여, 복수 장의 SOI 웨이퍼에 대하여 일괄적으로 수행하는 형태로 이루어지고 있다는 것이다. 이 결합 열처리는, 비록 처리 온도는 석출 핵이 소멸하는 온도 영역이지만, 처리 용량이 비교적 큰 배치 열처리이기 때문에 해당 설정 처리 온도까지의 승온 속도는 10～40℃/분으로 작고, 이 승온 시에 석출 핵이 대개 BMD로 성장해 버리게 된다. 한편, 본 명세서에 있어서 산소 농도의 단위는 JEIDA(사단법인 일본 전자 공업 진흥회의 약칭. 현재는 JEITA(사단법인 전자 정보 기술 산업 협회)로 개칭되었음)의 기준을 이용하여 나타내기로 한다.
따라서, 이 결합 열처리 공정에 앞서, 베이스 웨이퍼 중의 산소 석출물의 석출 핵을 소멸시키거나 석출 핵의 밀도를 감소시키기 위한 핵 킬러 열처리를 실시하면, 결합 열처리 시에 BMD로 성장하는 석출 핵이 대폭으로 줄어들고, 최종적으로 얻어지는 SOI 웨이퍼의 베이스 웨이퍼 중의 BMD의 형성 밀도를 용이하게 1×109/cm3미만으로 할 수 있다. 이 핵 킬러 열처리는 결합 열처리보다 큰 승온 속도로 설정 온도에 도달시킬 필요가 있다. 또한 열처리 유지 온도는 900℃ 이상 1200℃ 이하로 하는 것이 바람직하다. 900℃ 미만에서는 석출 핵을 충분히 재고용, 소멸시키기가 어려워지고, 1200℃를 초과하는 열처리는 슬립 전위가 발생하기 쉬워진다. 또한 열처리 유지 온도까지 가열할 때에는 5℃/초 이상 100℃/초 이하의 속도로 승온시키는 것이 바람직하다. 승온 속도가 5℃/초 미만에서는 석출 핵이 BMD로 성장할 우려가 있고, 통상의 가열 장치에서는 100℃/초를 초과하는 승온 속도는 곤란하다. 이러한 승온 속도가 요구되는 핵 킬러 열처리는 적외선 램프 가열을 이용한 매엽식의 급속 열처리(Rapid Thermal Processing: RTP) 장치를 이용하여 수행하는 것이 적절하다. 이 가열은 SOI 웨이퍼의 양면을 적외선 램프에 의해 동시에 가열하여 수행하면 보다 바람직한데만, 한쪽 면만의 가열로 수행하는 것도 가능하다.
핵 킬러 열처리의 분위기는 예를 들어 수소 분위기 또는 Ar 분위기 또는 이들의 혼합 분위기를 채용할 수 있고, 이 경우의 열처리 유지 온도는 900℃ 이상 1100℃ 이하로 설정하여 수행하는 것이 바람직하다. 수소 분위기 또는 Ar 분위기의 경우, 1100℃를 초과하는 열처리를 수행하면 열처리 중에 있어서 실리콘 단결정 중에 대한 원자 공공(산소 석출 시의 확산을 매개함)의 도입이 촉진되어, BMD의 형성 밀도를 오히려 증가시키는 경우가 있기 때문이다. 다른 한편, 핵 킬러 열처리는 산소 분위기에서 수행할 수도 있다. 산소 분위기 하에서는 원자 공공의 도입이 억제되기 때문에 열처리 유지 온도의 설정 온도는 고온 측에 의해 확장된 900℃ 이상 1200℃ 이하로 설정하여 수행하는 것이 가능하다.
다음, 두께 감소 공정은 본딩 공정에 앞서, 본드 웨이퍼의 제1 주표면 측의 이온 주입 표면으로부터 이온을 주입함으로써 박리용 이온 주입층을 형성하는 박리용 이온 주입층 형성 공정과, 본딩 공정 후, SOI층이 될 실리콘 단결정 박층을 본드 웨이퍼로부터 박리용 이온 주입층에 있어서 박리하는 박리 공정을 포함하는 것으로서 실시할 수 있다(소위 스마트 컷(상표명)법). 이 경우, 핵 킬러 열처리는 이 박리 공정 이후에 실시하는 것이 바람직하다. 박리 공정 전에 핵 킬러 열처리를 실시하면, 박리용 이온 주입층에 있어서 일단 분리된 SOI층이 될 실리콘 단결정 박층이 본드 웨이퍼의 나머지 부분과 융착하여 다시 분리하기가 어려워지는 경우가 있기 때문이다.
이상과 같이 결합 열처리 공정에 앞서 수행하는 핵 킬러 열처리에 의하면, BMD로 성장할 수 있는 석출 핵을 줄일 수 있다. 한편, 결합 열처리 공정에 의해 석출 핵이 성장하여 형성된 BMD 자체를 별도의 열처리에 의해 줄이는 것도 가능하다. 즉, 베이스 웨이퍼 중의 산소 석출물의 형성 밀도를 1×109/cm3 미만으로 조정하는 공정으로서, 결합 열처리 후에 베이스 웨이퍼 중의 산소 석출물의 형성 밀도를 줄이기 위한 석출 소거 열처리를 수행하고, 베이스 웨이퍼 중의 산소 석출물의 형성 밀도를 1×109/cm3 미만으로 조정하는 것이 가능하다.
결합 열처리 공정보다 이후에, 상기 결합 열처리 공정보다 고온에서 석출 소거 열처리를 실시함으로써 베이스 웨이퍼 중의 산소 석출물을 용체화한다. 이에 따라, 디바이스 프로세스에 사용되는 SOI 웨이퍼는 베이스 웨이퍼 중의 BMD의 형성 밀도가 1×109/cm3 미만까지 줄어든다. BMD의 형성 밀도의 감소는 석출 소거 열처리 전후의 용존 산소 농도의 변화에도 현저하게 드러난다.
상기한 석출 소거 열처리는 유지 온도가 1275℃ 이상 1350℃ 이하에서 실시하는 것이 바람직하다. 낮은 유지 온도에서는 BMD의 용체화가 효과적으로 진행되기 어렵다. 다른 한편, 유지 온도가 지나치게 높으면, 슬립 전위의 발생이 현저해질 우려가 있다. 바람직하게는, 1280℃ 이상 1300℃ 이하에서 수행하는 것이다. 또한 이러한 온도 영역에 SOI 웨이퍼를 유지할 때의 시간으로는 BMD의 용체화의 진행과 경제성을 고려하여 1시간 이상 5시간 이하로 하는 것이 좋다. 또한 이러한 조건에서 수행되는 석출 소거 열처리는 배치식의 열처리 노를 사용하여, 복수의 SOI 웨이퍼를 일괄 처리하는 방법을 채용하는 것이 좋다.
석출 소거 열처리의 분위기는 불활성 가스(예를 들어 아르곤 등의 희가스)와 미량의 산소를 포함하는 분위기를 채용할 수 있다. 미량 산소를 포함하는 분위기로 하면, 실리콘 단결정 중에 대한 원자 공공(산소 석출 시의 확산을 매개함)의 도입이 억제되므로, BMD를 저감하는 데 유효하다.
앞에서 설명한 바와 같이, SOI 웨이퍼의 제조에는 CZ 웨이퍼를 사용하는 경우가 많다. CZ 실리콘 단결정봉은 전체적으로는 가까운 초기 산소 농도를 가지고 있으나, 그래도 역시 축방향 및 지름 방향으로 분포가 있다. 일반론으로서 BMD 밀도를 제어하게 되면 초기 산소 농도의 엄밀한 검토가 필요할 것으로 사료된다. 그러나, 본 발명의 방법은 그러한 검토를 거의 필요로 하지 않으며, 동일한 CZ 실리콘 단결정봉으로부터 잘라내는 CZ 웨이퍼를 사용하는 경우는 물론, 제조 로트가 다른 CZ 웨이퍼를 이용하여 SOI 웨이퍼를 제조하는 경우에 있어서도 석출 소거 열처리의 조건만 갖추어지면, 디바이스 프로세스에서 RTA(Rapid Thermal Annealing: 급속 열처리)를 수행하여도 휨이 잘 발생하지 않는 SOI 웨이퍼를 안정적으로 제조할 수 있게 된다.
도 1은 SOI 웨이퍼의 제조 공정의 일례를 도시한 설명도.
도 2는 RTP 장치의 일례를 도시한 단면 사시도.
도 3은 핵 킬러 열처리의 효과 설명도.
도 4는 핵 킬러 열처리의 보다 바람직한 실시 형태를 도시한 모식도.
도 5는 핵 킬러 열처리의 다른 보다 바람직한 실시 형태를 도시한 모식도.
도 6은 결합 열처리와 산소 석출물 생성과의 관계를 설명하는 모식도.
도 7은 핵 킬러 열처리 온도와 산소 석출물의 형성 밀도와의 관계를 보인 그래프.
도 8은 디바이스화 시의 열처리에 의한 SOI 웨이퍼의 휨이 일으키는 문제점을 설명하는 도면.
도 9는 한쪽 면 가열형 RTP 장치에 의한 승온 프로파일과 가열 파워의 제어 프로파일과의 관계를 SOI 웨이퍼와 경면 연마 웨이퍼에서 비교하여 보인 그래프.
도 10은 포토닉 밴드 갭 구조의 형성에 따른 SOI층 측에서의 적외선 반사의 모습을 모식적으로 도시한 도면.
도 11은 한쪽 면 가열형 RTP 장치에 있어서 SOI 웨이퍼에 휨이 발생하는 메커니즘을 설명하는 모식도.
도 12는 RTP 장치에 사용하는 적외선 광원의 스펙트럼을 몇 개 예시하여 도시한 도면.
도 13은 다양한 두께 관계를 만족하는 SOI층/실리콘 산화막의 입사 적외선의 파장과 반사율과의 관계를 보인 그래프.
도 14는 석출 소거 열처리에 따른 BMD의 저감 효과를 보인 모식도.
도 15는 베이스 웨이퍼 중의 BMD 밀도의 측정 결과를 보인 그래프.
도 16은 베이스 웨이퍼 중의 용존 산소 농도의 측정 결과를 보인 그래프.
(제1 실시 형태)
이하, 본 발명의 실시 형태를 도면을 참조하여 설명한다.
도 1은 본 발명에 따른 SOI 웨이퍼의 제조 방법의 기본적인 실시 형태를 설명하는 것이다. 먼저, 공정 (a)에 도시한 바와 같이, 예를 들어 실리콘 단결정으로 이루어지는 베이스 웨이퍼(7)와 공정 (b)에 도시한 실리콘 단결정 기판으로 이루어지는 본드 웨이퍼(1)를 준비한다. 이들 실리콘 단결정은 석영 도가니를 이용한 주지의 초크랄스키법으로 제조된 것으로서, 초기 산소 함유량이 예를 들어 12ppma 이상 25ppma 이하로 비교적 높은 것이 사용된다. 또한 본드 웨이퍼(1)로서 실리콘 단결정 웨이퍼 상에 Si, SiGe, Ge 등의 반도체 단결정을 에피택셜 성장시킨 에피택셜 웨이퍼를 사용할 수도 있다.
다음, 공정 (c)에 도시한 바와 같이, 본드 웨이퍼(1)의 적어도 제1 주표면(J) 측에 절연막으로서 실리콘 산화막(2)을 형성한다. 이 실리콘 산화막(2)의 형성은 예를 들어 습식 산화나 건식 산화 등의 열산화에 의해 형성할 수 있는데, CVD(Chemical Vapor Deposition) 등의 방법을 채용하는 것도 가능하다. 실리콘 산화막(2)의 두께는 예를 들어 10nm 이상 500nm 이하의 값으로 한다. 그리고, 공정 (d)에 도시한 바와 같이, 본드 웨이퍼(1)의 제1 주표면(J) 측, 본 실시 형태에서는 실리콘 산화막(2)의 표면을 이온 주입면으로 하여 예를 들어 수소 이온 빔을 조사 함으로써 이온을 주입하여 박리용 이온 주입층(4)을 형성한다. 박리용 이온 주입층(4)을 형성하기 위한 이온은 수소 이온 및 희가스(He, Ne, Ar, Kr, Xe) 이온으로 이루어지는 이온군으로부터 선택되는 적어도 한 종류로 할 수 있다. 본 실시 형태에서는 수소 이온을 사용하는데, 수소 이온 대신 헬륨 이온, 네온 이온 또는 아르곤 이온 등의 희가스 이온을 주입함으로써 박리용 이온 주입층(4)을 형성할 수도 있다.
박리용 이온 주입층(4)을 형성한 본드 웨이퍼(1)와 베이스 웨이퍼(7)는 세정액으로 세정되며, 또한 공정 (e)에 도시한 바와 같이 두 웨이퍼(1, 7)를 이온 주입층(4)의 형성 측(즉 제1 주표면(J, K) 측)에서 본딩한다. 그리고, 공정 (f)에 도시한 바와 같이, 그 적층체를 400～600℃의 저온에서 박리 열처리함으로써 본드 웨이퍼(1)는 상기한 박리용 이온 주입층(4)의 대략 농도 피크 위치에 있어서 박리하고, 베이스 웨이퍼(7) 측에 잔류한 부분이 SOI층(15)이 된다(박리 공정). 한편, 박리용 이온 주입층(4)을 형성할 때의 이온 주입량을 높이거나 중첩시키는 면에 대하여 미리 플라즈마 처리를 수행하여 표면을 활성화시킴으로써 박리 열처리를 생략할 수 있는 경우도 있다. 또한 박리 후의 나머지 본드 웨이퍼 부분(3)은 박리면을 재연마 후, 다시 본드 웨이퍼 또는 베이스 웨이퍼로서 재이용이 가능하다. 한편, 상기한 박리 열처리의 온도 범위는 이미 설명한 미소 산소 석출물(BMD)의 석출 핵의 생성 온도와 중첩되어 있으며, 이 열처리 동안에 석출 핵이 증가할 가능성이 있다. 그러나, 후술하는 핵 킬러 열처리를 그 후 실시하면, BMD의 석출 핵은 문제 없이 감소시킬 수 있다.
SOI층(15)의 두께는 10nm 이상 500nm 이하이며, 박리용 이온 주입층(4)의 형성 깊이에 따라 조정할 수 있다. 도 10에 도시한 바와 같이, 본딩 후의 실리콘 산화막(2)의 두께(t1)와 SOI층(15)의 두께(t2)는, 실리콘 산화막(2)을 이루는 SiO2의 적외 파장 영역의 굴절률(n1)을 1.5, SOI층(15)을 이루는 Si의 굴절률(n2)을 3.5라고 하고, 그들 실리콘 산화막(2)과 SOI층(15)의 적외 파장 영역에서의 광학적 두께(tOP)를 tOP=n1×t1+n2×t2라고 하였을 때 0.1λ＜tOP＜2λ를 충족시키고, (t1×n1)/(t2×n2)이 0.2 이상 3 이하의 범위 내로 설정된다.
그리고, 상기 박리 공정 후, 베이스 웨이퍼(7)와 SOI층(15)을 실리콘 산화막(2)을 통하여 견고하게 결합시키는 결합 열처리를 수행한다. 이 결합 열처리는 도 6에 도시한 바와 같이, 복수 장(도면에서는 한 장만 도시하였음)의 웨이퍼(50')를 배치식의 열처리 노(BF) 중에서 1000℃ 이상 1250℃ 이하에서 실시된다. 처리 용량이 비교적 큰 배치 열처리이기 때문에 설정 처리 온도까지의 승온 속도는 10～40℃/분으로 작고, 이 승온 시에 베이스 웨이퍼(7) 중의 석출 핵(N)이 산소 석출물((BMD)P)로 성장한다. 산소 석출물(P) 주위에 있어서 웨이퍼를 구성하는 실리콘 단결정 벌크 영역에서는 다수의 슬립 전위 등의 결정 결함(D)이 도입되어 강도가 저하된 상태가 된다.
따라서, 상기한 결합 열처리에 앞서(그리고, 박리 공정 후에), 도 3에 도시한 바와 같은 핵 킬러 열처리를 수행한다. 즉, 열처리 전의 공정 A의 상태에서는 본딩체(50')의 베이스 웨이퍼(7) 내에는 비교적 고밀도(예를 들어 1×109/cm3 이상)의 BMD의 핵(N)이 형성되어 있다. 이어서, 공정 B에 나타낸 핵 킬러 열처리는 열처리 유지 온도는 900℃ 이상 1200℃ 이하(바람직하게는 1000℃ 이상 1200℃ 이하)로 하고, 열처리 유지 온도까지의 승온을 5℃/초 이상 100℃/초 이하로 행한다. 이 열처리는 전술한 RTP 장치에 의해 수행할 수 있다.
도 2는 한쪽 면 가열식의 RTP 장치의 일례를 도시하고 있다. RTP 장치(100)는 피처리물인 본딩체(50')를 한 장만 수용하는 수용 공간(14)이 형성된 용기(21)와, 수용 공간(14) 내의 본딩체(50')를 가열하기 위한 텅스텐-할로겐 램프 등으로 구성된 가열 램프(46)를 갖는다. 가열 램프(46)는 본딩체(50')의 상면측과 가열 공극(25)을 통하여 대향 배치되어 있다. 본딩체(50')의 뒷면 측에는 반사판(28)이 본딩체(50')와 대향하도록 배치되어 반사 공극(35)을 형성하고 있다. 반사판(28)에는 본딩체(50')의 뒷면 측(즉 베이스 웨이퍼의 제2 주표면 측)의 온도를 측정하기 위한 글래스 파이버(30)(도시하지 않은 방사 온도계에 접속되어 있음)의 말단이 노출되어 있다. 그리고, 글래스 파이버(30)를 통하여 반사 공극(35)으로부터 꺼내지는 열선이 온도 검출부를 이루는 주지의 방사 온도계에 의해 개별적으로 검출되어 온도 신호로 변환된다. 복수의 가열 램프(46)는 글래스 파이버(30)에 의한 각 측온 위치에 대응하여 배치된 것이 독립적으로 출력 제어될 수 있도록 되어 있다.
상기한 바와 같은 급속 승온에 의해 도 3의 공정 B에 도시한 바와 같이, 베이스 웨이퍼 중에 형성되어 있던 석출 핵(N)은 BMD로 성장하기 전에 실리콘 단결정 벌크에 고용될 수 있는 온도에 도달하므로, 열처리 후의 핵의 형성 밀도를 대폭으로 저감시킬 수 있다. 그 결과, 도 3의 공정 C와 같이 결합 열처리를 수행한 후에도 석출 핵(N)의 수가 줄어들었기 때문에, 그 성장에 의해 현재화하는 산소 석출물(P)의 형성 밀도도 1×109/cm3 이하(바람직하게는, 5×108/cm3 이하)로 저감시킬 수 있다.
핵 킬러 열처리를 상기와 같은 한쪽 면 RTP 장치로 수행하는 경우에는, 도 3에 도시한 바와 같이, SOI층(15) 측에서 적외선 조사를 행할 수도 있고, SOI층 측에서의 반사의 영향을 경감하는 관점에서는 도 4에 도시한 바와 같이, 베이스 웨이퍼(7)의 제2 주표면(뒷면) 측에서 적외선 IR을 조사하는 것이 보다 바람직하다. 또한 보다 균일한 가열을 행하기 위하여, 도 5에 도시한 바와 같이, 본딩체(50')의 양면에 적외선 IR을 조사하여 가열을 행하도록 할 수도 있다. 핵 킬러 열처리의 분위기는 수소 분위기 또는 Ar 분위기 또는 이들의 혼합 분위기로 할 수 있다(압력은 예를 들어 103Pa 이상 106Pa 이하). 이 경우, 핵 킬러 열처리의 유지 온도는 1100℃ 이하로 하는 것이 좋다. 한편, 핵 킬러 열처리의 분위기로서 산소 함유 분위기(압력은 예를 들어 1기압)를 이용할 수도 있으며, 이 경우에는 바람직한 유지 온도 범위의 상한을 1200℃까지 확장시킬 수 있다. 한편, 산소 함유 분위기로는 예를 들어 O2/N2 혼합 분위기나 O2 100% 분위기로 할 수 있다.
결합 열처리에 의해 얻어진 SOI 웨이퍼(50)는 디바이스화함에 있어 다양한 열처리가 실시된다. 예를 들어 이온 주입법에 의해 도핑 영역을 패터닝 형성하는 경우, 이온 주입 직후의 도펀트는 캐리어원으로서 활성화되어 있지 않으므로, 이것을 활성화하기 위한 열처리가 수행된다. 예를 들어 B 도프의 경우, 활성 가열 처리의 온도는 예를 들어 1100℃ 이상 1200℃ 이하이다. 이 열처리도 도 2와 동일한 RTP 장치(100)를 이용하여 수행되며(피처리물은 SOI 웨이퍼(50)임), 열처리 온도까지의 승온 속도가 50℃/초 이상 100℃/초 이하(예를 들어 75℃/초)로 설정되는 급속 가열이 된다. SOI 웨이퍼(50)는 SOI층이 가열 램프(46) 측에 면하도록 상면 측에 배치된다. 가열 램프(46)가 발생하는 적외선은, 예를 들어 도 12에 도시한 바와 같은 연속 스펙트럼을 갖는, 피크 파장(λ)이 0.7μm 이상 2μm 이하인 근적외선이다(핵 킬러 열처리에서도 동일한 적외선이 사용된다).
도 9는 승온 프로파일과 가열 램프(46)의 파워 제어 프로파일의 일례(웨이퍼면 내를 복수 점 측정)를 SOI 웨이퍼와 참고용 경면 연마 웨이퍼(실리콘 단결정 웨이퍼)에서 대비하여 도시한 그래프이다. 경면 연마 웨이퍼에서는 75℃/초의 승온 프로파일을 실현하지만, 파워 제어 프로파일은 순간적인 값을 제외하고는 전체 파워의 대략 70% 이하의 범위 내에 있어, 가열 램프(46)가 과도하게 승온된 기미는 없다. 그러나, SOI 웨이퍼의 경우에는 승온 도중에 전체 파워의 80%를 초과하는 현저한 오버 슈팅이 발생하였음을 알 수 있다. 이 이유는 다음과 같다고 사료된다.
베이스 웨이퍼(7) 상에 실리콘 산화막(2)과 SOI층(15)이 한 층씩 형성된 구조에 있어서, 전술한 바와 같이 실리콘 산화막(2)의 두께(t1)와 SOI층(15)의 두 께(t2)가, 실리콘 산화막(2)을 이루는 SiO2의 적외 파장 영역의 굴절률(n1)을 1.5, SOI층(15)을 이루는 Si의 굴절률(n2)을 3.5라고 하고, 이들 실리콘 산화막(2)과 SOI층(15)의 열처리에 사용하는 적외 파장 영역에서의 광학적 두께(tOP)를 tOP=n1×t1+n2×t2라고 하였을 때 사용하는 적외선의 피크 파장을 λ(도 12 참조)라고 하면 0.1λ＜tOP＜2λ를 충족시키고, (t1×n1)/(t2×n2)이 0.2 이상 3 이하가 되도록 각 두께(t1과 t2)가 선택된 경우, 도 10에 도시한 바와 같은 전술한 일차원 포토닉 밴드 갭 구조의 형성에 의해 SOI층(15) 측에서 적외선 IR의 강한 반사가 일어난다. 도 2와 같은 한쪽 면 가열 방식의 RTP 장치(100)에서는, 도 11에 도시한 바와 같이, SOI층(15) 측에서는 도래한 적외선의 대부분이 반사되기 때문에 베이스 웨이퍼(7)의 제2 주표면 측에서 검지되는 온도도 좀처럼 상승하지 않는다. 그 결과, 가열 램프(46)의 제어부는 검지 온도를 목표값에 근접시키고자 파워를 점차 증가시켜, 전술한 바와 같은 오버 슈팅이 발생하는 것이다. SOI층(15) 표면에서 베이스 웨이퍼(7) 측으로의 열전달은 적외선의 직접 입사에 의한 복사열 전달뿐만 아니라, 당연히 주위 분위기로부터의 열전도도 관여한다. 그리고, 가열 램프(46)의 파워가 오버 측으로 시프트되어 있으면, 반사의 영향을 받지 않는 주위 분위기의 온도가 비정상적으로 높아지고, 이와 접하는 SOI층(15) 측의 온도가 과도하게 상승하여 베이스 웨이퍼(7)의 표리의 온도차도 매우 커진다.
이 때, 도 6에 도시한 바와 같이, 베이스 웨이퍼(7)의 산소 석출물(P)의 형성 밀도가 높게 되어 있으면, 산소 석출물(P)의 주위에 대한 결정 결함 도입에 의 해 강도가 저하된 SOI 웨이퍼는, 도 11에 도시한 바와 같이, 고온 측이 될 SOI층 측의 면내 방향의 열팽창이 커져 위로 볼록해지도록 강한 휨을 발생시킨다. 예를 들어 도 8에 도시한 바와 같이, 포토리소그래피 공정에 의해 제1 도전형의 이온 주입 영역(예를 들어 B의 경우에는 p형의 영역)을 패터닝 형성하고, 다음으로 이것을 활성화시키기 위하여 급속 가열 열처리를 실시하면 휨이 발생한다. 이 휨이 발생한 상태에서, 다시 제2 도전형의 이온 주입 영역(예를 들어 P의 경우에는 n형의 영역)을 패터닝 형성하고자 하면, 휨 발생에 따른 면내 변위에 의해 마스크가 SOI층에 대하여 상대적인 위치 어긋남을 일으키고, 형성되는 제2 도전형의 이온 주입 영역의 위치도 어긋나기 쉬워지는 문제가 있다.
그러나, 도 3과 같이, 베이스 웨이퍼(7) 전체의 산소 석출물(P)의 형성 밀도를 1×109/cm3 미만으로 억제하면, 이러한 가열 방식을 채용하여 디바이스화 시의 열처리를 수행한 경우에 있어서도 SOI 웨이퍼(50)의 휨을 충분히 억제할 수 있고, 나아가서는 도 8과 같이 패턴 어긋남 불량 등의 발생도 효과적으로 억제할 수 있다.
이하, 본 발명의 효과를 확인하기 위하여 행한 실험 결과에 대하여 설명한다. 먼저, 산소 농도가 16ppma 및 20ppma인 2가지의 CZ 실리콘 단결정 기판(직경 200mm, 두께 625μm)을 베이스 웨이퍼로서 준비하였다. 그리고, 이 베이스 웨이퍼를 이용하여 도 1의 공정에 따라 실리콘 산화막의 두께(t1)를 0.15μm로 하고, SOI층의 두께(t2)가 0.05μm((t1×n1)/(t2×n2)=1.29)가 되도록 수소 이온 주입된 본 드 웨이퍼를 본딩하고, 500℃에서 박리 열처리(도 1의 공정(f))를 수행하였다. 그리고, 이 박리 열처리 후의 본딩체에 수소 분위기 하에서 RTP 장치에 의해 각종 온도 및 시간으로 핵 킬러 열처리를 수행하고, 이어서 도 6에 도시한 바와 같은 배치식의 열처리 노 중에서 1100℃에서 120분 결합 열처리함으로써 다양한 SOI 웨이퍼 샘플을 얻었다. 결합 열처리 후의 베이스 웨이퍼는 주지의 OPP(Optical Precipitate Profiler)로 BMD를 계측하고, 그 형성 밀도를 산출하였다. 결과를 도 7에 나타내었다. 핵 킬러 열처리 온도 900℃ 이상에서 BMD 밀도의 감소 효과가 발생하기 시작하고, 특히 1000℃ 이상 1100℃ 이하에서 효과가 가장 현저하다는 것을 알 수 있다.
상기한 SOI 웨이퍼 샘플 중 핵 킬러 열처리를 30초 행한 데 반해, 모의 디바이스화 공정으로서 한쪽 면 가열식의 RTP 장치(적외선의 중심 파장: 1μm)를 이용하여 승온 속도 75℃/초로 1100℃까지 승온하고, 60초 유지한 후 가열 정지하는 처리를 행하였다. 그리고, 그 모의 디바이스화 공정이 종료한 SOI 웨이퍼 샘플 휨량을 시판하는 플랫니스 측정기(ADE사 제조)에 의해 측정하였다. 이상의 결과를 표 1에 나타내었다.
Figure 112007026729670-pct00001
이 결과에 따르면, 적정한 온도 범위에서 핵 킬러 열처리를 실시한 샘플은 휨량이 현저하게 적어졌음을 알 수 있다.
(제2 실시 형태)
결합 열처리가 종료하고, 베이스 웨이퍼 중에 BMD가 다수 형성되어 있는 SOI 웨이퍼에 대하여 BMD의 형성 밀도를 줄이기 위한 석출 소거 열처리를 수행할 수 있다. 먼저, 석출 소거 열처리에 앞서, SOI 웨이퍼의 표면의 산화막을 제거한 후, SOI층의 데미지층이나 표면 거칠기를 제거하는 공정을 행한다. 이온 주입 박리법에 의해 SOI 웨이퍼를 제작하는 경우, SOI층의 표면에는 이온 주입을 행하였을 때의 데미지층과 표면 거칠기가 남는다는 것은 알려져 있다. 따라서, 결합 열처리의 종료 후에 SOI층에 형성된 데미지층 및 표면 거칠기를 제거하는 것이 행해진다. 이 제거 공정에는 Ar 등의 불활성 가스 또는 수소 가스, 또는 이들의 혼합 가스 분위기에서 열처리하는 방법을 채용할 수 있다. 예를 들어 Ar 분위기 하 1150～1250℃, 1～5시간의 조건으로 열처리를 수행한다. 단, 열처리에 의한 데미지층의 제거 공정은 필수적인 것은 아니다.
다음, BMD를 줄이기 위한 석출 소거 열처리를 수행한다. 구체적으로는, 도 14의 상부 도면에 도시한 바와 같이, 열처리에 의한 데미지층의 제거 공정을 마친 SOI 웨이퍼(50b) 복수 개를 웨이퍼 보트(62)에 수용하고, 이 웨이퍼 보트(62)채로 배치식의 열처리 노(60)에 도입한다. 열처리 노(60) 내의 온도는 도 6에서 설명한 결합 열처리보다 높은 온도, 즉 1275℃ 이상 1350℃ 이하가 되도록 히터(61)를 제어한다. 이러한 온도에서 열처리함으로써 SOI 웨이퍼(50b)의 베이스 웨이퍼(7)에 형성된 BMD는 용체화되고, 대신 용존 산소가 증가한다. 열처리 시간은 설정할 유지 온도나 사용할 웨이퍼의 직경(200mm, 300mm 또는 그 이상)에 따라서도 변화되는데, BMD의 용체화의 진행과 경제성을 고려하여 1시간 이상 5시간 이하로 하는 것이 좋다. 압력은 상압으로 한다.
또한 열처리 노(60) 내는 실질적으로 아르곤과 미량 산소만을 포함하는 분위기로 한다. 아르곤 대신 다른 희가스를 사용하여도 좋다. 미량 산소를 포함하는 분위기에서 열처리를 수행하면, 실리콘 단결정 중에 대한 공격자점의 도입이 억제되므로 BMD의 저감의 관점에서 바람직하다. 분위기 중의 산소 농도는, 예를 들어 0.3 체적% 이상 5 체적% 이하로 하면 좋다. 이와 같이 하여 도 14의 하단에 도시한 바와 같이, BMD(P)의 형성 밀도가 매우 작은 SOI 웨이퍼(500)를 얻을 수 있다.
얻어진 SOI 웨이퍼(500)는 터치 폴리시를 행함으로써 SOI층(15)의 표면 거칠기를 개선할 수 있다. 터치 폴리시는 연마값이 매우 작은 경면 연마를 말하며, 일반적으로는 화학 기계 연마법에 의해 행해진다. 앞에서 설명한 열처리에 의한 데미지층의 제거 처리 대신, 또는 그 열처리 후에 터치 폴리시를 행함으로써 데미지층의 제거 및 표면 거칠기의 개선을 도모할 수도 있다.
한편, 터치 폴리시에 의한 표면 거칠기의 개선을 행하면 SOI층(15)의 두께도 변화되므로, 이러한 처리가 모두 종료된 시점에 있어서 실리콘 산화막(2)의 두께(t1)와 SOI층(15)의 두께(t2)가, 실리콘 산화막(2)을 이루는 SiO2의 적외 파장 영역의 굴절률(n1)을 1.5, SOI층(15)을 이루는 Si의 굴절률(n2)을 3.5라고 하고, 이들 실리콘 산화막(2)과 SOI층(15)의 적외 파장 영역에서의 광학적 두께(tOP)를 tOP=n1×t1+n2×t2라고 하였을 때, 0.1λ＜tOP＜2λ를 충족시키고, (t1×n1)/(t2×n2)이 0.2 이상 3 이하의 범위 내에 들어가 있으면 더욱 좋다.
도 15는 몇 가지 조건으로 석출 소거 열처리를 수행한 SOI 웨이퍼에 대하여 베이스 웨이퍼의 BMD 밀도를 공지의 LST(Light Scattering Tomography)법으로 측정한 결과를 보인 그래프이다. 어느 샘플도 초기 산소 농도가 13.8ppma 이상 14.4ppma 이하의 범위로 조정된 CZ 웨이퍼(φ200mm)를 사용하였으며, 게다가 열처리에 의한 데미지층의 제거 공정까지는 동일 로트로 제작하였으므로, 로트간의 오차나 초기 산소 농도의 차에 따른 영향은 매우 작다고 보아도 좋다.
먼저 좌단의 데이터는 석출 소거 열처리를 수행하지 않은 SOI 웨이퍼(50b)의 계측 결과이며, 높은 BMD 밀도를 보이고 있다. 이에 대하여, 1275℃에서 1시간의 석출 소거 열처리를 수행한 SOI 웨이퍼(500)는 1.0×109/cm3를 밑도는 레벨까지 BMD 밀도가 저감되었다. 1288℃에서 1시간, 1300℃에서 1시간, 1350℃에서 4시간의 석출 소거 열처리를 수행한 SOI 웨이퍼(500)에 대해서는 BMD 밀도가 LST 장치의 검출 한계(대략 1.0×106/cm3)를 밑도는 레벨까지 BMD 밀도가 저감하였다. 게다가, 우단의 데이터는 참고예로서 측정한 SIMOX의 BMD 밀도를 나타낸 데이터인데, 본 발명에 따르면 SIMOX와 차이가 없는 레벨까지 BMD 밀도를 저감할 수 있음이 밝혀졌다.
또한 석출 소거 열처리에 의한 BMD 밀도의 저감은 용존 산소 농도의 측정 결과로부터도 명백하다. 도 16은 도 15와 동일 샘플에 대하여 베이스 웨이퍼(7) 중의 용존 산소 농도를 FT-IR법에 의해 측정한 결과를 보인 그래프이다. 용존 산소 농도의 측정은 웨이퍼 중심, 웨이퍼 중심으로부터 R/2(R: 반경), 웨이퍼의 외주 가장자리로부터 10mm의 세 점에서 행하였으나 큰 차이는 없었다.
먼저, 가장 낮은 용존 산소 농도를 보이는 데이터는 석출 소거 열처리를 수행하지 않은 SOI 웨이퍼(50b)의 데이터이며, 약 8ppma를 보였다. 앞에서 설명한 바와 같이, 초기 산소 농도가 13.8ppma 이상 14.4ppma 이하인 CZ 웨이퍼를 사용하였으므로, 차이는 BMD로서 석출되었다고 사료된다. 이에 대하여, 석출 소거 열처리를 수행한 SOI 웨이퍼(500)는 약 13ppma에서 약 16ppma까지의 값을 보이고 있다. 그 중에서도 1350℃에서 4시간의 석출 소거 열처리를 수행하여 얻어진 SOI 웨이퍼(500)는 용존 산소 농도가 초기값을 웃돌았다. 이 사실은 석출 소거 열처리의 분위기에 포함되는 산소가 베이스 웨이퍼(7)에 도입되었음을 나타내고 있다. 격자간 산소 농도가 높으면 열 응력에 의해 발생한 전위의 이동을 억제하는 작용이 높아진다는 이점이 있다. 이러한 사실도 석출 소거 열처리를 아르곤과 미량 산소를 포함하는 분위기에서 수행하는 것이 바람직하다는 것을 지지한다.
그런데, 상기한 바와 같이 하여 BMD 밀도가 저감된 SOI 웨이퍼(500)는 디바이스화함에 있어 다양한 열처리가 실시된다. 예를 들어 이온 주입법에 의해 도핑 영역을 패터닝 형성하는 경우, 이온 주입 직후의 도펀트는 캐리어원으로서 활성화되지 않았으므로, 이를 활성화하기 위한 열처리가 수행된다. 예를 들어 B 도프의 경우, 활성 가열 처리의 온도는 예를 들어 1100℃ 이상 1200℃ 이하이다. 이 열처리는 도 2에서 설명한 RTP 장치(100)를 이용하여 수행할 수 있다. SOI 웨이퍼(500)에 따르면, 베이스 웨이퍼(7) 전체의 산소 석출물(P)의 형성 밀도가 1×109/cm3 미만으로 되어 있으므로, 한쪽 면 가열 방식을 채용하여 디바이스화 시의 열처리를 수행한 경우에 있어서도 휨을 충분히 억제할 수 있고, 나아가서는 도 8과 같이 패턴 어긋남 불량 등의 발생도 효과적으로 억제할 수 있다.
이상 본 명세서에 있어서는 핵 킬러 열처리와 석출 소거 열처리를 각각 독립적으로 수행하는 것이 가능한 열처리로서 설명하였으나, 핵 킬러 열처리, 결합 열처리 및 석출 소거 열처리의 순서로 이들 열처리를 수행할 수도 있다.

Claims (17)

  1. 실리콘 단결정으로 이루어지는 베이스 웨이퍼의 제1 주표면에 실리콘 산화막을 통하여 반도체 단결정으로 이루어지는 SOI층이 결합된 구조를 가지며, 상기 SOI층 측에 있어서 피크 파장(λ)이 0.7μm 이상 2μm 이하인 적외선 조사에 의한 열처리가 예정된 SOI 웨이퍼의 제조 방법으로서,
    실리콘 단결정으로 이루어지는 베이스 웨이퍼의 제1 주표면과, 반도체 단결정으로 이루어지는 본드 웨이퍼의 제1 주표면을 이들 각 주표면 중 적어도 어느 하나에 형성된 실리콘 산화막을 통하여 본딩하는 본딩 공정과, 상기 본드 웨이퍼의 두께를 줄여 SOI층을 형성하는 두께 감소 공정과, 상기 실리콘 산화막을 통한 상기 SOI층의 상기 베이스 웨이퍼에 대한 결합을 증가시키기 위한 결합 열처리 공정을 가지며,
    본딩 후의 상기 실리콘 산화막의 두께(t1)와 상기 SOI층의 두께(t2)가, 상기 실리콘 산화막을 이루는 SiO2의 적외 파장 영역의 굴절률을 n1, SOI층을 이루는 반도체의 굴절률을 n2라고 하고, 이들 실리콘 산화막과 SOI층의 상기 적외 파장 영역에서의 광학적 두께(tOP)를 tOP=n1×t1+n2×t2라고 하였을 때 0.1λ＜tOP＜2λ를 충족시키고, (t1×n1)/(t2×n2)가 0.2 이상 3 이하의 범위 내로 설정되며,
    또한, 상기 결합 열처리 후의 상기 베이스 웨이퍼 중의 산소 석출물의 형성 밀도를 1×109/cm3 미만으로 조정하고,
    상기 적외선 조사에 의한 열처리가 상기 SOI 층 측에 배치된 적외선 광원에 의하여 행해지며,
    상기 조정은, 상기 결합 열처리 공정에 앞서 핵 킬러 열처리를 행함으로써 이루어지고,
    상기 핵 킬러 열처리는, 열처리 유지 온도를 900℃ 이상 1200℃ 이하로 하여 상기 열처리 유지 온도까지 가열할 때, 5℃/초 이상 100℃/초 이하의 속도로 승온시키는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  2. 제 1 항에 있어서, 상기 SOI층이 실리콘 단결정으로 이루어지는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  3. 제 1 항에 있어서, 상기 베이스 웨이퍼로서 석영 도가니를 이용한 초크랄스키법에 의해 제조된 것을 사용하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서, 상기 핵 킬러 열처리를 적외선 램프 가열을 이용한 매엽식의 급속 열처리 장치를 이용하여 수행하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  7. 제 1 항에 있어서, 상기 핵 킬러 열처리를 수소 분위기 또는 Ar 분위기 또는 이들의 혼합 분위기에서 상기 열처리 유지 온도를 900℃ 이상 1100℃ 이하로 설정하여 수행하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  8. 제 1 항에 있어서, 상기 핵 킬러 열처리를 산소 함유 분위기에서, 상기 열처리 유지 온도를 900℃ 이상 1200℃ 이하로 설정하여 수행하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 두께 감소 공정은, 상기 본딩 공정에 앞서, 상기 본드 웨이퍼의 상기 제1 주표면 측의 이온 주입 표면으로부터 이온을 주입함으로써 박리용 이온 주입층을 형성하는 박리용 이온 주입층 형성 공정과, 상기 본딩 공정 후, 상기 SOI층이 될 반도체 단결정 박층을 상기 본드 웨이퍼로부터 상기 박리용 이온 주입층에 있어서 박리하는 박리 공정을 포함하며, 상기 핵 킬러 열처리를 이 박리 공정 이후에 실시하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
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